CN106340466B - 一种集成电路测试结构及其形成方法 - Google Patents
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Abstract
本发明提供了一种集成电路测试结构，其特征在于，包括：衬底；形成于所述衬底的上表面上的分立的多个半导体器件；设置于所述多个半导体器件之间的、位于所述衬底内的多个沟槽，每个所述多个沟槽横截面呈U型，具有俯视呈矩形的开口、邻近所述多个半导体器件的相对的两个侧面和位于沟槽底部的底面；设置在所述侧面上的相对的两个电极板层；填充在所述多个沟槽并位于所述电极板层上的沟槽隔离材料。
Description
技术领域
本发明涉及半导体技术领域，特别涉及一种半导体测试结构及其形成方法。
背景技术
随着集成电路的集成度的提高，电路中器件之间的距离也越来越小，相邻器件之间的影响越来越大。
现有技术中的集成电路往往通过隔离沟槽进行多个半导体器件的电隔离，例如，图1中在衬底1上形成的多个半导体器件2，例如可以是MOS器件，其包括栅极结构3和源/漏极4，所述多个半导体器件2通过沟槽5进行介电隔离。但是随着相邻器件之间的距离越来越小，相邻器件之间的影响越来越显著，相互之间的电磁干扰或电感电容机制等电性参数的影响越来越大，造成集成电路整体性能的下降。需要通过测试结构对不同结构的器件进行邻近效应的检测，由此提高集成电路设计的准确性和可靠性。
发明内容
基于解决上述封装中的问题，本发明提供了一种集成电路测试结构，其特征在于，包括：
衬底；
形成于所述衬底的上表面上的分立的多个半导体器件；
设置于所述多个半导体器件之间的、位于所述衬底内的多个沟槽，每个所述多个沟槽横截面呈U型，具有俯视呈矩形的开口、邻近所述多个半导体器件的相对的两个侧面和位于沟槽底部的底面；
设置在所述侧面上的相对的两个电极板层；
填充在所述多个沟槽并位于所述电极板层上的沟槽隔离材料。
根据本发明的实施例，还包括位于电极板层和沟槽隔离材料之间的氮化硅层。
根据本发明的实施例，所述电极板层为沉积的金属层或重掺杂磷的硅层。
根据本发明的实施例，所述多个半导体器件选自MOS晶体管、HEMT、晶闸管、三极管中的一种或多种。
根据本发明的实施例，还包括位于所述衬底的所述上表面的多个测试焊盘，所述多个测试焊盘分别与电极板层电连接。
本发明还提供了一种集成电路测试结构的形成方法，其特征在于，包括：
提供一衬底，并根据既定需求在所述衬底的上表面上形成多个半导体器件；
形成多个沟槽，所述多个沟槽设置于所述多个半导体器件之间且位于所述衬底内，其中，每个所述多个沟槽横截面呈U型，具有俯视呈矩形的开口、邻近所述多个半导体器件的相对的两个侧面和位于沟槽底部的底面；
在所述两个侧面上设置相对的两个电极板层；
在所述多个沟槽并位于所述电极板层上填充沟槽隔离材料。
根据本发明的实施例，在填充沟槽隔离材料之前，还包括在所述电极板层上和所述底面上设置一氮化硅层。
根据本发明的实施例，所述电极板层通过先沉积金属层再光刻的工艺形成的。
根据本发明的实施例，所述电极板层通过在每个所述多个沟槽的所述两个侧面上离子注入磷形成的。
根据本发明的实施例，还包括在所述衬底的所述上表面形成与所述电极板层电连接的多个测试焊盘。
本发明的技术方案，采用形成在隔离沟槽中的相对的电极板层，不但可以测试出相邻或间隔的沟槽的介电隔离参数，还可以测试出不同半导体器件间的介电隔离参数，并且，根据半导体器件的工作与否，还可以测试工作或非工作状态下的介电隔离参数。在电极板层上还设置一氮化硅层，用以防止电极板层电压的增大而导致的点击穿。
附图说明
图1为现有集成电路的示意图；
图2为本发明的集成电路测试结构的示意图；
图3-7为本发明的集成电路测试结构形成方法的示意图。
具体实施方式
参见图2，本发明提供了一种集成电路测试结构，包括：衬底1；形成于所述衬底1的上表面上的分立的多个半导体器件2；设置于所述多个半导体器件2之间的、位于所述衬底1内的多个沟槽结构6，每个所述多个沟槽横截面呈U型，具有俯视呈矩形的开口、邻近所述多个半导体器件的相对的两个侧面和位于沟槽底部的底面；设置在所述侧面上的相对的两个电极板层7；填充在所述多个沟槽并位于所述电极板层上的沟槽隔离材料9。还包括位于电极板层和沟槽隔离材料之间的氮化硅层8。
其中，所述衬底1为一晶元或硅衬底，并且具有一定的厚度，可在后期制作中形成多个器件及其辅件；所述电极板层7为沉积的金属层或重掺杂磷的硅层，其形成在沟槽侧壁并与侧壁具有较好的粘附性，所述金属层可以是铜、铝、金、铂等。
沟槽、电极板层7、氮化硅层8和沟槽隔离材料9共同构成沟槽结构6，所述氮化硅层8具有较大的介电常数，可防止电极板层的击穿，提高测试的可靠度，但是该氮化硅层8的厚度应较小，以尽量减小对测试的干扰。
此外，该测试结构还包括位于所述衬底1的所述上表面的多个测试焊盘10，所述多个测试焊盘10分别与电极板层7电连接。
参见图3-7，本发明还提供了一种集成电路测试结构的形成方法，包括：
（1）参见图3，提供一衬,1，并根据既定需求在所述衬底的上表面上形成多个半导体器件；
（2）参见图4，形成多个沟槽，所述多个沟槽设置于所述多个半导体器件之间且位于所述衬底内，其中，每个所述多个沟槽横截面呈U型，具有俯视呈矩形的开口、邻近所述多个半导体器件的相对的两个侧面和位于沟槽底部的底面；
（3）参见图4，在沟槽底部形成一导电层11，参见图5，然后刻蚀掉沟槽的所述底面的导电层部分，由此在所述两个侧面上形成相对的两个电极板层7；
（4）参见图7，在所述多个沟槽并位于所述电极板层7上填充沟槽隔离材料9。
参见图6，在实施步骤（4）之前，即在填充沟槽隔离材料9之前，还包括在所述电极板层7上和所述底面上设置一氮化硅层8。
在步骤（3）中，所述电极板层7形成的方法可以换成以下步骤：所述电极板层7通过在每个所述多个沟槽的所述两个侧面上离子注入磷形成的。
根据本发明的实施例，还包括在所述衬底1的所述上表面形成与所述电极板层7电连接的多个测试焊盘10。
最后应说明的是：显然，上述实施例仅仅是为清楚地说明本发明所作的举例，而并非对实施方式的限定。对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动。这里无需也无法对所有的实施方式予以穷举。而由此所引申出的显而易见的变化或变动仍处于本发明的保护范围之中。
Claims (8)
1.一种集成电路测试结构，其特征在于，包括：
衬底；
形成于所述衬底的上表面上的分立的多个半导体器件；
设置于所述多个半导体器件之间的、位于所述衬底内的多个沟槽，每个所述多个沟槽横截面呈U型，具有俯视呈矩形的开口、邻近所述多个半导体器件的相对的两个侧面和位于沟槽底部的底面；
设置在所述侧面上的相对的两个电极板层；
填充在所述多个沟槽并位于所述电极板层上的沟槽隔离材料；
还包括位于电极板层和沟槽隔离材料之间的氮化硅层。
2.根据权利要求1所述的集成电路测试结构，其特征在于，所述电极板层为沉积的金属层或重掺杂磷的硅层。
3.根据权利要求1所述的集成电路测试结构，其特征在于，所述多个半导体器件选自MOS晶体管、HEMT、晶闸管、三极管中的一种或多种。
4.根据权利要求1所述的集成电路测试结构，其特征在于，还包括位于所述衬底的所述上表面的多个测试焊盘，所述多个测试焊盘分别与电极板层电连接。
5.一种集成电路测试结构的形成方法，其特征在于，包括：
提供一衬底，并根据既定需求在所述衬底的上表面上形成多个半导体器件；
形成多个沟槽，所述多个沟槽设置于所述多个半导体器件之间且位于所述衬底内，其中，每个所述多个沟槽横截面呈U型，具有俯视呈矩形的开口、邻近所述多个半导体器件的相对的两个侧面和位于沟槽底部的底面；
在所述两个侧面上设置相对的两个电极板层；
在所述多个沟槽并位于所述电极板层上填充沟槽隔离材料；
在填充沟槽隔离材料之前，还包括在所述电极板层上和所述底面上设置一氮化硅层。
6.根据权利要求5所述的集成电路测试结构的形成方法，其特征在于，所述电极板层通过先沉积金属层再光刻的工艺形成的。
7.根据权利要求5所述的集成电路测试结构的形成方法，其特征在于，所述电极板层通过在每个所述多个沟槽的所述两个侧面上离子注入磷形成的。
8.根据权利要求7所述的集成电路测试结构的形成方法，其特征在于，还包括在所述衬底的所述上表面形成与所述电极板层电连接的多个测试焊盘。
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