CN106253883B - 内建于芯片内的测量抖动的装置与方法 - Google Patents
内建于芯片内的测量抖动的装置与方法 Download PDFInfo
- Publication number
- CN106253883B CN106253883B CN201510463818.1A CN201510463818A CN106253883B CN 106253883 B CN106253883 B CN 106253883B CN 201510463818 A CN201510463818 A CN 201510463818A CN 106253883 B CN106253883 B CN 106253883B
- Authority
- CN
- China
- Prior art keywords
- delay
- input signal
- unit
- phase
- amount
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000000034 method Methods 0.000 title claims abstract description 43
- 238000005259 measurement Methods 0.000 claims description 34
- 238000013459 approach Methods 0.000 claims description 21
- 230000004048 modification Effects 0.000 claims description 20
- 238000012986 modification Methods 0.000 claims description 20
- 230000008569 process Effects 0.000 claims description 13
- 230000002035 prolonged effect Effects 0.000 claims description 10
- 230000008859 change Effects 0.000 claims description 7
- 241000208340 Araliaceae Species 0.000 claims description 2
- 235000005035 Panax pseudoginseng ssp. pseudoginseng Nutrition 0.000 claims description 2
- 235000003140 Panax quinquefolius Nutrition 0.000 claims description 2
- 235000008434 ginseng Nutrition 0.000 claims description 2
- 239000007787 solid Substances 0.000 claims description 2
- 230000003111 delayed effect Effects 0.000 abstract 3
- 102100040862 Dual specificity protein kinase CLK1 Human genes 0.000 description 98
- 101000749294 Homo sapiens Dual specificity protein kinase CLK1 Proteins 0.000 description 98
- 230000001934 delay Effects 0.000 description 11
- 230000007246 mechanism Effects 0.000 description 10
- 238000010586 diagram Methods 0.000 description 6
- 238000013461 design Methods 0.000 description 5
- 230000035772 mutation Effects 0.000 description 5
- 238000012360 testing method Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 238000011156 evaluation Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 101100328957 Caenorhabditis elegans clk-1 gene Proteins 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000005034 decoration Methods 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 239000000686 essence Substances 0.000 description 1
- 230000008844 regulatory mechanism Effects 0.000 description 1
- 230000008439 repair process Effects 0.000 description 1
- 230000000007 visual effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/14—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals by the use of delay lines
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/31708—Analysis of signal quality
- G01R31/31709—Jitter measurements; Jitter generators
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
- H03K2005/00019—Variable delay
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Pulse Circuits (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
内建于芯片内的测量抖动的装置与方法。本发明提供一种测量抖动的装置，该装置包含第一延迟电路、第二延迟电路与控制电路。第一延迟电路用以对输入信号进行初步相位延迟，以产生延迟后的输入信号。第二延迟电路搭配与第一延迟电路使用以微调延迟后的输入信号的相位延迟。控制电路用以控制并调整第一、第二延迟电路的延迟量、根据第一延迟电路的延迟单元的单位延迟量与第二延迟电路的延迟单元的单位延迟量来微调延迟后的输入信号的延迟量、以及根据第一延迟电路的调整结果与第二延迟电路的调整结果，估计或计算出输入信号的抖动量。
Description
技术领域
本发明涉及一种测量抖动的机制，尤其涉及一种测量抖动区间(jitter window)的装置与相关的方法。
背景技术
一般而言，目前测量时钟信号的抖动量的机制分别有芯片外测量机制(off-chip)与芯片内测量机制(on-chip)，已知的芯片外测量机制利用外接设备通过一连串的导线测量电路封装内部芯片的时钟信号的抖动，其缺点在于由于导线受到电阻电感电容效应的影响，所测量出的抖动区间与实际上的抖动区间有所出入，因此，部分装置中发展出芯片内测量机制，在电路封装内部额外设置一抖动测量电路，利用该抖动测量电路来测量出内部芯片的时钟信号的抖动，之后通过数字编码方式将结果通过导线输出至外部设备，其好处在于不会受到电阻电感电容效应的影响。
然而，目前现有的芯片内测量机制仅利用了延迟单元对原时钟信号直接进行相位延迟来检测出该时钟信号的抖动，这样的机制下，测量结果的解析度受制于该延迟单元本身的单位延迟量，而无法有效提高，因此，目前现有的芯片内测量机制仍无法更精确地检测出该时钟信号的抖动区间。
发明内容
因此，本发明的目的之一在于提供一种测量信号抖动的装置与方法，以达到更精确地检测出该时钟信号的抖动区间的目的。
根据本发明一实施例，其公开了一种测量抖动的装置。测量抖动的装置包含有一第一延迟电路、一第二延迟电路、一控制电路。第一延迟电路初步调整一输入信号的相位延迟，以产生一延迟后的输入信号；第二延迟电路耦接至第一延迟电路，并用以与搭配第一延迟电路使用以微调延迟后的输入信号的相位延迟；控制电路耦接至第一延迟电路与第二延迟电路，并用以控制并调整第一、第二延迟电路的延迟量、用以根据第一延迟电路的一延迟单元的单位延迟量与第二延迟电路的一延迟单元的单位延迟量来细部调整延迟后的输入信号的延迟量、以及根据第一延迟电路的调整结果与第二延迟电路的调整结果，估计或计算出输入信号的抖动量。
根据本发明一实施例，其公开了一种测量抖动的方法。该方法包含有：使用一第一延迟电路来初步调整一输入信号的相位延迟，以产生一延迟后的输入信号；使用一第二延迟电路与该第一延迟电路搭配以微调该延迟后的输入信号的相位延迟；控制并调整该第一、第二延迟电路的延迟量、根据该第一延迟电路的一延迟单元的单位延迟量与该第二延迟电路的一延迟单元的单位延迟量来细部调整该延迟后的输入信号的延迟量；以及根据该第一延迟电路的调整结果与该第二延迟电路的调整结果，估计或计算出该输入信号的抖动量。
根据本发明的实施例，测量抖动量的装置可通过先粗略调整输入时钟信号的相位，对输入时钟信号造成粗略的相位延迟，之后利用具有不同单位延迟量的两不同类型的延迟单元、逐步同时关闭一个先前已开启的延迟单元与开启另一个先前关闭的延迟单元，使得能够利用两不同类型延迟单元的单位延迟量的差量来微调先前已粗略调整后的输入时钟信号的相位，以更精准地逼近原输入时钟信号的抖动量区间。
附图说明
图1为本发明第一实施例的测量输入时钟信号CLK1的抖动量的装置的示意图。
图2A与图2B为图1所示的装置对输入信号CLK1进行相位延迟调整以估计出抖动量区间的操作示意图。
图3为本发明第二实施例的测量输入时钟信号CLK1的抖动量的装置的示意图。
图4为本发明的实施例的操作流程示意图。
图5A与图5B为本发明的实施例的装置操作于校准模式中利用参考时钟信号来检测出各延迟单元的单元延迟量的操作示意图。
【符号说明】
100、300 装置
105、305 第一延迟电路
110、310 第二延迟电路
115、315 控制电路
1051、3051 粗调延迟线
1052、3052 固定延迟线
1101、3101 第一延迟线
1102、3102 第二延迟线
1152、3152 多工器
1153、3153 门闸电路
1154、3154 感测控制电路
1155、1156、3155、3156 锁存器
具体实施方式
请参照图1，图1是本发明第一实施例的测量输入时钟信号CLK1(信号CLK1为一待测信号)的抖动量的装置100的示意图。装置100包含第一延迟电路105、第二延迟电路110与控制电路115，第一延迟电路105对输入信号CLK1进行初步的相位延迟，以产生一延迟后的输入信号CLKd，第二延迟电路110耦接至第一延迟电路105并与第一延迟电路105搭配使用以对延迟后的输入信号CLKd进行细部的相位延迟调整(微调相位延迟量)，控制电路115耦接至第一延迟电路105与第二延迟电路110，以控制并调整第一延迟电路105的延迟量与第二延迟电路110的延迟量，根据第一延迟电路105的一延迟单元的单位延迟量与第二延迟电路110的一延迟单元的单位延迟量来逐步细部调整该延迟后的输入信号CLKd的延迟量，以及根据第一延迟电路105的调整结果与第二延迟电路110的调整结果，估计或计算出输入信号CLK1的抖动量的实际区间(jitter window)。需注意的是，装置100通过多层级式(hierarchical)的调整机制来对输入信号CLK1进行相位延迟调整以估计出抖动量，首先，装置100通过粗调的方式先初步调整输入信号CLK1的相位，之后在后续的调整阶段中，再通过两不同延迟单元的延迟差量来逐步细部调整输入信号CLK1的相位，换句话说，先后利用不同步长(step-size)来调整输入信号CLK1的相位，使得能够得到更精确的估计结果。
实作上，第一延迟电路105包含一粗调延迟线1051与一固定延迟线1052，粗调延迟线1051具有多个串接的粗调延迟单元(coarse delay element)，固定延迟线1052具有多个串接的固定延迟单元(constant delay element)，每一个粗调延迟单元具有一粗调单位延迟量，以逐级对输入信号CLK1进行粗略单位量的相位延迟，以及每一个固定延迟单元具有一固定单位延迟量，以逐级对输入信号CLK1进行固定单元量的相位延迟。其中该粗调单位延迟量不同于该固定单位延迟量，在本实施例中，设计为该粗调单位延迟量较大于该固定单位延迟量。此外，第二延迟电路110包含第一延迟线1101与第二延迟线1102，第一延迟线1101具有多个串接的第一延迟单元，每一个第一延迟单元具有一第一单位延迟量，以及第二延迟线1102具有多个串接的第二延迟单元，每一个第二延迟单元具有一第二单位延迟量。此外，控制电路115包含有一多工器1152、一门闸电路(gating circuit)1153、一感测控制电路1154以及D型锁存器1155、1156。多工器1152接收一模式选择信号SEL以选择输入时钟信号CLK1或一参考时钟信号CLKref作为输出信号Cmux，模式选择信号SEL可以是由装置100的外部所产生或是由感测控制电路1154所控制，本实施例中，装置100可操作在一校准模式与一测量模式，当操作在校准模式，模式选择信号SEL表示为‘0’，多工器1152选取参考时钟信号CLKref作为后续第一延迟电路105的输入，假设多工器1152造成的抖动可忽略且参考时钟信号CLKref为理想时钟不具有信号抖动，因此信号Cmux亦不具有信号抖动，装置100此时用以估计/计算后续电路中不同延迟单元的单位延迟量，而当操作在测量模式，模式选择信号SEL表示为‘1’，多工器1152选取输入时钟信号CLK1作为后续第一延迟电路105的输入，假设多工器1152造成的抖动可忽略，则待测时钟信号CLK1的信号抖动量等同于信号Cmux的信号抖动量，装置100此时用以检测信号Cmux的信号抖动量以测量出实际芯片内部所产生的待测信号的抖动量；校准模式与测量模式的说明描述于后续段落中。
另外，门闸电路1153用于在装置100测量完抖动量之后将输入至感测控制电路1154的参考时钟信号CLKref或输入的待测信号CLK1关掉，使得感测控制电路1154不运作，降低电路整体的运作功率，待下一次需要测量抖动量时，门闸电路1153会将所接收到的参考时钟信号CLKref或输入的待测信号CLK1传输至感测控制电路1154，使感测控制电路1154得以运作。D型锁存器1155用以接收多工器1152的输出与第一延迟线1101的输出，假设多工器1152的延迟以及抖动可以忽略，当操作在校准模式中，其用以比对参考时钟信号CLKref与第一延迟线1101的信号结果C2的相位，产生一第一比对结果LEAD，第一比对结果LEAD可指示出信号结果C2是领先或落后于参考时钟信号CLKref，反之，当操作在测量模式中，D型锁存器1155用以比对一测试信号(亦即信号CLK1)与第一延迟线1101的信号结果C2的相位，产生第一比对结果LEAD，可指示出信号结果C2是领先或落后于该测试信号CLK1。D型锁存器1156用以接收多工器1152的输出与第二延迟线1102的输出，当操作在校准模式中，其用以比参考时钟信号CLKref与第二延迟线1102的信号结果C3的相位，产生一第二比对结果LAG，可指示出信号结果C3是领先或落后于参考时钟信号CLKref，反之，当操作在测量模式中，D型锁存器1156用以比对测试信号CLK1与第二延迟线1102的信号结果C3的相位，产生第二比对结果LAG，可指示出信号结果C3是领先或落后于该测试信号CLK1。
此外，需注意的是，上述的固定单位延迟量与第一单位延迟量的延迟差量较小于粗调单位延迟量，且固定单位延迟量与第二单位延迟量的延迟差量亦较小于粗调单位延迟量，举例来说，粗调单位延迟量可以是10皮秒(picosecond)、25皮秒或50皮秒等设计选择，而固定单位延迟量与第一单位延迟量的延迟差量以及固定单位延迟量与第二单位延迟量的延迟差量可以分别设计为2.3皮秒与2.4皮秒或是该两延迟差量可以分别设计为2.9皮秒与7.7皮秒；需注意的是，固定单位延迟量与第一单位延迟量的延迟差量和固定单位延迟量与第二单位延迟量的延迟差量皆较小于粗调单位延迟量，由电路目标达到的解析度所决定并且只需要小于粗调单位延迟量就好，不是由粗调延迟量的大小来决定延迟差量，并且以上的资料数据仅用以说明本申请在进行粗调与细调时的不同的相位调整步长差异，而并非是本发明的限制。在本实施例的测量模式中，控制电路115先控制粗调延迟线1051内这些串接的粗调延迟单元与固定延迟线1052内这些串接的固定延迟单元对输入信号CLK1进行初步的相位延迟(粗略的相位调整)，之后再根据该固定单位延迟量与该第一单位延迟量的一延迟差量以及该固定单位延迟量与该第二单位延迟量的一延迟差量，再对该输入信号CLK1进行细部的相位延迟调整。测量抖动量的解析度则由两延迟差量所决定，取两延迟差量的较大数值作为本申请上述测量抖动量机制的解析度。
以下先描述测量模式。请参照图2A与图2B，图2A与图2B是图1所示的装置100对输入信号CLK1进行相位延迟调整以估计出抖动量区间(jitter window)的操作示意图。首先，控制电路115先控制并调整该第一延迟电路105的粗调延迟线1051与固定延迟线1052，分别控制粗调延迟线1051与固定延迟线1052所开启的延迟单元个数，对输入信号CLK1进行初步相位调整(亦即粗略相位调整)，使延迟后的输入信号CLKd如图2中所示的C1一样，以较大的相位步长，向右逼近输入的待测信号CLK1的信号转态点，接着，控制电路115控制并调整该第二延迟电路110的第一延迟线1101与第二延迟线1102，分别控制固定延迟线1052、第一延迟线1101与第二延迟线1102所开启的延迟单元个数，对输入的待测信号CLK1进行后续第二阶段的相位调整(亦即细部相位调整)，其中每一个第一延迟单元所造成的相位延迟均较早于每一个固定延迟单元所造成的相位延迟，而每一个第二延迟单元所造成的相位延迟均较晚于每一个固定延迟单元所造成的相位延迟，固定单位延迟量与第一单位延迟量的延迟差量为t1，而固定单位延迟量与第二单位延迟量的延迟差量为t2，亦即，如果一个固定延迟单元所造成的相位延迟为t，则一个第一延迟单元所造成的相位延迟为t-t1，t-t1的相位延迟量小于相位延迟t，而一个第二延迟单元所造成的相位延迟为t+t2，t+t2的相位延迟量大于相位延迟t。
在初步相位延迟调整时，感测控制电路1154先决定粗调延迟线1051中所开启的粗调延迟单元的个数以及固定延迟线1052中所开启的固定延迟单元的个数，使得输入信号CLKd如图2A中所示的C1一样，由左向右逼近输入的待测信号Cmux的信号转态点(亦即信号CLK1发生抖动的时点)，直到如C2由原本领先于CLK1变为落后于CLK1，之后在第二阶段的相位延迟调整时，感测控制电路1154不改变所开启的粗调延迟单元的个数，而逐步关闭一个固定延迟单元、并同时开启一个第一延迟单元，由于每一个第一延迟单元所造成的相位延迟均早于每一个固定延迟单元所造成的相位延迟，并具有t1的差量，使得输入信号CLKd如图2A中所示的C2一样，以虚线所示的每一单元相位延迟t1，使C2由落后于CLK1变为领先于CLK1，就电路操作而言，当C2一开始由领先于CLK1变成落后于CLK1时，D型锁存器1155的输出由‘1’变‘0’，感测控制电路1154会锁住并得到用以控制粗调延迟线1051的一CS值，之后感测控制电路1154再逐步调整固定延迟单元与第一延迟单元，使C2由落后于CLK1变成领先于CLK1，此时D型锁存器1155的输出由‘0’变‘1’，感测控制电路1154会锁住并得到用以控制固定延迟线1052与第一延迟线1101的一SL值(可视为第一微调值)，此时第一次微调固定延迟单元与第一延迟单元，使C2由落后于CLK1变成领先于CLK1的SL值可订为SL基准，因此，在逼近输入信号CLK1的信号转态点时，控制电路115可通过记录CS值与SL值来记录所需要开启的粗调延迟单元、所开启的固定延迟单元以及所开启的第一延迟单元的个数，此外，记录完个数后，在待测信号CLK1的N个周期内，如果C2由领先CLK1变为落后CLK1，则改变感测控制电路1154所产生的SL的值，关闭一个固定延迟单元、并同时开启一个第一延迟单元，使C2再度领先于CLK1，以加大左边抖动区间的大小，反之则SL保持不变，经过N个周期后，记录SL的值，根据控制电路所输出SL值的改变量△SL(利用SL和SL基准相比的改变量)，并将SL值的改变量△SL中的最大值与固定单位延迟量与第一单位延迟量的延迟差量t1相乘，即可以得出信号往右的抖动量(即左边的抖动区间)。
另外，决定完左边的抖动区间后，控制电路115重新开始决定粗调延迟线1051中所开启的粗调延迟单元的个数以及固定延迟线1052中所开启的固定延迟单元的个数，使得信号CLKd如图2B中所示的C1一样，由右向左逼近待测的输入信号Cmux的同一信号转态点(亦即信号CLK1的转态点)，直到如C3由原本落后于CLK1变为领先于CLK1，之后在第二阶段的相位延迟调整时，控制电路115不改变所开启的粗调延迟单元的个数，而逐步关闭一个固定延迟单元、并同时开启一个第二延迟单元，由于每一个第二延迟单元所造成的相位延迟均晚于每一个固定延迟单元所造成的相位延迟，并具有t2的差量，使得延迟后的输入信号CLKd如图2B中所示的C3一样，使C3由领先于CLK1再变为落后于CLK1，就电路操作而言，当C3一开始由落后于CLK1变成领先于CLK1时，D型锁存器1156的输出由‘0’变‘1’，感测控制电路1154会锁住并得到用以控制粗调延迟线1051的一CS值，之后感测控制电路1154再逐步调整固定延迟单元与第二延迟单元，使C3由领先于CLK1变成落后于CLK1，此时D型锁存器1156的输出由‘1’变‘0’，感测控制电路1154会锁住并得到用以控制固定延迟线1052与第二延迟线1102的一SR值(可视为第二微调值)，此时第一次微调固定延迟单元与第二延迟单元，使C3由领先于CLK1变成落后于CLK1的该SR值可订为SR基准，因此，在最逼近输入信号CLK1的信号转态点时，控制电路115可通过记录CS值与SR值来记录所开启的粗调延迟单元、所开启的固定延迟单元以及所开启的第二延迟单元的个数，此外，记录完个数后，在待测信号CLK1的N个周期内，如果C3由落后于CLK1变为领先于CLK1，则改变感测控制电路1154所产生的SR的值，关闭一个固定延迟单元、并同时开启一个第二延迟单元，使C3再度领先于CLK1，以加大右边抖动区间的大小，反之则SR保持不变，经过N个周期后，记录SR的值，根据控制电路所输出SR值的改变量△SR(利用SR和SR基准相比的改变量)，并将SR值的改变量△SR中的最大值与固定单位延迟量与第二单位延迟量的延迟差量t2相乘，即可以得出信号往左的抖动量(即右边的抖动区间)。最后，控制电路115可精确估算出输入信号CLK1的时钟抖动量为信号往右的抖动量(即左边的抖动区间)加上信号往左的抖动量(即右边的抖动区间)。因此，根据SL在N个测量周期改变的量(第一延迟单元开启个数在测量其间的改变量)、SR在N个测量周期改变的量(第二延迟单元开启个数在测量其间的改变量)以及固定单位延迟量与第一单位延迟量的延迟差量t1、固定单位延迟量与第二单位延迟量的延迟差量t2，控制电路115可精确估算出输入信号CLK1的时钟抖动量，在本实施例的设计中，固定延迟单元、第一延迟单元、第二延迟单元所分别造成的相位延迟量实质上数倍于相位延迟差量t1、t2的值，因此，相较于只是利用延迟单元的单位相位延迟量来估算时钟抖动，通过不同延迟单元的相位延迟差量t1由右向左逼近以及通过不同延迟单元的相位延迟差量t2由左向右逼近，可更精确地估算出时钟抖动量的实际发生区间。
再者，在另一实施例中，也可利用相同类型的延迟单元来实现这些粗调延迟单元与这些固定延迟单元。请参照图3，图3是本发明一第二实施例的测量输入时钟信号CLK1的抖动量的装置300的示意图。装置300包含第一延迟电路305、第二延迟电路310与控制电路315，第一延迟电路305用以对待测的输入时钟信号CLK1进行初步的相位延迟，以产生一延迟后的输入信号CLKd，第二延迟电路310耦接至该第一延迟电路305并用以对延迟后的输入信号CLKd进行细部的相位延迟，控制电路315耦接至第一延迟电路305与第二延迟电路310，并用以控制并调整第一延迟电路305的延迟量、用以根据第一延迟电路305的一延迟单元的单位延迟量与第二延迟电路310的一延迟单元的单位延迟量来细部调整该延迟后的输入信号CLKd的延迟量、以及根据第一延迟电路305的调整结果与第二延迟电路310的调整结果，估计或计算出该待测的输入时钟信号CLK1的抖动量。
实作上，第一延迟电路305包含一粗调延迟线3051与一固定延迟线3052，粗调延迟线3051与固定延迟线3052均利用多个串接同一类型的固定延迟单元DE1所组成，每一固定延迟单元具有一固定单位延迟量，并用以逐级对该输入信号进行初步的相位延迟。在初步相位延迟调整时，感测控制电路3154先决定粗调延迟线3051与固定延迟线3052中所开启的固定延迟单元的个数，使得延迟后的输入信号CLKd如图2A中所示的C1一样，向右逼近待测的输入信号CLK1的信号转态点(亦即发生抖动的时点)，直到C2由原本领先于CLK1变为落后于CLK1，之后在第二阶段的相位延迟调整时，感测控制电路3154逐步关闭一个固定延迟单元(DE1)、并同时开启一个第一延迟单元(DE2)，由于每一个第一延迟单元所造成的相位延迟均早于每一个固定延迟单元所造成的相位延迟，并具有t1的差量，使得输入信号CLKd如图2中所示的C2一样，以虚线所示的每一单元相位延迟t1，使C2由落后于CLK1变为领先于CLK1，就电路操作而言，当C2一开始由领先于CLK1变成落后于CLK1时，D型锁存器3155的输出由‘1’变‘0’，感测控制电路3154会锁住并得到用以控制这些固定延迟单元的一CS值，之后感测控制电路3154再逐步调整固定延迟单元与第一延迟单元，使C2由落后于CLK1变成领先于CLK1，此时D型锁存器3155的输出由‘0’变‘1’，感测控制电路3154会锁住并得到用以控制这些固定延迟单元与第一延迟线3101的一SL值(可视为第一微调值)，此时第一次微调固定延迟单元与第一延迟单元，使C2由落后于CLK1变成领先于CLK1的SL值可订为SL基准，因此，在逼近待测的输入信号CLK1的信号转态点时，控制电路315可通过记录CS值与SL值来记录所需要开启的固定延迟单元的个数以及所开启的第一延迟单元的个数，此外，记录完CS值与SL值后，在待测的输入时钟信号CLK1的N个周期内，如果C2由领先CLK1变为落后CLK1，则改变感测控制电路1154所产生的SL的值，关闭一个固定延迟单元、并同时开启一个第一延迟单元，使C2再度领先于CLK1，以加大左边的抖动区间，反之则SL保持不变，经过N个周期后，记录SL的值，根据控制电路所输出SL值的改变量△SL(利用SL和SL基准相比的改变量)，并将SL值的改变量△SL中的最大值与固定单位延迟量与第一单位延迟量的延迟差量t1相乘，即可以得出信号往右的抖动量(即左边的抖动区间)。
另外，决定完左边的抖动区间后，感测控制电路3154重新决定所要开启的固定延迟单元的个数，使得延迟后的信号CLKd如图2B中所示的C1一样，由右向左逼近待测的输入信号CLK1的同一信号转态点，直到C3由原本落后于CLK1变为领先于CLK1，之后在第二阶段的相位延迟调整时，感测控制电路3154逐步关闭一个固定延迟单元(DE1)、并同时开启一个第二延迟单元(DE3)，由于每一个第二延迟单元所造成的相位延迟均晚于每一个固定延迟单元所造成的相位延迟，并具有t2的差量，使得待测的输入信号CLKd如图2B中所示的C3一样，使C3由领先于CLK1再变为落后于CLK1，就电路操作而言，当C3一开始由落后于CLK1变成领先于CLK1时，D型锁存器3156的输出由‘0’变‘1’，感测控制电路3154会锁住并得到用以控制这些固定延迟单元的一CS值，之后感测控制电路3154再逐步调整固定延迟单元与第二延迟单元，使C3由领先于CLK1变成落后于CLK1，此时D型锁存器3156的输出由‘1’变‘0’，感测控制电路3154会锁住并得到用以控制这些固定延迟单元与第二延迟线3102的一SR值(可视为第二微调值)，此时第一次微调固定延迟单元与第二延迟单元，使C3由领先于CLK1变成落后于CLK1的该SR值可订为SR基准，因此，在最逼近待测的输入信号CLK1的信号转态点时，控制电路315可通过记录CS值与SR值来记录所需要开启的固定延迟单元的个数以及所要开启的第二延迟单元的个数，此外，记录完CS值与SR值后，在待测的输入时钟信号CLK1的N个周期内，若C3由落后CLK1变为领先CLK1，则改变感测控制电路1154所产生的SR的值，关闭一个固定延迟单元、并同时开启一个第二延迟单元，使C3再度落后于CLK1，以加大右边的抖动区间，反之则SR保持不变，经过N个周期后，记录SR的值，根据控制电路所输出SR值的改变量△SR(利用SR和SR基准相比的改变量)，并将SR值的改变量△SR中的最大值与固定单位延迟量与第二单位延迟量的延迟差量t2相乘，即可以得出信号往左的抖动量(即右边的抖动区间)。最后，控制电路315可精确估算出输入信号CLK1的时钟抖动量为信号往右的抖动量(即左边的抖动区间)加上信号往左的抖动量(即右边的抖动区间)。因此，根据由右向左逼近的调整结果以及由左向右逼近的调整结果，控制电路315可精确估算出输入信号CLK1的时钟抖动量，在本实施例的设计中，固定延迟单元、第一延迟单元、第二延迟单元所分别造成的相位延迟量实质上数倍于相位延迟差量t1、t2的值，因此，相较于只是利用延迟单元的单位相位延迟量来估算时钟抖动，通过不同延迟单元的相位延迟差量t1由左向右逼近以及通过不同延迟单元的相位延迟差量t2由右向左逼近，可更精确地估算出时钟抖动量的实际发生区间。
再者，上述的装置100或300均具有校准模式与测量模式，于测量模式时，装置100或300会如上述一样对待测的输入信号CLK1进行时钟抖动量的估算，而当操作在校准模式时，为了增加估计准确度，装置100或300均会接收参考时钟信号CLKref，参考时钟信号CLKref为一理想的时钟信号，假定其实质上不带有任何信号抖动，控制电路115与315在校准模式中多次执行图5A与图5B所示的由左向右逼近与由右向左逼近来分别逼近于参考时钟信号CLKref的信号转态点，和测量模式相比差别在于并未由执行N个周期以测量抖动量的动作，多次执行后可得到多个CS值、多个SL值与多个SR值，之后计算平均CS值、平均SL值与平均SR值，作为最后控制上述延迟线的结果，并据此计算电路中延迟单元的单位延迟量。在实际计算时，由于在第一实施例中需要校准四个不同延迟单元的单位相位延迟量，因此会输入四个不同的参考时钟信号CLKref(具有不同的频率与周期)至装置100，以得到一组四个联立方程式，解出四个不同延迟单元(粗调延迟单元、固定延迟单元、第一延迟单元、第二延迟单元)的单位相位延迟。实务上，假设四个不同的参考时钟信号CLKref分别具有T1、T2、T3、T4的四个不同周期，以图1所示的实施例来说，假设W为粗调延迟单元的单位延迟量，X为固定延迟单元的单位延迟量，Y为第一延迟单元的单位延迟量，Z为第二延迟单元的单位延迟量，t3为其他的延迟量，则四个不同周期T1、T2、T3、T4可以被表示为如下的四个等式：
T1＝a1×X+b1×Y+c1×W+t3＝d1×X+e1×Z+f1×W+t3；
T2＝a2×X+b2×Y+c2×W+t3＝d2×X+e2×Z+f2×W+t3；
T3＝a3×X+b3×Y+c3×W+t3＝d3×X+e3×Z+f3×W+t3；
T4＝a4×X+b4×Y+c4×W+t3＝d4×X+e4×Z+f4×W+t3；
其中a1～a4、b1～b4、c1～c4、d1～d4、e1～e4、f1～f4均为控制电路115在初步相位延迟调整与后续相位调整后可得到的不同情况下的延迟单元所开启的个数，均为已知，因此，从上述一组四个联立方程式可知变量仅有四个，因此可解出或计算出W、X、Y、Z的值为何，因此估算出粗调延迟单元的单位延迟量、固定延迟单元的单位延迟量、第一延迟单元的单位延迟量以及第二延迟单元的单位延迟量。
另外，在第二实施例中需要校准三个不同延迟单元的单位相位延迟量，因此会输入三个不同的参考时钟信号CLKref(具有不同的频率与周期)至装置300，以得到一组三个联立方程式，解出三个不同延迟单元(固定延迟单元、第一延迟单元、第二延迟单元)的单位相位延迟。实务上，假设三个不同的参考时钟信号CLKref分别具有T1、T2、T3的三个不同周期，以图3所示的实施例来说，假设X为固定延迟单元的单位延迟量，Y为第一延迟单元的单位延迟量，Z为第二延迟单元的单位延迟量，t3为其他的延迟量，则三个不同周期T1、T2、T3可以被表示为如下的三个等式：
T1＝a1×X+b1×Y+t3＝c1×X+d1×Z+t3；
T2＝a2×X+b2×Y+t3＝c2×X+d2×Z+t3；
T3＝a3×X+b3×Y+t3＝c3×X+d3×Z+t3；
其中a1～a3、b1～b3、c1～c3、d1～d3均为控制电路315在初步相位延迟调整与后续相位调整后可得到的不同情况下的延迟单元所开启的个数，均为已知，因此，从上述一组三个联立方程式可知变量仅有三个，因此可解出或计算出X、Y、Z的值为何，因此估算出固定延迟单元的单位延迟量、第一延迟单元的单位延迟量以及第二延迟单元的单位延迟量。
再者，为使本领域技术人员更易明了本发明的技术精神，请参照图4，图4是本发明的实施例的操作流程示意图。倘若大体上可达到相同的结果，并不需要一定照图4所示的流程中的步骤顺序来进行，且图4所示的步骤不一定要连续进行，亦即其他步骤也可***其中；流程步骤说明于下：
步骤405：开始；
步骤410：进入校准模式；
步骤415：使用第一延迟电路对参考时钟信号进行初步相位延迟；
步骤420：搭配使用第二延迟电路，根据第一延迟电路的一单位延迟量与第二延迟电路的一单位延迟量的差量来细部调整该延迟后的参考时钟信号的相位；
步骤425：记录第一延迟电路中所开启的延迟单元数量以及微调后的第一延迟单元和第二延迟单元所开启的数目；
步骤430：是否已利用足够的参考时钟信号进行校准？若是，进步骤440，反之，进行步骤435；
步骤435：改变参考时钟信号的周期；
步骤440：根据所记录的第一延迟单元和第二延迟单元所开启的数目，计算各延迟单元的单位延迟量；
步骤445：进入测量模式；
步骤450：使用第一延迟电路对待测的输入时钟信号进行初步相位延迟；
步骤455：搭配使用第二延迟电路，根据第一延迟电路的一单位延迟量与第二延迟电路的一单位延迟量的差量来细部调整该延迟后的待测的输入时钟信号的相位；
步骤460：根据该第一、第二延迟电路的调整结果，估算出待测的输入信号的抖动量；
步骤465：结束。
另外，第一延迟电路105/305可具有工艺检测的功能，亦即可被视为工艺检测电路(process detector)，举例来说，在不同工艺变异状况(corner case)下，大致有几种工艺边界变异状况(process corner)，例如是FF、TT、SS等，在不同工艺边界变异状况，一个晶体管也会有不同切换速度，因而同一类型的延迟单元的延迟时间也随着不同工艺边界变异而有所不同，然而输入时钟信号CLK1的周期与频率并不随着延迟单元的工艺不同而改变，也就是说，周期是相同的，如此，如果同一个延迟单元的延迟时间随着不同工艺而变长，则代表电路上只需要较少数目的延迟单元即可使延迟后的信号CLKd如图2A所示的C2一样由右向左逼近信号Cmux的转态点，使C2由领先于信号Cmux变成落后于Cmux，或如图2B所示的C3由右向左逼近信号Cmux的转态点，使C3由落后于Cmux变成领先于Cmux，举例来说，当图2A所示的CLKd与Cmux的正缘相差500皮秒，而一个粗调延迟单元或固定延迟单元的延迟时间在FF、TT、SS等不同工艺边界变异状况下分别为10皮秒、25皮秒与50皮秒，如此一来，当电路分别处于FF、TT、SS等不同工艺边界变异状况下时相对应地需要51、21与11个延迟单元才可以使信号C2由领先于Cmux变成落后于Cmux，因此，就图1与图3所示的实施例来说，控制电路115与315可通过检查第一延迟电路105与305中所开启的延迟单元的个数而得知或判断电路芯片的工艺是偏向哪一种工艺变异状况(亦即，根据调整粗调延迟电路的延迟单元数目的开启数目可判断落于哪个工艺边界)，因此第一延迟电路105与305等效上可被视为工艺检测电路。
以上所述仅为本发明的优选实施例，凡依本发明权利要求书所做的均等变化与修饰，皆应属本发明的涵盖范围。
Claims (24)
1.一种测量抖动的装置，其包含有：
第一延迟电路，用以使用该第一延迟电路的延迟单元，初步调整输入信号的相位延迟，以产生延迟后的输入信号；
第二延迟电路，耦接至该第一延迟电路，以搭配该第一延迟电路使用以从该第一延迟电路接收该延迟后的输入信号，以及通过使用该第二延迟电路的延迟单元来延迟该延迟后的输入信号，以微调该延迟后的输入信号的相位延迟；以及
控制电路，耦接至该第一延迟电路与该第二延迟电路，以控制并调整该第一、第二延迟电路的延迟量、以根据该第一延迟电路的延迟单元的单位延迟量与该第二延迟电路的延迟单元的单位延迟量来细部调整该延迟后的输入信号的延迟量、以及根据该第一延迟电路的调整结果与该第二延迟电路的调整结果，估计或计算出该输入信号的抖动量。
2.如权利要求1所述的装置，其中该第一延迟电路包含有：
多个串接的固定延迟单元，每一固定延迟单元具有一固定单位延迟量，用以逐级调整该输入信号的相位延迟。
3.如权利要求2所述的装置，其中该第二延迟电路包含有：
多个串接的第一延迟单元，每一第一延迟单元具有一第一单位延迟量；以及
多个串接的第二延迟单元，每一第二延迟单元具有一第二单位延迟量；
其中该控制电路根据该固定单位延迟量与该第一单位延迟量的一延迟差量以及该固定单位延迟量与该第二单位延迟量的一延迟差量，微调该延迟后的输入信号的相位延迟。
4.如权利要求3所述的装置，其中该控制电路控制这些固定延迟单元所开启的个数与这些第一延迟单元所开启的个数，微调该延迟后的输入信号的相位延迟，向右逼近该输入信号的转态点；该控制电路控制这些固定延迟单元所开启的个数与这些第二延迟单元所开启的个数，微调该延迟后的输入信号的相位延迟，向左逼近该输入信号的转态点；以及，该控制电路根据这些固定延迟单元所开启的个数、这些第一延迟单元所开启的个数与这些第二延迟单元所开启的个数在多个周期的改变量，估计出该输入信号的抖动量。
5.如权利要求4所述的装置，其中，该第一单位延迟量小于该固定单位延迟量，当该延迟后的输入信号的相位落后于该输入信号时，该控制电路逐步同时关闭固定延迟单元与开启第一延迟单元，微调该延迟后的输入信号的相位，使延迟后的输入信号的相位领先于该输入信号，向右逼近该输入信号的转态点；以及，该第二单位延迟量大于该固定单位延迟量，当该延迟后的输入信号的相位领先于该输入信号时，该控制电路逐步同时关闭固定延迟单元与开启第二延迟单元，微调该延迟后的输入信号的相位，使延迟后的输入信号的相位落后于该输入信号，向左逼近该输入信号的转态点。
6.如权利要求5所述的装置，其中当第一次使该延迟后的输入信号的相位由落后变成领先于该输入信号时，该控制电路得到控制这些固定延迟单元与这些第一延迟单元的第一微调值，并且如果该延迟后的输入信号的相位落后于该输入信号时，该控制电路调整该第一微调值，使该延迟后的输入信号的相位由落后变成领先于该输入信号；当第一次使该延迟后的输入信号的相位由领先变成落后于该输入信号时，该控制电路得到控制这些固定延迟单元与这些第二延迟单元的第二微调值，并且如果该延迟后的输入信号的相位领先于该输入信号时，该控制电路调整该第二微调值，使该延迟后的输入信号的相位由领先变成落后于该输入信号；以及，该控制电路根据该第一微调值的改变量的最大值及该固定单位延迟量与该第一单位延迟量的该延迟差量，计算得到第一抖动量，根据该第二微调值的改变量的最大值及该固定单位延迟量与该第二单位延迟量的该延迟差量，计算得到第二抖动量，以及根据该第一、第二抖动量来算出该输入信号的抖动区间。
7.如权利要求3所述的装置，其中当在校准模式时，该装置分别接收不同周期的三个参考时钟信号，通过解相位延迟量的三个联立方程式来估计出该固定单位延迟量、该第一单位延迟量以及该第二单位延迟量。
8.如权利要求1所述的装置，其中该第一延迟电路包含有：
多个串接的粗调延迟单元，每一粗调延迟单元具有一粗调单位延迟量，用以逐级粗略延迟该输入信号的相位；以及
多个串接的固定延迟单元，每一固定延迟单元具有一固定单位延迟量，用以逐级对该输入信号进行固定单位量的相位延迟。
9.如权利要求8所述的装置，其中该第二延迟电路包含有：
多个串接的第一延迟单元，每一第一延迟单元具有一第一单位延迟量；以及
多个串接的第二延迟单元，每一第二延迟单元具有一第二单位延迟量；
其中该控制电路先控制这些串接的粗调延迟单元与这些固定延迟单元对该输入信号进行粗略的相位延迟与固定单位量的相位延迟，之后再根据该固定单位延迟量与该第一单位延迟量的一延迟差量以及该固定单位延迟量与该第二单位延迟量的一延迟差量，再对该输入信号进行相位延迟的微调整。
10.如权利要求9所述的装置，其中，该第一单位延迟量小于该固定单位延迟量，当该延迟后的输入信号的相位落后于该输入信号时，该控制电路逐步同时关闭固定延迟单元与开启第一延迟单元，微调该延迟后的输入信号的相位，使延迟后的输入信号的相位领先于该输入信号，向右逼近该输入信号的转态点；以及，该第二单位延迟量大于该固定单位延迟量，当该延迟后的输入信号的相位领先于该输入信号时，该控制电路逐步同时关闭固定延迟单元与开启第二延迟单元，微调该延迟后的输入信号的相位，使延迟后的输入信号的相位落后于该输入信号，向左逼近该输入信号的转态点。
11.如权利要求9所述的装置，其中当在校准模式时，该装置分别接收不同周期的四个参考时钟信号，通过解相位延迟量的四个联立方程式来估计出该粗调单位延迟量、该固定单位延迟量、该第一单位延迟量以及该第二单位延迟量。
12.如权利要求1所述的装置，其中该控制电路通过检查该第一延迟电路中所开启的延迟单元的个数，判断电路芯片的工艺变异状况。
13.一种测量抖动的方法，其包含有：
使用第一延迟电路以使用该第一延迟电路的延迟单元，来初步调整输入信号的相位延迟，以产生延迟后的输入信号；
使用第二延迟电路与该第一延迟电路搭配以从该第一延迟电路接收该延迟后的输入信号，以及通过使用该第二延迟电路的延迟单元来延迟该延迟后的输入信号，以微调该延迟后的输入信号的相位延迟；
控制并调整该第一、第二延迟电路的延迟量、根据该第一延迟电路的延迟单元的单位延迟量与该第二延迟电路的延迟单元的单位延迟量来细部调整该延迟后的输入信号的延迟量；以及
根据该第二延迟电路内第一延迟线和第二延迟线在多个周期的调整结果，估计或计算出该输入信号的抖动量。
14.如权利要求13所述的方法，其中对该输入信号进行初步的相位延迟的步骤包含有：
使用多个串接的固定延迟单元，每一固定延迟单元具有一固定单位延迟量，逐级调整该输入信号的相位延迟。
15.如权利要求14所述的方法，其中微调该延迟后的输入信号的相位延迟的步骤包含有：
使用多个串接的第一延迟单元，每一第一延迟单元具有一第一单位延迟量，多个串接的第二延迟单元，每一第二延迟单元具有一第二单位延迟量；以及
根据该固定单位延迟量与该第一单位延迟量的一延迟差量以及该固定单位延迟量与该第二单位延迟量的一延迟差量，微调该延迟后的输入信号的相位延迟。
16.如权利要求15所述的方法，还包含有：
控制这些固定延迟单元所开启的个数与这些第一延迟单元所开启的个数，微调该延迟后的输入信号的相位延迟，向右逼近该输入信号的转态点；
控制这些固定延迟单元所开启的个数与这些第二延迟单元所开启的个数，微调该延迟后的输入信号的相位延迟，向左逼近该输入信号的转态点；以及
根据这些固定延迟单元所开启的个数与这些第一延迟单元所开启的个数在多个周期的改变量；这些固定延迟单元所开启的个数与这些第二延迟单元所开启的个数在多个周期的改变量，估计出该输入信号的抖动量。
17.如权利要求16所述的方法，其中该第一单位延迟量小于该固定单位延迟量，该第二单位延迟量大于该固定单位延迟量，以及该方法还包含有：
当该延迟后的输入信号的相位落后于该输入信号时，该控制电路逐步同时关闭固定延迟单元与开启第一延迟单元，微调该延迟后的输入信号的相位，使延迟后的输入信号的相位领先于该输入信号，向右逼近该输入信号的转态点；以及
当该延迟后的输入信号的相位领先于该输入信号时，该控制电路逐步同时关闭固定延迟单元与开启第二延迟单元，微调该延迟后的输入信号的相位，使延迟后的输入信号的相位落后于该输入信号，向左逼近该输入信号的转态点。
18.如权利要求17所述的方法，其中该方法还包含：
当第一次使该延迟后的输入信号的相位由落后变成领先于该输入信号时，得到控制这些固定延迟单元与这些第一延迟单元的第一微调值；
如果该延迟后的输入信号的相位落后于该输入信号时，调整该第一微调值，使该延迟后的输入信号的相位由落后变成领先于该输入信号；
当第一次使该延迟后的输入信号的相位由领先变成落后于该输入信号时，得到控制这些固定延迟单元与这些第二延迟单元的第二微调值；
如果该延迟后的输入信号的相位领先于该输入信号时，调整该第二微调值，使该延迟后的输入信号的相位由领先变成落后于该输入信号；
根据该第一微调值的改变量的最大值及该固定单位延迟量与该第一单位延迟量的该延迟差量，计算得到第一抖动量；
根据该第二微调值的改变量的最大值及该固定单位延迟量与该第二单位延迟量的该延迟差量，计算得到第二抖动量；以及
根据该第一、第二抖动量来算出该输入信号的抖动区间。
19.如权利要求15所述的方法，还包含有：
当在校准模式时，分别接收不同周期的三个参考时钟信号，通过解相位延迟量的三个联立方程式来估计出该固定单位延迟量、该第一单位延迟量以及该第二单位延迟量。
20.如权利要求13所述的方法，其中对该延迟后的输入信号进行粗调的步骤包含有：
使用多个串接的粗调延迟单元，每一粗调延迟单元具有一粗调单位延迟量，用以逐级粗略延迟该输入信号的相位；以及
使用多个串接的固定延迟单元，每一固定延迟单元具有一固定单位延迟量，用以逐级对该输入信号进行固定单位量的相位延迟。
21.如权利要求20所述的方法，其中微调该延迟后的输入信号的相位延迟的步骤包含有：
使用多个串接的第一延迟单元，每一第一延迟单元具有一第一单位延迟量；
使用多个串接的第二延迟单元，每一第二延迟单元具有一第二单位延迟量；
控制这些串接的粗调延迟单元与这些固定延迟单元对该输入信号进行粗略的相位延迟与固定单位量的相位延迟；以及
根据该固定单位延迟量与该第一单位延迟量的一延迟差量以及该固定单位延迟量与该第二单位延迟量的一延迟差量，再对该输入信号进行相位延迟的微调整。
22.如权利要求21所述的方法，其中，该第一单位延迟量小于该固定单位延迟量，该第二单位延迟量大于该固定单位延迟量，以及该方法还包含有：
当该延迟后的输入信号的相位落后于该输入信号时，逐步同时关闭固定延迟单元与开启第一延迟单元，微调该延迟后的输入信号的相位，使延迟后的输入信号的相位领先于该输入信号，向右逼近该输入信号的转态点；
当该延迟后的输入信号的相位领先于该输入信号时，逐步同时关闭固定延迟单元与开启第二延迟单元，微调该延迟后的输入信号的相位，使延迟后的输入信号的相位落后于该输入信号，向左逼近该输入信号的转态点；以及
根据该第一延迟电路的调整结果与该第二延迟电路的调整结果，估计或计算出该输入信号的抖动量。
23.如权利要求21所述的方法，还包含有：
当在校准模式时，分别接收不同周期的四个参考时钟信号，通过解相位延迟量的四个联立方程式来估计出该粗调单位延迟量、该固定单位延迟量、该第一单位延迟量以及该第二单位延迟量。
24.如权利要求13所述的方法，其中该方法还包含有：
通过检查该第一延迟电路中所开启的延迟单元的个数，判断电路芯片的工艺变异状况。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW104118853A TWI563264B (en) | 2015-06-11 | 2015-06-11 | On-chip apparatus and method for jitter measurement |
| TW104118853 | 2015-06-11 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN106253883A CN106253883A (zh) | 2016-12-21 |
| CN106253883B true CN106253883B (zh) | 2019-06-18 |
Family
ID=57516918
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201510463818.1A Active CN106253883B (zh) | 2015-06-11 | 2015-07-31 | 内建于芯片内的测量抖动的装置与方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US10009017B2 (zh) |
| CN (1) | CN106253883B (zh) |
| TW (1) | TWI563264B (zh) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9832007B2 (en) | 2016-04-14 | 2017-11-28 | Ibiquity Digital Corporation | Time-alignment measurement for hybrid HD radio™ technology |
| US10666416B2 (en) | 2016-04-14 | 2020-05-26 | Ibiquity Digital Corporation | Time-alignment measurement for hybrid HD radio technology |
| TWI637185B (zh) * | 2017-01-03 | 2018-10-01 | 奇景光電股份有限公司 | 時脈抖動的內建自我測試電路 |
| US10256800B1 (en) | 2018-06-12 | 2019-04-09 | Winbond Electronics Corp. | Delay-locked loop circuit and selection method of unit coarse delay thereof |
| TWI678545B (zh) * | 2018-10-12 | 2019-12-01 | 致茂電子股份有限公司 | 訊號時序校正方法 |
| CN111049602B (zh) * | 2018-10-12 | 2021-11-23 | 致茂电子(苏州)有限公司 | 信号时序校正方法 |
| CN111193663A (zh) * | 2019-12-18 | 2020-05-22 | 苏州浪潮智能科技有限公司 | 一种动态计算链路聚合组切换路径所需延迟的方法及装置 |
| US11300613B2 (en) * | 2020-09-16 | 2022-04-12 | Credo Technology Group Limited | Systems and methods for testing jitter tolerance |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101771403A (zh) * | 2008-12-26 | 2010-07-07 | 海力士半导体有限公司 | 低功率可变延迟电路 |
| CN102047133A (zh) * | 2008-05-29 | 2011-05-04 | Nxp股份有限公司 | 用于周期抖动测量的延迟锁定环 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW234796B (zh) * | 1993-02-24 | 1994-11-21 | Advanced Micro Devices Inc | |
| WO2001072435A1 (fr) * | 2000-03-28 | 2001-10-04 | Iwaki Electronics Co., Ltd. | Vibreur et telephone portable equipe d'un tel dispositif |
| JP3859624B2 (ja) * | 2003-07-31 | 2006-12-20 | エルピーダメモリ株式会社 | 遅延回路と遅延同期ループ装置 |
| JP2007124363A (ja) * | 2005-10-28 | 2007-05-17 | Nec Electronics Corp | 遅延ロックループ回路 |
| TWI299944B (en) * | 2005-12-08 | 2008-08-11 | Novatek Microelectronics Corp | Delay locked loop circuit and method |
-
2015
- 2015-06-11 TW TW104118853A patent/TWI563264B/zh active
- 2015-07-31 CN CN201510463818.1A patent/CN106253883B/zh active Active
- 2015-11-24 US US14/949,888 patent/US10009017B2/en active Active
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102047133A (zh) * | 2008-05-29 | 2011-05-04 | Nxp股份有限公司 | 用于周期抖动测量的延迟锁定环 |
| CN101771403A (zh) * | 2008-12-26 | 2010-07-07 | 海力士半导体有限公司 | 低功率可变延迟电路 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN106253883A (zh) | 2016-12-21 |
| TWI563264B (en) | 2016-12-21 |
| US10009017B2 (en) | 2018-06-26 |
| TW201643445A (zh) | 2016-12-16 |
| US20160363619A1 (en) | 2016-12-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN106253883B (zh) | 内建于芯片内的测量抖动的装置与方法 | |
| KR101200233B1 (ko) | 클럭 지터를 측정하는 회로 장치 및 방법 | |
| US10148258B2 (en) | Power supply voltage monitoring and high-resolution adaptive clock stretching circuit | |
| EP2286256B1 (en) | Dll for period jitter measurement | |
| US9494649B2 (en) | Adaptive digital delay line for characterization of clock uncertainties | |
| US9541591B2 (en) | Periodic signal measurement using statistical sampling | |
| US20080284477A1 (en) | On-chip jitter measurement circuit | |
| KR101019833B1 (ko) | 타이밍 비교기, 데이터 샘플링 장치, 및 시험 장치 | |
| JP5314491B2 (ja) | 試験装置、試験方法、および、デバイス | |
| US9257969B2 (en) | Frequency locking oscillator | |
| US7034589B2 (en) | Multi-stage delay clock generator | |
| US9575119B1 (en) | Measurement of signal delays in microprocessor integrated circuits with sub-picosecond accuracy using frequency stepping | |
| Xia et al. | Self-refereed on-chip jitter measurement circuit using Vernier oscillators | |
| US8055969B2 (en) | Multi-strobe circuit | |
| US7595670B2 (en) | Electronic device and method for on chip skew measurement | |
| US8901938B2 (en) | Delay line scheme with no exit tree | |
| US9310423B2 (en) | Detecting operating conditions | |
| Churayev | Use of the effect of phase error accumulation in ring oscillators to estimate time parameters of digital elements of integrated circuits |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |