CN102047133A - 用于周期抖动测量的延迟锁定环 - Google Patents

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马塞尔·J·M·佩尔戈姆
亨德里库斯·约瑟夫·玛莉亚·温德里克
维克托·泽尔恩
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Abstract

一种用于检测时钟信号中的抖动的传感器，具有用于锁定时钟信号和该时钟信号的延迟信号的DLL。所述传感器包括具有第一数量的级联可控延迟段的延迟线。所述DLL采用第二数量的级联延迟段，用于产生时钟信号的平均时钟周期的延迟。所述第二数量小于所述第一数量。所述传感器还包括比较器，该比较器用于提供表示时钟信号与该时钟信号的另一个延迟信号的比较结果的传感器输出信号。从位于第二数量的级联延迟段之后的延迟线中的特定的一个延迟段的输出端获得所述时钟信号的另一个延迟信号。

Description

用于周期抖动测量的延迟锁定环
技术领域
本发明涉及包括用于检测时钟信号中的定时抖动的传感器的电子电路。
背景技术
将监控电路(monitoring circuitry)包含在集成电路(IC)产品中的想法正在获得关注/推动。在这背后的驱动力是：随着线宽减小，由于寄生效应例如串扰、噪声等，集成电路性能错误变得更加频繁。虽然这种监控电路需要集成电路上的一些空间和额外的电力，但是这种缺点被监测各种IC参数和解决错误的能力大大抵消。
因此，信号完整性测量***用于电子电路，例如***级芯片(SoC)电路，并且允许实时监控表征集成电路的电气性能的参数。这些参数给出在测试、调试、或者在操作使用期间电路的鲁棒性和性能的指示。在例如US 20080007246、US 20070079188和WO2006056951中讨论过这种信号完整性测量***的示例，以引用方式将所有文献结合在本文中。
图1是具有信号完整性自测试(SIST)配置的CMOS芯片100的框图。芯片100包括功能块102、104和106。每一个功能块102至106执行适合芯片100的操作的相应的功能。功能块102至106的操作分别由监控器108、110和112监控。监控器108至112通过总线连接至SIST控制器114。不同类型的监控器用于测量不同的现象：串扰、电源噪声、衬底噪声、温度、切换活动、时钟占空比、技术参数等。优选地，每一个监控器108至112适合标准单元库设计风格(design style)并尽可能少影响总设计。监控器108至112优选地采用本地电源(未示出)，产生其自己的参考值并且可以完全断开。所有模拟检测和处理以及转换为数字格式都在相应的监控器本地完成。监控器108至112的输出是数字信号，该信号转移到SIST处理器114。控制器114具有外部接口116，例如基于在IEEE Std 1149.1-1990中所述的IEEE标准测试访问端口和边界扫描架构。SIST配置的进一步细节在以下文献中公开：上述的WO2006056951，以及Violeta Petrescu，Marcel Pelgrom Harry Veendrick，Praveen Pavithran，Jean Wieling的“A Signal-Integrity Self-Test Concept for Debugging Nanometer CMOS ICs”(ISSCC二月8日，2006，会议29.6)，以及相同作者的“Monitors for a signal integrity system”(ESSCIRC 2006，Montreux，第122-125页)。
在上述方法中可以被监控的参数的示例是温度、电压和电流。
发明内容
另一个想要监控的重要参数是时钟信号抖动。时钟信号中的抖动能引起在时钟信号侧翼(flank)的位置的时移，这又导致同步错误。参见图2在下文中进一步讨论。检查这种现象的一种已知的方法包括产生模拟错误信号的采样电压的积分，然后进行数字化。在目前的情况下这不被认为是令人满意的解决该问题的方法。
因此，本发明人提出使用延迟锁定环(Delay Locked Loop)(DLL)用于测量时钟信号抖动。DLL本身是众所周知的，并且在时钟信号分析中的应用也是众所周知的。然而，迄今为止，DLL仅用于研究具有时钟信号周期的子相位(sub-phases)。它们显然没有用于检查在时钟信号周期的极点的侧翼的时移(延迟/提前到达)。假定时钟信号周期细分为2n个区，例如其中n＝5(32个区)。为了便于实际执行，以示例的方式选择数量为2n个区的子分区(subdivision)，但是本发明不局限于恰好这样的数字。在DLL的传统用途中，一个DLL监控时钟信号周期内的32个区。然而，在目前的发明中，需要一定量的过冲，以便能够记录时钟信号侧翼的时移；因此，在这种情况下，例如可以选择一个来监控32+5+5＝42个区。
更具体地，本发明人提出包括用于检测时钟信号中的抖动的传感器的电子电路。该传感器包括延迟锁定环配置，用于锁定时钟信号和该时钟信号的延迟信号。该传感器包括具有第一数量的级联可控(例如电压控制)延迟段的延迟线。该延迟锁定环配置采用第二数量的级联延迟段，用于产生时钟信号的平均时钟周期的延迟。所述第二数量小于第一数量。该传感器包括比较器，该比较器用于提供表示时钟信号与该时钟信号的另一个延迟信号的比较结果的传感器输出信号。从位于第二数量的级联延迟段之后的延迟线中的特定的一个延迟段的输出端获得时钟信号的另一个延迟信号。
已知的抖动传感器采用DLL配置，用于减少时钟***中的时钟抖动。本发明采用已知配置(延迟线加锁定机制)用于减少时钟抖动。然而，本发明扩展到具有一个或更多延迟段的延迟线，用于获得时钟信号的另一个延迟信号以便与当前时钟信号相比较。结果，该比较涉及最近的时钟边沿和前一时钟边沿，最近的时钟边沿和前一时钟边沿相距等于平均时钟周期加上平均时钟周期的预定分数的时间周期。也就是说，本发明现在能够测量拉伸的时钟信号(stretched clock signal)。
在本发明的电路的实施例中，传感器包括多个可控开关的阵列。每一个相应的开关位于相应的一个级联延迟段的输出端和比较器之间。该阵列具有用于可控地选择特定的延迟段的控制输入端。在这个实施例中，时钟信号的另一个延迟信号的定时可以是编程的，或者另外通过选择一个适合的开关来控制。
在另一个实施例中，从特定的一个延迟段的另一个输出端获得时钟信号。这个实施例的优点是：时钟信号、在DLL中使用的该时钟信号的延迟信号以及该时钟信号的另一个延迟信号都是由延迟段均匀缩放的。需要注意在DLL配置中的延迟线是动态控制的。通过路由时钟信号，以及经由一个或更多延迟段的延迟信号，对于所有的信号而言，信号在例如幅度方面的任何转换都是均匀的。结果，信号的比较结果不会受到不均匀性的影响。
在另一个实施例中，本发明的电路包括数据处理功能块，并且传感器输出信号可操作为控制数据处理。例如，如果传感器指示不可接受的抖动量，则传感器输出可以用于使在功能块中的当前数据处理无效。
本发明也涉及检测在时钟信号中的抖动的方法。该方法包括采用延迟锁定环配置，用于锁定时钟信号和该时钟信号的延迟信号。该方法采用具有第一数量的级联延迟段的延迟线。该延迟锁定环配置采用第二数量的级联延迟段，用于产生时钟信号的平均时钟周期的延迟。所述第二数量小于所述第一数量。该方法包括产生输出信号，该输出信号表示时钟信号与时钟信号的另一个延迟信号的比较结果。从位于第二数量的级联延迟段之后的延迟线中的特定的一个延迟段的输出端获得所述时钟信号的另一个延迟信号。优点是如上文中针对本发明的电路所述。
在本方法的实施例中，在控制信号的控制下选择特定的延迟元件。用这种方式，可以编程或重新编程所需的延迟。
在另一个实施例中，从特定的一个延迟段的另一个输出端获得时钟信号。如上文所述，使信号进行例如幅度方面的均匀转换，确保了适合的比较操作。
在另一个实施例中，该方法包括采用输出信号用于控制数据处理***的数据处理。对于容纳在具有SIST配置的芯片上的数据处理***(***级芯片或“SoC”)而言，这种方法尤其(但并非排他地)有吸引力。
为了完整公开，引用下列出版物，以引用方式结合在本文中：
US 20060122806公开了测量集成电路(IC)芯片中时钟抖动的传统抖动测量电路。该电路具有接收时钟信号的延迟锁定环(DLL)。该DLL包括电压控制延迟线(VCDL)、相位检测器阵列以及反馈路径，电压控制延迟线(VCDL)具有8个可调整的、级联DLL延迟元件(例如两个反相半延迟电路)，该DLL延迟元件用于按照可调整的延迟DLY的递增延迟时钟信号，以便产生该时钟信号的延迟信号；相位检测器阵列采用多个相位检测器中的一个，用于比较时钟信号和产生的延迟信号从而产生表示时钟抖动的相位差；反馈路径响应相位差，调整经过VCDL的延迟，使得在所选的相位检测器的输入端的两个信号的上升边沿是对齐的并且锁定的。该反馈路径典型地包括阵列的所选的相位检测器、数字低通滤波器、加/减计数器以及偏压发生器28。抖动记录机显示测量的相位抖动。一旦DLL锁定，实质上就将所选的相位检测器的时钟信号和延迟信号之间的相位差减小为恰好一个时钟信号周期。已知的电路采用相位检测器阵列。该阵列包括按照触发器的形式的16个相位检测器，用数字0-15表示。具有8个阵列延迟元件的第一线接收参考信号，并且在该参考信号传递到数字为8-15的相位检测器之前逐步延迟该参考信号。具有7个阵列延迟元件的第二线接收时钟信号，并且在该时钟信号传递到数字为6-0的相位检测器之前逐步延迟该时钟信号。与该已知的电路相反，本发明包括不位于DLL的控制环中的延迟段，但这些延迟段仍经由DLL控制，正如在DLL的控制环中的延迟段一样。结果，在本发明中的延迟段的延迟和位于控制环外部的延迟段的延迟均匀地受控制环的延迟段的延迟控制。结果，所获得的准确参考在已知电路中是不存在的。
US 20080012549涉及抖动的测量，以及更具体地，涉及内建自检测(BIST)电路，用于测量时钟信号的相位和/或周期间抖动(cycle-to-cycle jitter)。该出版物公开了延迟锁定环(DLL)，该延迟锁定环电连接至时钟信号发生器，并且适于用作抖动计算的粗调模式(即将来自PLL的时钟信号锁定为半个周期的异相位(out of phase))。需要注意的是：在典型的实施方式中，DLL通常将时钟信号锁定为一个完整周期的异相位，但是因为示例性的PLL具有二等分的分频器，随后的测量实际上将表示周期间抖动，该周期间抖动配置为延迟时钟信号，以便当实现预定的相移时锁定时钟信号，并且一旦锁定，则输出时钟信号作为延迟时钟信号。该电路也具有游标延迟线(VDL)(Vernier delay line)，该延迟线电连接至时钟信号发生器和DLL，并且适于用作抖动计算的微调模式(即比较时钟信号和延迟的时钟信号之间的边沿转变)。与此相反，本发明采用DLL中的延迟线用于确定平均时钟周期，并且另外采用位于其下游的一个或更多个额外的延迟段。结果，本发明比较最近的时钟边沿和前一时钟边沿，最近的时钟边沿和前一时钟边沿相距等于平均时钟周期加上平均时钟周期的预定分数的时间周期。也就是说，本发明现在能够测量拉伸的时钟信号。
US 20050024037公开了测量芯片上、周期间的抖动的方法和电路。包括可编程延迟线、可编程相位比较器以及两个计数器的电路的副本位于时钟信号附近的集成电路上的不同的位置。可编程延迟线产生延迟了一个时钟周期的时钟信号。这个延迟时钟信号通过可编程相位比较器与原始时钟信号相比较。如果在延迟时钟信号和时钟信号之间的差大于死区时间，则触发第一计数器。如果差是负的，并且绝对值大于死区时间，则触发第二计数器。基于计数器的值，产生统计分布。这个分布用于预测芯片上、周期间的抖动。这个已知电路没有采用DLL配置。此外，这个已知电路确定了大量时钟周期的统计特性，不是新的时钟边沿的实际位置。
US 20020053048公开了具有时钟产生电路的电路，该时钟产生电路用于产生与从外部源接收的输入时钟信号对应的内部时钟信号。该电路也包括测量电路，用于测量PLL的锁定时间、测量内部时钟信号的最大频率和/或测量内部时钟信号的抖动。测量电路的一个实施例自动测量由PLL产生的内部时钟信号的周期抖动(cycle(period)jitter)，即内部时钟的时间波动。该测量电路包括接收内部时钟信号的DLL。DLL包括用于延迟内部时钟信号的第一可控延迟电路，以及用于比较内部时钟信号的相位和其延迟信号的相位的相位比较器。该比较器向延迟电路提供控制信号以便将内部时钟信号和其延迟信号锁定为具有内部时钟信号的单个时钟周期的相位差。测量电路包括接收作为输入的内部时钟信号的第二可控延迟电路，并且第二可控延迟电路受到提供给第一延迟电路的相同的控制信号控制。结果，另一个延迟电路也将内部时钟信号延迟单个时钟周期。第二可控延迟电路的输出端连接至第三延迟电路的输入端。第三延迟电路用于微调内部时钟信号的延迟。为此目的，第三延迟电路包括级联反相器，该级联反相器的电容负载是数字可控的，以便调整附加的延迟。在通过第二和第三延迟电路时，内部时钟信号的累计延迟总计大致达到一个时钟周期。因此，内部时钟信号和其延迟信号分别提供给触发器的数字端子和时钟端子，用于相位比较。当内部时钟信号的上升边沿在延迟信号的上升边沿之前时，触发器提供逻辑高。当内部时钟信号的上升边沿在延迟信号的上升边沿之后时，触发器提供逻辑低。在触发器的输出端的计数器计算逻辑低的个数。然后，这个个数用于统计的目的。与此相反，在本发明中的传感器的延迟线的第一部分形成DLL的整数部分，并且整个延迟线的所有延迟段都经由DLL的控制信号控制。
附图说明
参考下面的附图，并以示例来进一步详细阐述本发明，其中：
图1是具有信号完整性自测试(SIST)配置的集成电路芯片的框图；
图2是说明抖动的时序图；
图3是已知抖动测量电路的图；
图4和5是本发明的抖动测量电路的图。
在所有附图中，类似的或对应的部分用相同的参考数字来表示。
具体实施方式
为了测量数字芯片上的(时钟)信号中的抖动，需要抖动传感器。抖动传感器测量相对于前一边沿的、作为平均时钟周期的分数的抖动。术语“抖动”典型地用来表示信号特性的突然的并且不希望的变化。如图2所示，在时钟信号204中的抖动202导致信号204的侧翼出现的不确定性，从而减小了可用的时间间隔，并限制了数据处理器的最大速率。抖动202在图2中表示为相关侧翼的出现时间的概率密度的分布函数。抖动可能来源于各种来源：电源线和接地线的噪声、来自其它信号的串扰或干扰、集成电路的半导体衬底中的噪声、时钟发生电路中的有源和无源器件的热、散射和1/f噪声。这些来源中的一些是随机行为，并且其噪声是高斯分布。其它来源产生非高斯噪声，例如在电源线上的电压噪声可能具有***特性。本发明针对这些和其它现象引起的抖动的测量。在本发明中，针对周期抖动的现象。周期抖动是指时钟周期与实际时钟周期的偏差。
图3是用于测量集成电路芯片中时钟抖动的已知抖动测量电路300的电路图。时钟抖动指在芯片上的给定位置的时钟周期的时域变化，即时钟周期可能在周期性的基础上减小或扩大。电路300具有延迟锁定环(DLL)配置。电路300在输入端302接收时钟信号。电路300包括可调整的延迟线304，例如电压可控的，该延迟线304具有多个可调整的级联DLL延迟段，其中为了不混淆附图，仅示出了DLL延迟段的第一段306、中间段307和最后段308。段306经由输入端302接收时钟信号，该时钟信号也提供至检测器310的输入端之一。段308提供延迟时钟信号至检测器310的另一个输入端。因此，分段延迟线304能够按照单个的可调整段提供的延迟的递增延迟时钟信号。电路300还包括相位检测器301，用于比较时钟信号和延迟时钟信号以便产生相位差的信号指示，该相位差又表示在引入的时钟边沿和延迟的边沿之间的时间差。由检测器310产生的信号通过低通滤波器312反馈至可调整延迟线304的控制输入端。反馈回路用于调整经过延迟线304的延迟，使得相位检测器308的输入端的两个信号的上升边沿对齐并锁定。就是说，在输入端302和段308的输出端之间的延迟将等于输入端302接收的时钟信号的时钟周期的时间平均值。然后，由检测器310提供至输出端314的信号被处理为目前检测到的抖动的测量结果。由低通滤波器312的时间常数确定的缓慢DLL配置确保锁定为平均时钟周期。
图4是本发明的抖动测量电路400的电路图。电路400包括电路300的配置，但是还有附加元件。电路400包括延迟线402，在所示的示例中，该延迟线402具有附加段(例如在段308下游的段404)以及一个或更多附加段(例如在段306上游的段406)。延迟线402的延迟段中的一个、一些或全部各自具有抽头(tap)，向检测器408提供相关段的输出信号。在所示的示例中，示出了多个抽头，并且从其中选择单个抽头连接至检测器408。实现这一点的方式是提供可控开关410，其中在控制输入端412的控制信号的控制下，将特定一个可控开关设置为闭合位置，以便将单个抽头连接至检测器408。代替用于选择特定的抽头的可控开关410，可以在固定配置中将单个抽头作为特定延迟段的输出端永久连接至检测器408。
作为附加选项，例如两个电阻器的串(string)经由两个开关连接至延迟线的两个输出端。改变电阻器的电阻值允许定义延迟时钟信号的中间的侧翼。虽然在S.Henzler等人的“A 90nm 4.7ps-Resolution 0.7 LSB Single-Shot Precision and 19pJ-per-Shot Local Passive Interpolation Time-to-Digital Converter with On-Chip Characterization”(ISSCC 2008，第548-549页)中针对时间至数字转换器的情形，但其中进一步解释了无源***(passive interpolation)技术，该技术也可以用于本发明的实施例中。
检测器408也接收时钟信号作为提供至检测器408的信号。在所示的示例中，提供至检测器408和310用于与其延迟信号比较的时钟信号，本身经由位于延迟线402头部的一个或更多延迟段来提供。由于信号的不均匀性，将输入端302连接至延迟线402的其余部分的段406用于避免定时上的差异。例如如果在输入端302的信号具有实质上与延迟线402的段的输出端的源阻抗不同的源阻抗，则会发生这种不均匀性。如果在输入端302的信号的信号电平与延迟线的输出端的信号电平不相等，明智的做法是采用附加段406。
为了完整公开，例如在R.C.H.van de Beek，E.A.M.Klumperink，C.S.Vaucher和B.Nauta的“Analysis of Random Jitter in a Clock Multiplying DLL Architecture”(提交于ProRisc，2001，第281-287页)中已知按照DLL配置的含有抽头的延迟线。
假定从段306一直到包括延迟段308的级联延迟段包括N个延迟段。假定段307是该级联中的第K个段，其中K小于N。现在假定在段306和307的输出端的信号经由检测器408监控。将段307的输出信号延迟达平均时钟周期的K/N的分数。在检测器408中，将段307的输出信号与段306的输出端的当前存在的信号比较。这可以检测是否存在具有周期小于平均时钟周期K/N倍的时钟周期。
现在认为开关410中的唯一闭合的开关是将段404与检测器408连接的开关。段404位于段308的下游，在延迟线402中的最后一个用于DLL配置的反馈回路。这就是说，段404的输出具有平均时钟周期的M/N倍的延迟，其中M大于N。这可以检测是否存在具有周期长于平均时钟周期M/N倍的时钟周期。也就是说，这个方法能够比较最近的时钟边沿和前一时钟边沿加上平均时钟周期的预定分数。结果，电路400允许检测到每一次超过可接受的抖动。电路400可以容纳在更大的数据处理***中，例如在图1的芯片100上实现的数据处理***中。然后，通过发出时钟信号的当前值是否是可接受的信号，输出414可以用于控制本地数据处理。在后一种情况下，在当前时钟信号的控制下产生的数据处理结果被舍弃。
图5是概括了电路400的方法的抖动测量电路500的图。电路500包括连接在延迟线402和另一个检测器504之间的附加的一组开关502。开关502具有控制输入端506，用于选择开关502中的特定的一个将延迟线402的相关的一个延迟段连接至另一个检测器504。如上所述，代替开关410和502的阵列，可以在延迟线402的特定延迟段和检测器408之间设置单个固定连接，并且在延迟线402的另一个特定延迟段和检测器504之间设置另一个单个固定连接。开关410可以设置为检测是否存在周期比平均时钟周期的K/N倍更短的时钟周期，其中K＜N。取决于是否检测到这样的周期，检测器408输出逻辑高和逻辑低中的一个。开关502可以设置为检测是否存在周期比平均时钟周期M的/N倍更长的时钟周期，M＞N。取决于是否检测到这样的周期，检测器504输出逻辑高和逻辑低中的一个。因此，检测器408和504的组合使得能够检测是否存在其周期长度位于平均时钟周期的K/N倍和平均时钟周期的M/N倍之间的时钟周期，其中整数K和M由延迟线402的那些特定延迟段确定，这些特定延迟段的输出端含有抽头。因此，通过在组合器508(例如逻辑或门)中组合检测器408和504的输出，可以为抖动值设置窗口。在窗口内的抖动是可接受的，而窗口外的抖动是不可接受的。在组合器508的输出端510处的信号表示抖动是否是可接受的。可以按照以上参照图4所述的类似方式，将该信号用于控制数据处理。
对于电路400和500进一步地，代替每个阵列的单个开关410和/或阵列的单个开关502，可以激活多个开关410和/或502，从而产生温度计码(thermometer code)。该配置允许设置时间窗口，其中必须出现输入端302处的输入信号的引入边沿。采用该配置可以发现过早和过迟事件。

Claims (8)

1.一种电路(100)，包括用于检测时钟信号中的抖动的传感器(400)，其中：
所述传感器包括延迟锁定环配置(402、310、312)，用于锁定时钟信号和该时钟信号的延迟信号；
所述传感器包括延迟线(402)，该延迟线(402)具有第一数量的级联可控延迟段；
所述延迟锁定环配置采用第二数量的级联延迟段，用于产生时钟信号的平均时钟周期的延迟；
-所述第二数量小于所述第一数量；
所述传感器包括比较器(408)，该比较器(408)用于提供表示时钟信号与该时钟信号的另一个延迟信号的比较结果的传感器输出信号；以及
-从位于第二数量的级联延迟段之后的延迟线中的特定的一个延迟段的输出端获得所述时钟信号的另一个延迟信号。
2.根据权利要求1所述的电路，其中：
-所述传感器包括多个可控开关的阵列(410)；
-每一个相应的开关位于相应的一个级联延迟段的输出端和比较器之间；以及
-所述阵列具有用于可控地选择特定的延迟段的控制输入端(412)。
3.根据权利要求1所述的电路，其中从特定的一个延迟段(306)的另一个输出端获得时钟信号。
4.根据权利要求1所述的电路，包括数据处理***(102)，并且其中传感器输出信号可操作为控制数据处理。
5.一种检测时钟信号中的抖动的方法，所述方法包括采用延迟锁定环配置(402、310、312)，用于锁定时钟信号和该时钟信号的延迟信号，其中：
-所述方法采用延迟线(402)，该延迟线(402)具有第一数量的级联可控延迟段；
-所述延迟锁定环配置采用第二数量的级联延迟段，用于产生时钟信号的平均时钟周期的延迟；
-所述第二数量小于所述第一数量；
-所述方法包括产生输出信号，该输出信号表示时钟信号与时钟信号的另一个延迟信号的比较结果；以及
-从位于第二数量的级联延迟段之后的延迟线中的特定的一个延迟段的输出端获得所述时钟信号的另一个延迟信号。
6.根据权利要求5所述的方法，包括在控制信号的控制下选择特定的延迟元件。
7.根据权利要求5所述的方法，包括从特定的一个延迟段(306)的另一个输出端获得时钟信号。
8.根据权利要求5所述的方法，包括采用输出信号用于控制数据处理***的数据处理。
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