CN106227026B - 一种双延迟内插法的时间间隔计数器 - Google Patents

Abstract

本发明提供了一种双延迟内插法的时间间隔计数器，采用延时为nΔτ的延迟单元构成时基延迟链对时基参考信号进行延迟，利用延迟得到的时基信号集对事件信号经事件延迟链后的状态进行锁存。选取事件延迟链中延迟单元的延时为(n‑1)Δτ，则经多次锁存后可进一步分离出待测时间间隔中小于单个事件延迟单元时延的时差，通过对锁存得到的数据进行处理便可利用延时为nΔτ和(n‑1)Δτ的延迟单元得到Δτ的测量精度。本发明可以为高精度时间间隔测量设备的设计提供理论和技术参考。另外，本发明制造简单，能显著降低高精度时间测量设备的成本，便于市场化运行。

Description

一种双延迟内插法的时间间隔计数器

技术领域

本发明涉及一种高精度时间间隔计数器，属于测试计量技术及仪器学科。

背景技术

时间间隔计数器(Time Interval Counter，TIC)是一种用于精确测量两个物理事件间隔时间的仪器，其不仅在原子核和粒子物理研究、引力波探测、地球动力学研究等基础研究领域有重要应用，同时广泛应用于诸如航空航天、深空通信、卫星导航、地质测绘、电力传输和科学计算等国防和国民经济建设方面。

当前时间间隔计数器的时间测量模块主要采用内插测量技术，将待测时间间隔分为“粗”测和“精”测两个部分，“粗”测部分采用直接计数法计量待测时间间隔的整周期部分，“精”测部分利用内插技术对待测时间间隔的非周期部分进行精确测量。但是，目前所采用延迟链内插法实现“细”时间测量的时间间隔计数器，其测量分辨率和测量精度由其内部延迟链中单个延迟单元的传输延时决定，为得到更高的测量精度必须采用更小延时的延迟单元，使设备制造难度、制造成本增大，功耗增加。

发明内容

为了克服现有技术的不足，本发明提供一种双延迟内插法的时间间隔计数器设计，采用两种大延时的延迟单元获得了较高的时间测量分辨率，同时达到了节约设备制造成本、降低功耗的目的。

本发明解决其技术问题所采用的技术方案是：包括信号预处理单元、延时补偿单元、双延迟内插结构、存储单元和控制单元；

所述的信号预处理单元根据被测信号和时钟参考信号生成基准参考信号、控制信号和清零信号，其中基准参考信号与被测信号到来后的第一个时钟参考信号同步，控制信号滞后于基准参考信号，清零信号滞后于控制信号；信号预处理单元将所述基准参考信号、清零信号发送至所述双延迟内插结构以及将所述控制信号发送至控制单元；

所述的延时补偿单元对被测信号进行延迟，生成被测脉冲信号，延迟的时长为时钟参考信号经信号预处理单元处理后与基准参考信号的延时；

所述的双延迟内插结构包括被测延迟链、基准延迟链和锁存器阵列；

其中，所述的被测延迟链包括N个延迟单元，每个延迟单元包括第一数据输入端、第二数据输入端和数据输出端，首个延迟单元的第一数据输入端接收被测脉冲信号，其它延迟单元的第一数据输入端与其前一延迟单元的数据输出端连接，各延迟单元的第二数据输入端用于接收清零信号，在接收到清零信号后对被测延迟链中的信号清零；

所述的基准延迟链包括M个延迟单元，每个延迟单元包括数据输入端和数据输出端，首个延迟单元的输入端用于接收基准参考信号，其它延迟单元的数据输入端与其前一延迟单元的数据输出端连接；所述基准延迟链用于产生等间隔的基准信号集 {clk_i}，1≤i≤M；

所述锁存器阵列包括M组触发器，每组触发器均包括N个触发器，每组触发器中N个触发器与被测延迟链中延迟单元的输出端一一对应连接，每组触发器中N个触发器的数据锁存端并连后与基准延迟链中延迟单元的输出端一一对应连接；所述锁存器阵列用于记录并输出M个相同间隔的锁存时刻被测延迟链的状态；

所述的控制单元在接收到所述控制信号后发送寄存指令至寄存单元；所述寄存单元在接到所述寄存指令后的第一个时钟下降沿对所述锁存器阵列的输出数据进行存储。

所述的信号预处理单元包括四位触发器，其中首位触发器的数据输入端接***外部被测信号输入端，其余触发器的数据输入端接上一位触发器的数据输出端，四位触发器的时钟输入端接***外部时钟参考信号输入端；第二触发器的输出端取反后与第一触发器的输出端相与产生所述基准参考信号，第三触发器的输出端取反后与第二触发器的输出端相与产生所述控制信号，第四触发器的输出端取反后与第三触发器的输出端相与产生所述清零信号。

所述的被测延迟链中延迟单元为二输入与门，其单个门延时τE＝(n-1)Δτ，其中Δτ为计数器预实现的测量分辨率，(n-1)Δτ大于延迟单元的最小设计延时，且延迟单元的数目N＝Tref/τE+n，Tref为所述时钟参考信号的周期。

所述的基准延迟链中延迟单元为二输入与门或二输入或门，每个延迟单元的两个输入端并接，其单个门延时τC＝nΔτ，且延迟单元的数目为M＝Tref/τC。

本发明还包括粗计数器模块，在待测时间间隔内对输入的时钟参考信号进行整周期计数，被测信号到达后终止计数，并在收到所述控制单元的寄存指令时将计数结果送入寄存单元保存，在接收到随后到来的清零信号后对粗计数器模块内的计数值进行清零。

本发明还包括数据处理模块，对寄存单元中存储的数据进行处理，输出待测的时间间隔数值。

本发明的有益效果是：通过用延时分别为nΔτ和(n-1)Δτ的延迟单元，将基准信号和被测信号进行延迟，利用延迟后的基准信号集锁定被测延迟链产生的细时间间隔测量值，其测量结果可以达到Δτ的时间测量分辨率。与使用大量较小延时单元去覆盖一个工作时钟周期的传统方法相比，双延迟内插型结构仅需较少的、较易实现的一般延时延迟单元即可实现高精度的时间间隔测量，在减少延迟单元使用数量的同时，降低了测量设备的制造难度和制造成本，并在一定程度上减少了设备的功耗。

附图说明

图1为本申请实施例公开的一种双延迟内插法的时间间隔计数器示意图；

图2为本申请实施例公开的信号预处理单元的示意图；

图3为本申请实施例公开的信号预处理单元的输出示意图；

图4为本申请实施例公开的一种双延迟内插结构示意图。

具体实施方式

下面结合附图和实施例对本发明进一步说明，本发明包括但不仅限于下述实施例。

本发明提供一种双延迟内插法的时间间隔计数器，包括信号预处理单元、延时补偿单元、双延迟内插结构、存储单元和控制单元，其中，

所述信号预处理单元，用于根据***输入的被测信号和时钟参考信号生成基准参考信号、控制信号和清零信号，其中基准参考信号与被测信号到来后的第一个时钟参考信号同步，控制信号滞后于基准参考信号，清零信号滞后于控制信号，然后将所述基准参考信号、清零信号发送至所述双延迟内插结构以及将所述控制信号发送至控制单元；

所述延时补偿单元用于对***输入的被测信号进行延迟，补偿由时钟参考信号经信号预处理单元到基准参考信号输出端的延时，生成被测脉冲信号；

所述双延迟内插结构，用于对所述被测脉冲信号进行延时，并在不同的时刻对延时结果进行锁定、存储，其主要有：被测延迟链、基准延迟链和锁存器阵列构成，其中，

所述被测延迟链包括N个延迟单元，所述延迟单元包括第一数据输入端、第二数据输入端和数据输出端，首个延迟单元的第一数据输入端用于接收所述被测脉冲信号，其它延迟单元的第一数据输入端与其前一延迟单元的数据输出端连接，各延迟单元的第二数据输入端用于接收所述清零信号，在接收到所述清零信号后对被测延迟链中的信号清零；

所述基准延迟链包括M个延迟单元，所述延迟单元包括数据输入端和数据输出端，首个延迟单元的输入端用于接收所述基准参考信号，其它延迟单元的数据输入端与其前一延迟单元的数据输出端连接，该延迟链用于产生等间隔的基准信号集 {clk_i}，1 ≤i≤M；

所述锁存器阵列由与所述基准延迟链中延迟单元数量相同的M组触发器构成，每个触发器组均由与所述被测延迟链中延迟单元数量相同的N个触发器组成，并且每个触发器与所述被测延迟单元的输出端一一对应连接，每组触发器中N个触发器的数据锁存端并连后与所述基准延迟单元的输出端一一对应连接。所述锁存器阵列用于记录 M个相同间隔的锁存时刻被测延迟链的状态；

所述控制单元，用于接收信号预处理单元产生的控制信号，并在接收到所述控制信号后发送寄存指令至寄存单元；

所述寄存单元，用于接收所述控制单元的寄存指令，并在接到所述寄存指令后的第一个时钟下降沿对所述锁存器阵列的数据进行存储。

优选的，所述被测延迟链的延迟单元为二输入与门，其单个门延时为τE＝(n-1)Δτ，其中Δτ为计数器预实现的测量分辨率，(n-1)Δτ应大于设计时延迟单元的硬件能力能实现的最小的延时，且延迟单元的数目N＝Tref/τE+n，Tref为所述时钟参考信号的周期。

优选的，所述基准延迟链中延迟单元为二输入与门或二输入或门，使用时其两个输入端并接，其单个门延时为τC＝nΔτ，且延迟单元的数目为M＝Tref/τC。

优选的，还包括：

粗计数器模块，用于在待测时间间隔内对***输入的时钟参考信号进行整周期计数，其可在FPGA内部编程实现，通过二进制加法器对***输入的参考时钟信号进行加法计数。粗计数器模块应与信号预处理单元产生的清零信号、被测脉冲信号，***输入的参考时钟信号以及控制单元输出的寄存信号之间连接。***开始工作后粗计数器模块对参考时钟信号进行计数，被测信号到达后终止计数，并在收到所述控制单元的寄存指令时将计数结果送入寄存单元保存，在接收到随后到来的清零信号后对粗计数器模块内的计数值进行清零，以便准备进行下一次的粗值计数。该模块可以作为时间间隔计数器的一部分用于扩展测量仪器的量程，也可取消该部分，此时仪器的测量精度和分辨率不变，但只能测量小于参考时钟周期的时间间隔。

数据处理模块，用于对寄存单元中存储的数据进行处理，输出待测的时间间隔数值。该模块功能也可由外部***提供，此时测量***应设计有数据通道方便将寄存单元的数据输出。

优选的，所述信号预处理单元，由四位触发器组成，其中首位触发器的数据输入端接***外部被测信号输入端，其余触发器的数据输入端接上一位触发器的数据输出端，四位触发器的时钟输入端接***外部时钟参考信号输入端。第二触发器的输出端取反后与第一触发器的输出端相与产生所述基准参考信号，第三触发器的输出端取反后与第二触发器的输出端相与产生所述控制信号，第四触发器的输出端取反后与第三触发器的输出端相与产生所述清零信号。

图1为本申请实施例公开的一种双延迟内插法的时间间隔计数器；

参见图1所示，该时间间隔计数器包括：信号预处理单元、延时补偿单元、双延迟内插结构、控制单元和寄存单元。

信号预处理单元，参见图2，根据***输入的被测信号和时钟参考信号生成基准参考信号、控制信号和清零信号，并分别将基准参考信号和清零信号发送至双延迟内插结构，以及将控制信号发送至控制单元。

延时补偿单元与***被测信号输入端和被测延迟链首个延迟单元的第一数据输入端相连，用于对***输入的被测信号进行延时，生成被测脉冲信号，补偿时钟参考信号经输入信号处理单元生成基准参考信号的反应延迟，其可采用图2中与产生基准信号相同的结构，对信号进行延时处理实现。

双延迟内插结构，参见图4，包括：被测延迟链、基准延迟链和锁存器阵列。

被测延迟链采用N个延迟单元对被测脉冲进行延时，延迟单元包括第一数据输入端、第二数据输入端和数据输出端，首个延迟单元的第一数据输入端接延时补偿单元的输出端，其它延迟单元的第一数据输入端与其前一延迟单元的数据输出端连接，各延迟单元的第二数据输入端用于接收信号预处理单元产生的清零信号，在接收到所述清零信号后清空被测延迟链中的信号，此时清空的信号是前一次测量细时间后，被测延迟链中残留的信号。被测延迟链中延迟单元的延迟时间长度为τ_E，被测延迟链的延迟长度为T₁＝N*τ_E，其应不小于时钟参考信号的周期。

基准延迟链包括M个延迟单元对基准信号进行延迟，生成M个等间隔的锁存时刻，为锁存器阵列提供锁存参考。该组延迟单元包括数据输入端和输出端，首个延迟单元的数据输入端接收信号预处理单元产生的基准参考信号，其余延迟单元的数据输入端与其前一延迟单元的数据输出端连接。由图3中基准参考信号的波形可以看出信号预处理单元产生的是脉冲信号经过一段时间后信号值减为0，因此，在下次测量中基准延迟链中无信号残留，故无需对其进行清零。基准延迟链中延迟单元的延迟长度为τ_C，基准延迟链的延迟长度为T₂＝M*τ_C，其值应与时钟参考信号的周期相等。

锁存器阵列由与基准延迟单元数量相同的M组触发器构成，各组触发器的数据锁存端与所述基准延迟单元的数据输出端一一对应连接，为各组触发器提供M个等间隔的锁存时刻。每个触发器组均由与被测延迟单元数量相同的N个触发器组成，并且每个触发器数据输入端与所述被测延迟单元的输出一一对应连接，用于记录被测延迟链在数据锁存时刻的状态，被测脉冲信号在被测延迟链中传播时，当传到某个延迟单元输出端，对应的触发器触发器将得到高电平的信号，因此通过锁存器阵列中不同触发器组的状态可以得到对应锁存时刻被测脉冲信号在被测延迟链中某个延时单元的具***置。

传统的延迟内插法利用时钟信号到来时被测信号在延迟链中传播的延迟单元个数来量化待测时间间隔，其量化误差为单个延迟单元的传输延时。本申请提出的双延迟内插法利用所采用的基准延迟链的延迟单元与被测延迟链的延迟单元的时延差对小于单个被测延迟单元传输延时的时差进一步精细量化。设首次锁存时刻第一触发器组中高电平触发器的数量为K₁，则流过K₁+1延迟单元的信号因未到达延迟单元信号输出端，而未被探测到，导致流经K₁+1延迟单元的时间未被识别。由于双延迟内插法选用的基准延迟单元延时比被测延迟单元延时大Δτ，因此，在下一个锁存时刻锁存信号将比被测脉冲信号滞后Δτ，则此时，流经K₁+2延时单元的时间将比上一锁存时刻流经K₁+1延迟单元的时间减少Δτ，如此假设经过K₂次锁存后流经K₁+K₂延迟单元的时间为0，则可知首次锁存时流经K₁+1延迟单元的时间为(K₂-1)Δτ，由此便可进一步测量小于延迟单元传输延时的时差，得到高精度的测量结果。

先以被测延迟链中单个延迟单元的延时长度为单位，通过第一触发器组的锁存结果实现第一级细时间测量；再以基准延迟单元和被测延迟单元的时延差为度量单位，通过查找锁存器阵列中第一个高电平触发器数没有比前一组增加的触发器组位置实现第二级细时间测量。这样通过锁存器阵列构建的两级测量结构就可以测量出精细的时间间隔。

控制单元，接收信号预处理单元输出的控制信号，并在接收控制信号后发送寄存指令值寄存单元，所述寄存指令用于控制寄存单元在控制信号发出后的第一个参考时钟下降沿时刻，将双延迟结构中锁存器阵列中的数据进行存储。在存储后信号预处理单元输出清零信号，清空被测延迟链中余留的信号，等待下次的测量。

寄存单元，接收所述控制单元的寄存指令，并在控制信号发送后的第一个参考时钟下降沿时刻对存储器阵列中的记录结果进行存储。

本实施例公开的时间间隔计数器，将基准信号进行M级延迟，利用延迟后得到的基准信号集对被测脉冲信号在被测延迟链中的传输状态进行锁存，采用锁存器阵列记录不同锁存时刻被测延迟链中的信号传播位置，通过初始锁存值和第一个高电平触发器数不增加触发器组的位置构建两级内插结果得到细时间的测量结果。与使用大量极小延时的延迟单元去覆盖一个工作时钟周期的传统方法相比，双延迟内插法仅需一些较易实现的大延时的延迟单元，就可以实现高精度的时间测量，极大降低了测量设备的制造成本，结合粗计数器模块进行粗时间测量，可实现大范围、高精度的时间测量，便于大规模生产应用。

具体的，输入信号处理单元由四位触发器组成，通过对***输入的时钟参考信号进行处理产生基准参考信号，控制信号和清零信号。如图2所示，第一级触发器的数据输入端接***被测信号输入端，其余触发器的数据输入端接其上一级触发器的数据输出端，各级触发器的时钟输入端接外部时钟参考信号输入端。第二级触发器的输出端经反相器后与第一级触发器的输出端相与产生基准参考信号，第三级触发器的输出端经反相器后与第二级触发器的输出端相与产生控制信号，第四级触发器的输出端经反相器后与第三级触发器的输出端相与产生清零信号。由于被测信号经过四个时钟上升沿依次到达各级触发器数据输出端，因此经反相器和二输入与门后输出的信号脉冲的宽度为一个参考时钟周期的高电平时间，三个信号之间个间隔为一个参考时钟周期的低电平时间，如此既可保证其后的延迟结构稳定工作，又可避免各单元模块的处理时序出现正常，使***稳定工作。

本实施例公开的延迟结构中被测延迟链中延迟单元可采用二输入与门、二选一数据选择器等类似单元实现。

本实施例公开的延迟结构中基准延迟链中单元可采用二输入与门或二输入或门类似单元实现，并将其输入端并接即可。延迟结构即可在FPGA中，也可在ASIC中实现，通用性强。

下面对采用双延迟内插的时间间隔计数的时间测量方法进行介绍。待测时间间隔可以由两个脉冲起始和终止测量信号之间的前沿间隔表示：

t＝t_终止-t_起始

其中，t是待测的时间间隔，t_终止表示终止信号测量信号的前沿时刻，t_起始表示起始测量信号的前沿时刻。通过该双延迟内插法的时间间隔计数器测量信号的前沿时刻，测量的结果可以表示为：

t＝t_粗+t_精

式中，t_粗为粗值计数器的测量结果，t_精为双延迟内插法的测量结果；

t＝t_粗+t_{精_1}+t_{精_2}

式中，t_{精_1}为由锁存器阵列的第一组寄存器得到的，以被测延迟链单个延迟单元时延为单位的第一级精确测量结果，t_{精_2}为由锁存器内第一组高电平数无增加的触发器组得到的，以基准延迟单元和被测延迟单元时延差为单位的第二级测量结果；

t＝K*T_ref+K₁*τ_E+(K₂-1)*(τ_E-τ_C)

式中，K为粗值计数器的计数结果，T_ref为***输入的参考时钟信号的周期，K*T_ref也即粗值计数器的测量结果，K₁为第一级触发器组锁存得到的高电平数量，K₂为首个高电平数无增加的寄存器组序号，τ_E＝(n-1)*Δτ为被测延迟链中延迟单元的延时时间,τ_E＝n*Δτ为基准延迟链中延迟单元的延时时间；

t＝K*T_ref+(K₁*(n-1)*Δτ+(K₂-1)*Δτ)

＝K*T_ref+((n-1)*K₁+K₂-1)*Δτ

如此，通过该时间间隔计数器的起始测量通道对起始测量信号的前沿测量结果可表示为：

t_起始＝K_起始*T_ref+((n-1)*K_{1_起始}+K_{2_起始-1})*Δτ

类似地，通过该时间间隔计数器的另一路终止测量通道对终止测量信号的前沿测量结果为：

t_终止＝K_终止*T_ref+((n-1)*K_{1_终止}+K_{2_终止-1})*Δτ

进而，根据这两路的测量结果得到所述待测的时间间隔可表示为：

t＝t_起始-t_终止

＝K_终止*T_ref+((n-1)*K_{1_终止}+K_{2_终止}-1)*Δτ-(K_起始*T_ref+((n-1)*K_{1_起始}+K_{2_起始}-1)*Δτ)

＝(K_终止-K_起始)*T_ref+(n-1)*(K_{1_终止}-K_{1_起始})*Δτ+(K_{2_终止}-K_{2_起始})*Δτ

最后，还需要说明的是，本说明书中各个实施例采用递进的方式描述，先对整个时间间隔计数器进行整体介绍，然后介绍时间间隔计数器中每个部分的具体实现。

对本说明公开的实施例的上述描述，目的是使本领域的专业技术人员能够实现或使用本申请。对这些实施例进行多种修改对本领域的专业技术人员来说是容易实现的，本文中所提出的一般原理可以在不脱离本申请的精神或范围的情况下，在其他实施例中实现。因此，本申请将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims (6)

1.一种双延迟内插法的时间间隔计数器，包括信号预处理单元、延时补偿单元、双延迟内插结构、存储单元和控制单元，其特征在于：

所述的信号预处理单元根据被测信号和时钟参考信号生成基准参考信号、控制信号和清零信号，其中基准参考信号与被测信号到来后的第一个时钟参考信号同步，控制信号滞后于基准参考信号，清零信号滞后于控制信号；信号预处理单元将所述基准参考信号、清零信号发送至所述双延迟内插结构以及将所述控制信号发送至控制单元；

所述的延时补偿单元对被测信号进行延迟，生成被测脉冲信号，延迟的时长为时钟参考信号经信号预处理单元处理后与基准参考信号的延时；

所述的双延迟内插结构包括被测延迟链、基准延迟链和锁存器阵列；

其中，所述的被测延迟链包括N个延迟单元，每个延迟单元包括第一数据输入端、第二数据输入端和数据输出端，首个延迟单元的第一数据输入端接收被测脉冲信号，其它延迟单元的第一数据输入端与其前一延迟单元的数据输出端连接，各延迟单元的第二数据输入端用于接收清零信号，在接收到清零信号后对被测延迟链中的信号清零；

所述的基准延迟链包括M个延迟单元，每个延迟单元包括数据输入端和数据输出端，首个延迟单元的输入端用于接收基准参考信号，其它延迟单元的数据输入端与其前一延迟单元的数据输出端连接；所述基准延迟链用于产生等间隔的基准信号集{clk_i}，1≤i≤M；

所述锁存器阵列包括M组触发器，每组触发器均包括N个触发器，每组触发器中N个触发器与被测延迟链中延迟单元的输出端一一对应连接，每组触发器中N个触发器的数据锁存端并连后与基准延迟链中延迟单元的输出端一一对应连接；所述锁存器阵列用于记录并输出M个相同间隔的锁存时刻被测延迟链的状态；

所述的控制单元在接收到所述控制信号后发送寄存指令至寄存单元；所述寄存单元在接到所述寄存指令后的第一个时钟下降沿对所述锁存器阵列的输出数据进行存储。

2.根据权利要求1所述的双延迟内插法的时间间隔计数器，其特征在于：所述的信号预处理单元包括四位触发器，其中首位触发器的数据输入端接***外部被测信号输入端，其余触发器的数据输入端接上一位触发器的数据输出端，四位触发器的时钟输入端接***外部时钟参考信号输入端；第二触发器的输出端取反后与第一触发器的输出端相与产生所述基准参考信号，第三触发器的输出端取反后与第二触发器的输出端相与产生所述控制信号，第四触发器的输出端取反后与第三触发器的输出端相与产生所述清零信号。

3.根据权利要求1所述的双延迟内插法的时间间隔计数器，其特征在于：所述的被测延迟链中延迟单元为二输入与门，其单个门延时τE＝(n-1)Δτ，其中Δτ为计数器预实现的测量分辨率，(n-1)Δτ大于延迟单元的最小设计延时，且延迟单元的数目N＝Tref/τE+n，Tref为所述时钟参考信号的周期。

4.根据权利要求1所述的双延迟内插法的时间间隔计数器，其特征在于：所述的基准延迟链中延迟单元为二输入与门或二输入或门，每个延迟单元的两个输入端并接，其单个门延时τC＝nΔτ，且延迟单元的数目为M＝T_ref/τC。

5.根据权利要求1所述的双延迟内插法的时间间隔计数器，其特征在于：还包括粗计数器模块，在待测时间间隔内对输入的时钟参考信号进行整周期计数，被测信号到达后终止计数，并在收到所述控制单元的寄存指令时将计数结果送入寄存单元保存，在接收到随后到来的清零信号后对粗计数器模块内的计数值进行清零。

6.根据权利要求1所述的双延迟内插法的时间间隔计数器，其特征在于：还包括数据处理模块，对寄存单元中存储的数据进行处理，输出待测的时间间隔数值。