CN106206728B - 半导体晶体管与闪存存储器及其制造方法 - Google Patents

半导体晶体管与闪存存储器及其制造方法 Download PDF

Info

Publication number
CN106206728B
CN106206728B CN201510251446.6A CN201510251446A CN106206728B CN 106206728 B CN106206728 B CN 106206728B CN 201510251446 A CN201510251446 A CN 201510251446A CN 106206728 B CN106206728 B CN 106206728B
Authority
CN
China
Prior art keywords
dielectric layer
substrate
layer
conductor layer
semiconductor transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201510251446.6A
Other languages
English (en)
Other versions
CN106206728A (zh
Inventor
永井享浩
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Lijing Jicheng Electronic Manufacturing Co., Ltd.
Original Assignee
Powerflash Technology Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Powerflash Technology Corp filed Critical Powerflash Technology Corp
Publication of CN106206728A publication Critical patent/CN106206728A/zh
Application granted granted Critical
Publication of CN106206728B publication Critical patent/CN106206728B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
    • H01L29/4925—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4983—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET with a lateral structure, e.g. a Polysilicon gate with a lateral doping variation or with a lateral composition variation or characterised by the sidewalls being composed of conductive, resistive or dielectric material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
    • H01L29/513—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being perpendicular to the channel plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66492—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a pocket or a lightly doped drain selectively formed at the side of the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H01L29/7836—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with a significant overlap between the lightly doped extension and the gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/42—Simultaneous manufacture of periphery and memory cells
    • H10B41/43—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor
    • H10B41/44—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor with a control gate layer also being used as part of the peripheral transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/42—Simultaneous manufacture of periphery and memory cells
    • H10B41/43—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor
    • H10B41/46—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor with an inter-gate dielectric layer also being used as part of the peripheral transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/42—Simultaneous manufacture of periphery and memory cells
    • H10B41/43—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor
    • H10B41/47—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor with a floating-gate layer also being used as part of the peripheral transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
    • H01L21/2652—Through-implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26586—Bombardment with radiation with high-energy radiation producing ion implantation characterised by the angle between the ion beam and the crystal planes or the main crystal surface

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

本发明公开一种半导体晶体管与闪存存储器及其制造方法。该闪存存储器，设置于基底上。闪存存储器具有半导体晶体管。此半导体晶体管具有堆叠栅极结构、淡掺杂区与间隙壁。堆叠栅极结构具有依序设置于基底上的栅介电层、第一导体层、介电层以及第二导体层。介电层周围具有开口使第一导体层电连接第二导体层。淡掺杂区设置于堆叠栅极结构旁、且位于开口下的基底中。间隙壁设置于堆叠栅极结构侧壁。利用控制开口下第一导体层的高度可调整间隙壁的宽度，以及利用介电层作为掩模层设置淡掺杂区，可增加淡掺杂区裕度，得到良好的电性。

Description

半导体晶体管与闪存存储器及其制造方法
技术领域
本发明涉及一种半导体元件及其制造方法，且特别是涉及一种半导体晶体管与闪存存储器及其制造方法。
背景技术
非挥发性存储器由于具有可多次进行数据的存入、读取、抹除等动作，且存入的数据在断电后也不会消失的优点，所以已成为个人电脑和电子设备所广泛采用的一种非挥发性存储器。
在典型的非挥发性存储器中包含存储胞区与第二电路区。存储胞区中设置有多个存储单元和作为开关晶体管的标准操作电压晶体管。在第二电路区，根据实际需要则设置有各种具有不同操作电压的半导体晶体管。一般而言，在周边电路区中会设置多个标准操作电压晶体管(核心晶体管)、多个中操作电压晶体管或多个高操作电压晶体管。这些具有不同操作电压的半导体晶体管，依据其电性表现，而需要有不同的结构。
但在典型的非挥发性存储器中，标准操作电压晶体管及中操作电压晶体管及/或高操作电压晶体管会在同一个制造流程中一起形成。对于中操作电压晶体管或高操作电压晶体管而言，为了避免漏电流产生，而采用在源极/漏极区与栅极之间的基底中形成宽度大的淡掺杂区(Lightly Doped Drain,LDD)的结构。
以反及栅闪存存储器(NAND Flash)为例，在制作工艺上中操作电压晶体管或高操作电压晶体管不易得到宽的淡掺杂区，因而需要偏置间隙壁的重叠裕度(offset-spaceroverlay margin)，亦即利用额外的光刻蚀刻制作工艺，使半导体晶体管具有宽的淡掺杂区。以嵌入式闪存存储器(eFlash)为例，在制作工艺上中操作电压晶体管或高操作电压晶体管的淡掺杂区的宽度可取决于其间隙壁的宽度，而间隙壁的宽度会受到栅极的高度所影响。在中操作电压晶体管或高操作电压晶体管的栅极低于存储单元的堆叠栅极结构的高度或标准操作电压晶体管的栅极的高度的情况下，将无法得到宽的淡掺杂区，进而影响半导体元件的特性。
发明内容
本发明的目的在于提供一种半导体晶体管及其制造方法，可增加半导体晶体管的淡掺杂区裕度，使半导体晶体管具有良好的电性表现，并可以与现有制作工艺整合在一起。
为达上述目的，本发明提供一种闪存存储器及其制造方法，在同一个制造流程中一起形成存储单元、第一半导体晶体管与第二半导体晶体管，可增加第二半导体晶体管的淡掺杂区裕度，使第二半导体晶体管具有良好的电性表现，并可以与现有制作工艺整合在一起。
本发明提供一种半导体晶体管，设置于基底上，此半导体晶体管具有堆叠栅极结构、淡掺杂区、源极/漏极区，其中堆叠栅极结构具有依序设置于基底上的栅介电层、第一导体层、介电层与第二导体层，其中介电层周围有开口，使第一导体层电连接第二导体层。淡掺杂区分别设置于堆叠栅极结构旁、且位于开口下方的基底中。源极/漏极区，设置于堆叠栅极结构旁的基底中。
在本发明的一实施例中，上述的半导体晶体管为中操作电压晶体管或高操作电压晶体管。
在本发明的一实施例中，上述的介电层为氧化硅/氮化硅/氧化硅。
本发明提供一种半导体晶体管的制造方法，包括下列步骤。首先，提供基底，在基底上依序形成栅介电层、第一导体层以及介电层。接着，移除部分介电层，以形成暴露第一导体层的开口。然后，在基底上形成第二导体层，其中第二导体层经由开口电连接第一导体层。接着，图案化第二导体层、第一导体层与栅介电层，以形成一堆叠栅极结构，其中介电层位于堆叠栅极结构中，且开口环绕介电层。然后，在堆叠栅极结构旁、且位于开口下方的基底中形成淡掺杂区，以及于堆叠栅极结构旁的基底中，形成源极/漏极区。
在本发明的一实施例中，上述的介电层为氧化硅/氮化硅/氧化硅。
在本发明的一实施例中，上述的堆叠栅极结构旁、且位于开口下方的基底中形成淡掺杂区的步骤包括以介电层作为掩模，进行一倾斜角度的离子注入掺杂。
在本发明的一实施例中，上述的移除部分介电层，以形成暴露第一导体层的开口的步骤，还包括移除一部分的第一导体层。
本发明提供一种闪存存储器，设置于基底上，基底具有存储胞区、第一电路区与第二电路区。闪存存储器具有存储单元、第一半导体晶体管、第二半导体晶体管。存储单元设置于存储胞区，存储单元具有依序设置于基底上的穿隧介电层、浮置栅极、栅间介电层与控制栅极。第一半导体晶体管设置于第一电路区，第一半导体晶体管具有栅极结构、第一源极/漏极区，其中栅极结构具有依序设置于基底上的闸介电层与第一栅极。第一源极/漏极区设置于栅极结构旁的基底中。第二半导体晶体管设置于第二电路区，第二半导体晶体管具有堆叠栅极结构、第一淡掺杂区、第二源极/漏极区，其中堆叠栅极结构具有依序设置于基底上的第二栅介电层、第一导体层、介电层与第二导体层，其中介电层周围有开口，使第一导体层电连接第二导体层而构成第二栅极。第一淡掺杂区设置于堆叠栅极结构旁、且位于开口下方的基底中。第二源极/漏极区设置于堆叠栅极结构旁的基底中。
在本发明的一实施例中，上述的栅间介电层与介电层的材质相同。
在本发明的一实施例中，上述的第二栅极的高度大于第一栅极的高度。
在本发明的一实施例中，上述的闪存存储器，还包括间隙壁，分别设置于存储单元、栅极结构和堆叠栅极结构的侧壁。
在本发明的一实施例中，上述的闪存存储器，其中第二半导体晶体管的间隙壁宽度大于第一半导体晶体管的间隙壁的宽度。
在本发明的一实施例中，上述的第一半导体晶体管为标准操作电压晶体管。
在本发明的一实施例中，上述的第二半导体晶体管为中操作电压晶体管或高操作电压晶体管。
在本发明的一实施例中，上述的第一半导体晶体管还包括第二淡掺杂区，设置于栅极结构旁与源极/漏极区之间的基底中。
本发明提供一种闪存存储器的制造方法，包括下列步骤。首先，提供基底，基底包括存储胞区、第一电路区与第二电路区。接着，在第二电路区的基底上形成第一介电层，在存储胞区的基底上形成第二介电层，在第一电路区的基底上形成第三介电层。然后，在基底上形成第一导体层，在第一导体层上形成介电层。接着，移除第一电路区中的介电层和第二电路区中的部分介电层，而于第二电路区的介电层周围形成暴露第一导体层的开口。然后，移除第一电路区中的第一导体层。接着，在基底上形成第二导体层，其中在第二电路区中，第二导体层经由开口电连接第一导体层。然后，图案化第二导体层、介电层、第一导体层，以于存储胞区形成存储单元，在第一电路区形成栅极结构，并于第二电路区形成堆叠栅极结构，在堆叠栅极结构的开口环绕介电层。接着，在堆叠栅极结构旁、且位于开口下方的基底中形成一淡掺杂区，以及于堆叠栅极结构旁的基底中，形成源极/漏极区。
在本发明的一实施例中，上述的介电层为氧化硅/氮化硅/氧化硅。
在本发明的一实施例中，上述的于堆叠栅极结构旁、且位于开口下方的基底中形成淡掺杂区的步骤包括：以介电层作为掩模，进行一倾斜角度离子注入掺杂。
在本发明的一实施例中，上述的移除部分介电层，以形成暴露第一导体层的开口的步骤，还包括移除一部分的第一导体层。
在本发明的半导体晶体管及其制造方法中，在半导体晶体管中设置了周围具有开口的介电层。以此周围具有开口的介电层为掩模，进一步移除部分第一导体层，使得栅极中央的高度大于栅极周围的高度。由此，可以调整半导体晶体管的间隙壁的宽度，增加半导体晶体管的淡掺杂区裕度，使半导体晶体管具有良好的电性表现。
在本发明的半导体晶体管及其制造方法中，由于在半导体晶体管中设置了周围具有开口的介电层，在形成淡掺杂区时，此具有周围具有开口的介电层作为注入掩模，而可使淡掺杂区延伸至栅极下方。
在本发明的半导体晶体管及其制造方法中，由于半导体晶体管的栅极由两层导体层所构成，因此第二半导体晶体管的栅极高度会高于第一半导体晶体管的栅极的高度。
本发明的闪存存储器及其制造方法中，在同一个制造流程中一起形成存储单元、第一半导体晶体管与第二半导体晶体管。在第二半导体晶体管中设置了周围具有开口的介电层，以此周围具有开口的介电层为掩模，进一步移除部分第一导体层，使得栅极中央的高度大于栅极周围的高度。由此，可以调整第二半导体晶体管的间隙壁的宽度，增加第二半导体晶体管的淡掺杂区裕度，使第二半导体晶体管具有良好的电性表现。
本发明的闪存存储器及其制造方法中，由于在第二半导体晶体管中设置了周围具有开口的介电层，在形成淡掺杂区时，此具有周围具有开口的介电层作为注入掩模，而可使淡掺杂区延伸至栅极下方。
本发明的闪存存储器及其制造方法中，由于第二半导体晶体管的栅极由两层导体层所构成，因此第二半导体晶体管的栅极高度会大于第一半导体晶体管的栅极的高度。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附的附图作详细说明如下。
附图说明
图1A为本发明的实施例所绘示的一种闪存存储器的上视图；
图1B为本发明的实施例所绘示的一种闪存存储器的剖面示意图；
图2A到图2H为本发明的实施例所绘示的一种闪存存储器的制作流程的剖面示意图。
符号说明
100、200：基底
102、202：存储胞区
104a、204a：第一电路区
104b、204b：第二电路区
106、106a、106b：隔离结构
108、108a、108b：主动区
110：控制栅极(字符线)
110a、110b、118b：栅极
112：浮置栅极
112b、220、240：导体层
114：栅间介电层
114b、210a、210b、210c、230：介电层
116：穿隧介电层
116a、116b：栅介电层
120、250：存储单元
122、252：栅极结构
124、254：堆叠栅极结构
126、236：开口
130a、130b、260a、260b：淡掺杂区
132、132a、132b、270a、270b、270c：间隙壁
134a、134b、280a、280b：源极/漏极区
138、284：掺杂区
140、290：第二半导体晶体管
142、292第一半导体晶体管
232、234、242、244：光致抗蚀剂层
256：倾斜角度离子注入制作工艺
h1、h2：高度
具体实施方式
图1A为依照本发明的实施例所绘示的一种闪存存储器的上视图。图1B为依照本发明的实施例所绘示的一种闪存存储器的剖面示意图。
如图1A、图1B所示，此闪存存储器设置于基底100上。此基底100例如可区分为存储胞区102、第一电路区104a与第二电路区104b。
在存储胞区102的基底100中例如设置有隔离结构106，以于存储胞区102定义出主动区108。此外，在第一电路区104a的基底100中例如设置有隔离结构106a，以于第一电路区104a定义出主动区108a。而在第二电路区104b的基底100中例如设置有隔离结构106b，以于第二电路区104b定义出主动区108b。隔离结构106、隔离结构106a、隔离结构106b例如是分别平行设置于基底100中。隔离结构106、隔离结构106a、隔离结构106b例如是在X方向上延伸。隔离结构106、隔离结构106a、隔离结构106b例如是浅沟槽隔离结构。
存储胞区102中具有存储单元120，此存储单元120从基底100起依序由穿隧介电层116、浮置栅极112、栅间介电层114、控制栅极(字符线)110构成。
控制栅极(字符线)110在Y方向上延伸。Y方向例如是与X方向交错。控制栅极(字符线)110例如是由两层导体层所构成，当然控制栅极(字符线)110也可以只由一层导体层所构成。控制栅极(字符线)110的材质例如是由一层掺杂多晶硅层与一层金属层或金属硅化物层所构成。
浮置栅极112例如是设置于控制栅极110下方，且位于相邻两隔离结构106之间的主动区108上。浮置栅极112的材质例如是掺杂多晶硅等导体材料。
栅间介电层114例如是设置于控制栅极110与浮置栅极112之间。栅间介电层114的材质包括介电材料，例如是氧化硅、氮化硅、氮氧化硅。栅间介电层114可以是单层结构，也可以是一层以上的多层结构，例如氧化硅/氮化硅或氧化硅/氮化硅/氧化硅层等。
穿隧介电层116例如是设置于浮置栅极112与基底100之间。穿隧介电层116的材质例如是氧化硅。
在存储单元120的侧壁设置有间隙壁132。间隙壁132的材质例如是氮化硅。
在存储胞区102中，多个存储单元120构成存储胞列。在存储单元120之间的基底100中分别设置掺杂区138，而在存储胞列最外侧的两掺杂区作为源极/漏极区。
第一电路区104a中设置有第一半导体晶体管142。此第一半导体晶体管142例如是标准操作电压晶体管。举例来说，第一半导体晶体管142可以是存储单元的开关晶体管或者周边电路区的核心晶体管或输入/输出晶体管。第一半导体晶体管142包括栅极结构122、淡掺杂区130a、间隙壁132a、源极/漏极区134a，其中栅极结构122从基底100起依序由栅介电层116a、栅极110a构成。
在另一实施例中，第一半导体晶体管142也可不设置淡掺杂区130a，主要由栅极结构122、间隙壁132a、源极/漏极区134a构成。
栅极110a在Y方向上延伸。Y方向例如是与X方向交错。在另一实施例，栅极110a在X方向上延伸，或者栅极110a可在任何方向上延伸。栅极110a例如由两层导体层所构成，当然栅极110a也可以只由一层导体层所构成。栅极110a的材质例如是由一层掺杂多晶硅层与一层金属层或金属硅化物层所构成。
栅介电层116a例如是设置于栅极110a与基底100之间。栅介电层116a的材质例如是氧化硅。
淡掺杂区130a例如是设置栅极110a旁的基底100中。淡掺杂区130a例如是含有N型或P型的掺杂区，端视元件的设计而定。
间隙壁132a例如是设置于栅极110a与栅介电层116a的侧壁。间隙壁132a的材质例如是氮化硅。
源极/漏极区134a设置于第一半导体晶体管142的间隙壁132a旁的基底中。源极/漏极区134a例如是N型或P型的掺杂区，端视元件的设计而定。
第二电路区104b中设置有第二半导体晶体管140。此第二半导体晶体管例如是中操作电压晶体管或高操作电压晶体管。第二半导体晶体管140包括堆叠栅极结构124、淡掺杂区130b、间隙壁132b、源极/漏极区134b。
堆叠栅极结构124从基底100起依序由栅介电层116b、导体层112b、介电层114b与导体层110b构成。
栅介电层116b例如是设置于导体层112b与基底100之间。栅介电层116b的材质例如是氧化硅。
导体层112b的材质例如是掺杂多晶硅等导体材料。导体层110b的材质例如是由一层掺杂多晶硅层与一层金属层或金属硅化物层所构成。导体层110b和导体层112b构成栅极118b。
介电层114b例如是设置于导体层110b与导体层112b之间。其中，介电层114b周围具有开口126使导体层110b电连接导体层112b。介电层114b的材质包括介电材料，例如是氧化硅、氮化硅、氮氧化硅。介电层114b可以是单层结构，也可以是一层以上的多层结构，例如氧化硅/氮化硅或氧化硅/氮化硅/氧化硅层等。
淡掺杂区130b设置于堆叠栅极结构124旁、且位于开口126下的基底100中。淡掺杂区130b例如是含有N型或P型的掺杂区，端视元件的设计而定。淡掺杂区130b可延伸至介电层114b下方的部分基底100内。
间隙壁132b设置于堆叠栅极结构124侧壁，间隙壁132b的材质例如是氮化硅。源极/漏极区134b设置于具有间隙壁132b的堆叠栅极结构124旁的基底中。源极/漏极区134b例如是N型或P型的掺杂区，端视元件的设计而定。
本发明的闪存存储器中，第二半导体晶体管140的栅极118b的高度大于第一半导体晶体管142的栅极110a的高度，使得第二半导体晶体管140的间隙壁132b的宽度大于第一半导体晶体管142的间隙壁132a的宽度。
而且，第二半导体晶体管140的间隙壁132b的宽度可通过介电层114b的开口126下的导体层112b的高度作调整。由于第二半导体晶体管140具有宽的间隙壁132b，因而使第二半导体晶体管140具有宽的淡掺杂区130b，可增加第二半导体晶体管140的淡掺杂区裕度，使第二半导体晶体管140具有良好的电性表现。
此外，由于在第二半导体晶体管140中，设置了周围具有开口的介电层114b，在形成淡掺杂区130b时，此具有周围具有开口的介电层114b作为注入掩模。而可使淡掺杂区130b延伸至栅极118b下方，可增加第二半导体晶体管140的淡掺杂区130b裕度，使第二半导体晶体管140具有良好的电性表现。
在第二半导体晶体管140中设置了周围具有开口126的介电层114b，通过控制开口126所暴露的导体层112b的高度，而使栅极118b中央的高度h1大于栅极118b周围的高度h2。由此，可以调整第二半导体晶体管140的间隙壁132b的宽度，可增加第二半导体晶体管140的淡掺杂区130b裕度，使第二半导体晶体管140具有良好的电性表现。
图2A到图2H为依照本发明的实施例所绘示的一种闪存存储器的制作流程的剖面示意图。
请参照图2A，首先提供基底200。此基底200例如可区分为存储胞区202、第一电路区204a与第二电路区204b。
接着，在第二电路区204b的基底200上形成介电层210a。在存储胞区202的基底200上形成介电层210b。在第一电路区204a的基底200上形成介电层210c。而且依照元件的特性，介电层210a、介电层210b、介电层210c的厚度可不相同，也可相同。在存储胞区202、第一电路区204a与第二电路区204b中形成厚度不同的介电层210a、介电层210b、介电层210c的方法，可采用任何现有的方法。举例来说，先于基底200上形成介电层210a，然后移除存储胞区202与第一电路区204a的介电层210a，留下第二电路区204b的介电层210a。接着，在基底200上形成介电层210c，然后移除存储胞区202的介电层210c，留下第一电路区204a的介电层210c。之后，存储胞区202形成介电层210b。在本发明的另一个实施例中，移除存储胞区202的介电层210a后，可在同一道制作工艺中形成介电层210b和介电层210c，其中介电层210b和介电层210c的厚度相同。介电层210a、介电层210b、介电层210c的材质例如是氧化硅。介电层210a、介电层210b、介电层210c的形成方法，例如是热氧化法。
请参照图2B，在整个基底200上形成一层导体材料层220，导体材料层220的材质例如是掺杂多晶硅等。当导体材料层220的材质为掺杂多晶硅时，其形成方法例如是利用化学气相沉积法形成一层未掺杂多晶硅层后，进行离子注入步骤以形成之；或者也可采用临场(in-situ)注入掺质的方式，利用化学气相沉积法形成之。
接着，在整个基底200上形成一层介电层230。介电层230的材料例如是氧化硅/氮化硅/氧化硅，介电层230的形成方法例如是先以热氧化法形成一层底氧化硅层，接着利用化学气相沉积法形成一层氮化硅层，其后再于氮化硅层上形成顶氧化硅层。
然后，在基底200上形成一层图案化光致抗蚀剂层232，图案化光致抗蚀剂层232覆盖住整个存储胞区202和第二电路区204b。图案化光致抗蚀剂层232的形成方法例如是先于整个基底200上形成一层光致抗蚀剂材料层，然后进行曝光、显影而形成之。
请参照图2C，以图案化光致抗蚀剂层232为掩模，移除第一电路区204a的介电层230及导体材料层220。移除介电层230、导体材料层的方法例如是各向异性蚀刻制作工艺。接着，移除图案化光致抗蚀剂层232。移除图案化光致抗蚀剂层232的方法例如是湿式去光致抗蚀剂法或干式去光致抗蚀剂法。在基底200上形成一层图案化光致抗蚀剂层234，图案化光致抗蚀剂层234覆盖住整个存储胞区202、整个第一电路区204a和部分第二电路区204b。图案化光致抗蚀剂层234的形成方法例如是先于整个基底200上形成一层光致抗蚀剂材料层，然后进行曝光、显影而形成之。
请参照图2D，以图案化光致抗蚀剂层234为掩模，移除部分第二电路区204b的介电层230，使第二电路区204b的介电层230周围形成暴露导体层220的一开口236。接着，移除部分第二电路区204b的一部分导体层220或全部导体层220。移除部分第二电路区204b的介电层230、导体层220可以在同一道制作工艺，也可分开进行。移除介电层230、导体层220的方法例如是各向异性蚀刻制作工艺。接着，移除图案化光致抗蚀剂层234。移除图案化光致抗蚀剂层234的方法例如是湿式去光致抗蚀剂法或干式去光致抗蚀剂法。
请参照图2E，在整个基底200上形成一层导体材料层240，导体材料层240的材质例如是掺杂多晶硅或多晶硅化金属等。当导体材料层240的材质为掺杂多晶硅时，其形成方法例如是利用化学气相沉积法形成一层未掺杂多晶硅层后，进行离子注入步骤以形成之；或者也可采用临场(in-situ)注入掺质的方式，利用化学气相沉积法形成之。
接着，在基底200上形成另一层图案化光致抗蚀剂层242，图案化光致抗蚀剂层242覆盖住部分的存储胞区202、全部的第一电路区204a和全部的第二电路区204b。图案化光致抗蚀剂层242的形成方法例如是先于整个基底200上形成一层光致抗蚀剂材料层，然后进行曝光、显影而形成之。
请参照图2F，以图案化光致抗蚀剂层242为掩模，移除存储胞区202的部分导体层240、介电层230、导体层220、介电层210b。移除导体层240、介电层230、导体层220、介电层210b的方法例如是湿式蚀刻法或干式蚀刻法。
接着，移除图案化光致抗蚀剂层242。移除图案化光致抗蚀剂层242的方法例如是湿式去光致抗蚀剂法或干式去光致抗蚀剂法。此时，在存储胞区202形成存储单元250。
存储单元250由导体层240、介电层230、导体层220和介电层210b构成。导体层240作为控制栅极；介电层230作为栅间介电层；导体层220作为浮置栅极；介电层210b作为穿隧介电层。
接着，在基底200上形成另一层图案化光致抗蚀剂层244，图案化光致抗蚀剂层244覆盖住全部的存储胞区202、部分的第一电路区204a和部分的第二电路区204b。图案化光致抗蚀剂层244的形成方法例如是先于整个基底200上形成一层光致抗蚀剂材料层，然后进行曝光、显影而形成之。
请参照图2G，以图案化光致抗蚀剂层244为掩模，移除第一电路区204a和第二电路区204b的部分导体层240、导体层220、介电层210a、介电层210c。移除导体层240、、导体层220、介电层210a、介电层210c的方法例如是湿式蚀刻法或干式蚀刻法。
接着，移除图案化光致抗蚀剂层244。移除图案化光致抗蚀剂层244的方法例如是湿式去光致抗蚀剂法或干式去光致抗蚀剂法。此时，在第一电路区203形成栅极结构252以及于第二电路区204形成堆叠栅极结构254。
栅极结构252由导体层240和介电层210c构成。导体层240作为栅极；介电层210c作为栅介电层。
堆叠栅极结构254由导体层240、介电层230、导体层220和介电层210a构成。堆叠栅极结构254的介电层230周围有开口236，使导体层240和导体层220电性连通。导体层240、介电层230、导体层220作为栅极；介电层210a作为栅介电层。
本实施例是以存储单元250先在一道图案化制作工艺中形成，接着栅极结构252与堆叠栅极结构254在同一道图案化制作工艺中形成为例子作说明，当然存储单元250、栅极结构252与堆叠栅极结构254也可以在同一道图案化制作工艺或分别在不同的图案化制作工艺中形成。
接着，在栅极结构252旁的基底200中形成淡掺杂区260a，并于堆叠栅极结构254旁且位于开口236下方的基底200中形成淡掺杂区260b。淡掺杂区260a、淡掺杂区260b的形成方法例如是在第一电路区204a中以栅极结构252为掩模，而在第二电路区204b中以介电层230为掩模，进行一倾斜角度离子注入制作工艺256。注入的掺质可以是N型或P型掺质，其端视元件的设计而定。由此，在第二电路区204b淡掺杂区260b的一部分延伸至介电层230下方的部分基底200内。淡掺杂区260a、淡掺杂区260b可以在同一道离子注入制作工艺或分别在不同的离子注入制作工艺中形成。在另一实施例中，也可只在第二电路区204b中形成淡掺杂区260b。
请参照图2H，在存储单元250侧壁上形成间隙壁270a，在栅极结构252侧壁上形成间隙壁270b，且于堆叠栅极结构254侧壁上形成间隙壁270c。间隙壁270a、间隙壁270b、间隙壁270c的形成方法例如是先于基底200上形成绝缘层(未绘示)，此绝缘层覆盖存储单元250、栅极结构252以及堆叠栅极结构254。绝缘层的材料例如是氮化硅。形成绝缘层的方法例如是化学气相沉积法。然后，进行各向异性蚀刻制作工艺，移除部分绝缘层而形成间隙壁270a、间隙壁270b、间隙壁270c。
接着，在栅极结构252旁的基底200中形成源极/漏极区280a，并于堆叠栅极结构254旁的基底200中形成源极/漏极区280b。形成源极/漏极区280a、源极/漏极区280b的方法例如是在第一电路区204a中以具有间隙壁270b的栅极结构252为掩模，而在第二电路区204b中以具有间隙壁270c的堆叠栅极结构254为掩模，进行离子注入制作工艺。注入的掺质可以是N型或P型掺质，其端视元件的设计而定。源极/漏极区280a、源极/漏极区280b可以在同一道离子注入制作工艺或分别在不同的离子注入制作工艺中形成。
此时，在第一电路区204a中形成第一半导体晶体管292，并且于第二电路区204b中形成第二半导体晶体管290。第一半导体晶体管292由栅极结构252、淡掺杂区260a、间隙壁270b、源极/漏极区280a构成。第二半导体晶体管290由堆叠栅极结构254、淡掺杂区260b、间隙壁270c、源极/漏极区280b构成。此第一半导体晶体管292例如为标准操作电压晶体管，而此第二半导体晶体管290例如为中操作电压晶体管或高操作电压晶体管。
在第二电路区204b中所形成的淡掺杂区260b的宽度是由延伸于堆叠栅极结构254下方的部分宽度与间隙壁270c的宽度来决定。而间隙壁270c的宽度与堆叠栅极结构254的周围的高度有关。因此通过控制开口236所暴露的导体层220的高度，而使堆叠栅极结构254中央的高度h1大于周围的高度h2，由此而可以调整第二半导体晶体管的间隙壁270c的宽度，可增加第二半导体晶体管290的淡掺杂区260b裕度，使第二半导体晶体管290具有良好的电性表现。
接着，在存储单元250旁的基底200中，形成掺杂区284。掺杂区284的形成方法例如是以具有间隙壁270a的存储单元250为掩模，进行离子注入制作工艺。注入的掺质可以是N型或P型掺质，其端视元件的设计而定。其中，也可以在同一离子注入制作工艺中形成源极/漏极区280a、源极/漏极区280b以及掺杂区284。
本发明的闪存存储器的制造方法中，第二半导体晶体管290的栅极的高度大于第一半导体晶体管292的栅极的高度，使得第二半导体晶体管290的间隙壁270c的宽度大于第一半导体晶体管292的间隙壁270b的宽度。其中，第二半导体晶体管290的间隙壁270c的宽度可通过开口236下的导体层220的高度作调整。第二半导体晶体管290具有宽的间隙壁270c，进一步使得第二半导体晶体管290具有宽的淡掺杂区260b，且以介电层230为掩模形成淡掺杂区260b，在制造流程中不需要额外的光刻蚀刻制作工艺，而可以增加淡掺杂区260b的裕度。此外，在形成第二半导体晶体管290的淡掺杂区260b时，利用周围具有开口的介电层230作为掩模层，进行一倾斜角度的离子注入制作工艺，使淡掺杂区260b延伸至栅极下方，同样也可以增加淡掺杂区260b裕度。
综上所述，在本发明的半导体晶体管及其制造方法中，由于在半导体晶体管中，设置了周围具有开口的介电层，以此周围具有开口的介电层为掩模，进一步移除开口所暴露的部分导体层，使得栅极中央的高度大于栅极周围的高度，由此而可以调整半导体晶体管的间隙壁的宽度，可增加半导体晶体管的淡掺杂区裕度，使半导体晶体管具有良好的电性表现。
在本发明的半导体晶体管及其制造方法中，由于在半导体晶体管中，设置了周围具有开口的介电层，在形成淡掺杂区时，此具有周围具有开口的介电层作为注入掩模，使淡掺杂区延伸至栅极下方。
在本发明的半导体晶体管及其制造方法中，由于半导体晶体管的栅极由两层导体层所构成，因此栅极高度会高于其他核心晶体管或输入/输出晶体管的栅极的高度。
本发明的闪存存储器及其制造方法中，在同一个制造流程中一起形成存储单元、第一半导体晶体管与第二半导体晶体管。由于在第二半导体晶体管中，设置了周围具有开口的介电层，以此周围具有开口的介电层为掩模，进一步移除开口所暴露的部分导体层，使得栅极中央的高度大于周围的高度，由此而可以调整第二半导体晶体管的间隙壁的宽度，可增加第二半导体晶体管的淡掺杂区裕度，使第二半导体晶体管具有良好的电性表现。
本发明的闪存存储器及其制造方法中，由于在第二半导体晶体管中，设置了周围具有开口的介电层，在形成淡掺杂区时，此具有周围具有开口的介电层作为注入掩模。而可使淡掺杂区延伸至栅极下方。
本发明的闪存存储器及其制造方法中，由于第二半导体晶体管的栅极由两层导体层所构成，因此第二半导体晶体管的栅极高度会大于第一半导体晶体管的栅极的高度。
虽然结合以上实施例公开了本发明，然而其并非用以限定本发明，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，可作些许的更动与润饰，故本发明的保护范围应当以附上的权利要求所界定的为准。

Claims (17)

1.一种半导体晶体管，包括：
堆叠栅极结构，设置于一基底上，包括：依序设置于该基底上的栅介电层、第一导体层、介电层与第二导体层，其中该介电层周围有开口，使该第一导体层电连接该第二导体层；
淡掺杂区，分别设置于该堆叠栅极结构旁、且位于该开口下方的该基底中；以及
源极/漏极区，设置于该堆叠栅极结构旁的该基底中；
其中该半导体晶体管为中操作电压晶体管或高操作电压晶体管。
2.如权利要求1所述的半导体晶体管，其中该介电层为氧化硅/氮化硅/氧化硅。
3.一种中操作电压晶体管或高操作电压晶体管的制造方法，包括：
提供一基底；
在该基底上依序形成一栅介电层、一第一导体层以及一介电层；
移除部分该介电层，以形成暴露该第一导体层的一开口；
在该基底上形成一第二导体层，其中该第二导体层经由该开口电连接该第一导体层；
图案化该第二导体层、该第一导体层与该栅介电层，以形成一堆叠栅极结构，其中该介电层位于该堆叠栅极结构中，且该开口环绕该介电层；
在该堆叠栅极结构旁、且位于该开口下方的该基底中形成一淡掺杂区；以及
在该堆叠栅极结构旁的该基底中，形成一源极/漏极区。
4.如权利要求3所述的制造方法，其中该介电层为氧化硅/氮化硅/氧化硅。
5.如权利要求3所述的制造方法，其中于该堆叠栅极结构旁、且位于该开口下方的该基底中形成该淡掺杂区的步骤包括：
以该介电层作为掩模，进行一倾斜角度的离子注入掺杂。
6.如权利要求3所述的制造方法，其中于移除部分该介电层，以形成暴露该第一导体层的该开口的步骤，还包括移除一部分的该第一导体层。
7.一种闪存存储器，设置于一基底上，该基底包括存储胞区、第一电路区与第二电路区，包括：
存储单元，设置于该存储胞区，包括依序设置于基底上的穿隧介电层、浮置栅极、栅间介电层与控制栅极；
第一半导体晶体管，设置于该第一电路区，包括：
栅极结构，设置于该基底上，包括：依序设置于该基底上的第一栅介电层、第一栅极
第一源极/漏极区，设置于该栅极结构旁的该基底中；以及
第二半导体晶体管，设置于该第二电路区，包括：
堆叠栅极结构，设置于该基底上，包括：依序设置于该基底上的第二栅介电层、第一导体层、介电层与第二导体层，其中该介电层周围有开口，使该第一导体层电连接该第二导体层而构成一第二栅极；
第一淡掺杂区，分别设置于该堆叠栅极结构旁、该开口下方的该基底中；
第二源极/漏极区，设置于该堆叠栅极结构旁的该基底中；
其中该第二半导体晶体管为中操作电压晶体管或高操作电压晶体管。
8.如权利要求7所述的闪存存储器，其中该栅间介电层与该介电层的材质相同。
9.如权利要求7所述的闪存存储器，其中该第二栅极的高度大于该第一栅极的高度。
10.如权利要求7所述的闪存存储器，还包括间隙壁，分别设置于该存储单元、该栅极结构和该堆叠栅极结构的侧壁。
11.如权利要求10所述的闪存存储器，其中该第二半导体晶体管的间隙壁宽度大于该第一半导体晶体管的间隙壁的宽度。
12.如权利要求7所述的闪存存储器，其中该第一半导体晶体管为标准操作电压晶体管。
13.如权利要求7所述的闪存存储器，其中该第一半导体晶体管还包括第二淡掺杂区，设置于该栅极结构旁与该源极/漏极区之间的该基底中。
14.一种闪存存储器的制造方法，包括：
提供一基底，该基底包括存储胞区、第一电路区与第二电路区；
在该第二电路区的该基底上形成一第一介电层；
在该存储胞区的该基底上形成一第二介电层；
在该第一电路区的该基底上形成一第三介电层；
在该基底上形成一第一导体层；
在该第一导体层上形成一介电层；
移除该第一电路区中的该介电层和第二电路区中的部分该介电层，而于该第二电路区的该介电层周围形成暴露该第一导体层的一开口；
移除该第一电路区中的该第一导体层；
在该基底上形成一第二导体层，其中在该第二电路区中，该第二导体层经由该开口电连接该第一导体层；
图案化该第二导体层、该介电层、该第一导体层，以于该存储胞区形成一存储单元，在该第一电路区形成一栅极结构，并于第二电路区形成一堆叠栅极结构，在该堆叠栅极结构中该开口环绕该介电层；
在该堆叠栅极结构旁、且位于该开口下方的该基底中形成一淡掺杂区；以及
在该堆叠栅极结构旁的该基底中，形成一源极/漏极区。
15.如权利要求14所述的闪存存储器的制造方法，其中该介电层为氧化硅/氮化硅/氧化硅。
16.如权利要求14所述的闪存存储器的制造方法，其中于该堆叠栅极结构旁、且位于该开口下方的该基底中形成一淡掺杂区的步骤包括：
以该介电层作为掩模，进行一倾斜角度离子注入掺杂。
17.如权利要求14所述的闪存存储器的制造方法，其中于移除部分该介电层，以形成暴露该第一导体层的该开口的步骤，还包括移除一部分的该第一导体层。
CN201510251446.6A 2015-04-01 2015-05-18 半导体晶体管与闪存存储器及其制造方法 Active CN106206728B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US14/675,754 2015-04-01
US14/675,754 US9536890B2 (en) 2015-04-01 2015-04-01 Semiconductor transistor and flash memory, and manufacturing method thereof

Publications (2)

Publication Number Publication Date
CN106206728A CN106206728A (zh) 2016-12-07
CN106206728B true CN106206728B (zh) 2019-04-16

Family

ID=57017185

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201510251446.6A Active CN106206728B (zh) 2015-04-01 2015-05-18 半导体晶体管与闪存存储器及其制造方法

Country Status (3)

Country Link
US (1) US9536890B2 (zh)
CN (1) CN106206728B (zh)
TW (1) TWI571974B (zh)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6683488B2 (ja) * 2016-02-03 2020-04-22 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
TWI721148B (zh) 2017-04-06 2021-03-11 聯華電子股份有限公司 半導體裝置及其製作方法
CN108962904B (zh) * 2017-05-26 2020-07-14 华邦电子股份有限公司 半导体存储元件的制造方法
US10522557B2 (en) * 2017-10-30 2019-12-31 Taiwan Semiconductor Manufacturing Co., Ltd. Surface topography by forming spacer-like components
TWI653712B (zh) 2017-11-07 2019-03-11 華邦電子股份有限公司 半導體結構及其製造方法
TWI659501B (zh) * 2018-04-13 2019-05-11 華邦電子股份有限公司 記憶體裝置及其製造方法
CN110828305B (zh) * 2018-08-08 2024-06-07 长鑫存储技术有限公司 晶体管的制造方法及晶体管结构
US11315893B2 (en) * 2020-03-25 2022-04-26 Nanya Technology Corporation Semiconductor device with composite connection structure and method for fabricating the same
CN114678371B (zh) * 2022-05-30 2022-09-02 广州粤芯半导体技术有限公司 一种io器件结构及其制备方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1147314A (zh) * 1994-03-03 1997-04-09 罗姆有限公司 一种利用福勒-诺德海姆可编程可擦的低压晶体管闪速电可擦可编程只读存贮器单元
US6232183B1 (en) * 1998-09-28 2001-05-15 United Microelectronics Crop. Method for fabricating a flash memory

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5516711A (en) * 1994-12-16 1996-05-14 Mosel Vitelic, Inc. Method for forming LDD CMOS with oblique implantation
US7560335B2 (en) 2005-08-30 2009-07-14 Micron Technology, Inc. Memory device transistors
JP5013050B2 (ja) * 2006-06-14 2012-08-29 富士通セミコンダクター株式会社 半導体装置の製造方法
KR20100039567A (ko) * 2008-10-08 2010-04-16 주식회사 하이닉스반도체 플래시 메모리 소자의 형성 방법
KR20120102932A (ko) * 2011-03-09 2012-09-19 에스케이하이닉스 주식회사 반도체 소자 및 그 제조방법
US9349453B2 (en) * 2014-08-27 2016-05-24 Freescale Semiconductor, Inc. Semiconductor memory cell and driver circuitry with gate oxide formed simultaneously

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1147314A (zh) * 1994-03-03 1997-04-09 罗姆有限公司 一种利用福勒-诺德海姆可编程可擦的低压晶体管闪速电可擦可编程只读存贮器单元
US6232183B1 (en) * 1998-09-28 2001-05-15 United Microelectronics Crop. Method for fabricating a flash memory

Also Published As

Publication number Publication date
TWI571974B (zh) 2017-02-21
US20160293616A1 (en) 2016-10-06
TW201637134A (zh) 2016-10-16
US9536890B2 (en) 2017-01-03
CN106206728A (zh) 2016-12-07

Similar Documents

Publication Publication Date Title
CN106206728B (zh) 半导体晶体管与闪存存储器及其制造方法
US8178369B2 (en) Nanoscale multi-junction quantum dot device and fabrication method thereof
US20130009274A1 (en) Memory having three-dimensional structure and manufacturing method thereof
US8643076B2 (en) Non-volatile memory device and method for fabricating the same
TW441038B (en) Manufacturing method of ETOX flash memory
JPH0629546A (ja) 不揮発性溝型記憶装置およびその製造方法
KR20120056195A (ko) 반도체 장치 및 반도체 장치의 제조 방법
US20120238099A1 (en) Method of manufacturing electronic part
TWI566381B (zh) 非揮發性記憶體及其製造方法
KR101044486B1 (ko) 반도체 소자의 레지스터 및 그 제조방법
JP2011211111A (ja) 不揮発性半導体記憶装置及びその製造方法
TWI228298B (en) Method of fabricating FLASH memory devices
CN104934430B (zh) Nor型闪存存储器及其制造方法
KR20070099962A (ko) 플래쉬 메모리 소자 및 그의 제조방법
JP5139464B2 (ja) 不揮発性半導体記憶装置及びその製造方法
JP2007067362A (ja) 不揮発性半導体記憶装置の製造方法
TW200840025A (en) NAND type non-volatile memory and fabricating method thereof
JP2008258493A (ja) 半導体記憶装置の配線の形成方法
KR20060012982A (ko) 비휘발성 메모리 장치 및 그의 제조 방법
US9269583B1 (en) Method for fabricating memory device
KR20120121174A (ko) 반도체 소자 및 이의 제조 방법
JP2009194172A (ja) 半導体装置の製造方法
TWI534872B (zh) 記憶元件及其製造方法
CN100472738C (zh) 非挥发性记忆体的制造方法
JP2011077406A (ja) 不揮発性半導体記憶装置

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
TR01 Transfer of patent right

Effective date of registration: 20190703

Address after: Hsinchu Science Park, Taiwan, China

Patentee after: Lijing Jicheng Electronic Manufacturing Co., Ltd.

Address before: Hsinchu Science Park, Taiwan, China

Patentee before: Powerflash Technology Corporation

TR01 Transfer of patent right