CN106206517B - 半导体装置及半导体装置的制造方法 - Google Patents

半导体装置及半导体装置的制造方法 Download PDF

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Abstract

本发明的实施方式提供一种能够减少半导体芯片的层叠构造在安装时对半导体芯片造成的损伤的半导体装置及半导体装置的制造方法。实施方式的半导体装置通过层叠半导体芯片(P1～P8)而构成芯片层叠体(TA1)，间隔件(8)配置于与焊垫电极(10)的至少一部分重叠的位置，密封树脂(12)一体地填充间隔(SP1、SP2)，且一体地密封芯片层叠体(TA1)。

Description

半导体装置及半导体装置的制造方法
[相关申请]
本申请享有以日本专利申请2015-111082号(申请日：2015年6月1日)为基础申请案的优先权。本申请通过参照该基础申请案而包含基础申请案的全部内容。
技术领域
本发明的实施方式涉及一种半导体装置及半导体装置的制造方法。
背景技术
为了实现半导体装置的节省空间化、高性能化及大容量化而有将半导体芯片层叠的情况。为了实现所层叠的半导体芯片的电连接而有使用被称为TSV(Through SiliconVia)的贯通电极的情况。
发明内容
本发明的一实施方式提供一种能够减少半导体芯片的层叠构造在安装时对半导体芯片造成的损伤的半导体装置及半导体装置的制造方法。
根据本发明的一实施方式，具备经层叠的N(N为2以上的整数)个半导体芯片、间隔件、及焊垫电极。间隔件在所述半导体芯片间在层叠方向确保第1间隔。焊垫电极设于第N层的半导体芯片的一面。在与所述焊垫电极的至少一部分重叠的位置上配置有所述间隔件。
附图说明
图1(a)是表示第1实施方式的半导体装置的概略构成的俯视图，图1(b)是表示第1实施方式的半导体装置的概略构成的剖视图。
图2是表示第1实施方式的半导体装置的制造方法的剖视图。
图3(a)及图3(b)是表示第1实施方式的半导体装置的制造方法的剖视图。
图4是表示第2实施方式的半导体装置的概略构成的俯视图。
图5(a)是表示第3实施方式的半导体装置的概略构成的俯视图，图5(b)是表示第3实施方式的半导体装置的概略构成的剖视图。
图6(a)是表示第4实施方式的半导体装置的概略构成的俯视图，图6(b)是表示第4实施方式的半导体装置的概略构成的剖视图。
具体实施方式
以下参照附图来详细说明实施方式的半导体装置。另外，所述多个实施方式并不限定本发明。
(第1实施方式)
图1(a)是表示第1实施方式的半导体装置的概略构成的俯视图，图1(b)是表示第1实施方式的半导体装置的概略构成的剖视图。另外，在以下的实施方式中，例示半导体芯片层叠8层的构成，但也可为半导体芯片层叠N(N为2以上的整数)层的构成。此外，在以下的实施方式中，作为半导体装置是例示NAND闪速存储器，但半导体装置既可为DRAM(DynamicRandom Access Memory)、FRAM(Ferroelectric Random Access Memory)(注册商标)、MRAM(Magnetoresistive Random Access Memory)、PCRAM(Phase Change Random AccessMemory)等，也可为逻辑电路或处理器等。
在图1(a)及图1(b)中，通过层叠半导体芯片P1～P8而构成芯片层叠体TA1。此时，各半导体芯片P1～P8的厚度能够设定为40μm以下。处理芯片层叠体TA1时为了防止芯片层叠体TA1被破坏，能够将芯片层叠体TA1经由粘结层2而固定于支撑板1。支撑板1例如能够使用引线框架等金属板。支撑板1的材料可为Cu，也可为42合金(Fe-Ni系合金)。粘结层2可使用绝缘性树脂，也可使用芯片贴装膜。
在各半导体芯片P1～P8设有单元区域MA1、MA2。在各单元区域MA1、MA2能够呈阵列状设置NAND单元、或者设置读出放大器或解码器等周边电路。此时，在各单元区域MA1、MA2能够维持单元图案的配置的规则性的方式配置NAND单元。
在各半导体芯片P2～P8设有贯通电极5。此时，在半导体芯片P1能够不设置贯通电极5。各贯通电极5是通过侧壁绝缘膜4而与半导体芯片P2～P8绝缘。贯通电极5的材料能够使用Cu、Ni或Al等。在贯通电极5与侧壁绝缘膜4之间也能够存在TiN等障壁金属膜。在各半导体芯片P2～P8，贯通电极5能够配置于不扰乱各单元区域MA1、MA2的单元图案的配置的规则性的位置。因此，贯通电极5不宜设于各单元区域MA1、MA2内，优选设于各单元区域MA1、MA2的周围。于此，通过维持各单元区域MA1、MA2的单元图案的配置的规则性，能够提升曝光时的解像度，从而能够提高NAND单元的集成度。此外，为了防止因各半导体芯片P1～P8的翘曲导致的各半导体芯片P1～P8间的贯通电极5的连接不良，贯通电极5也能够设于各单元区域MA1、MA2间。
在半导体芯片P1的一面设有电极6A。在各半导体芯片P2～P7的一面设有电极6B，在半导体芯片P8的一面设有电极6C、6D。此外，在半导体芯片P8的一面设有配线9C、9D。配线9D能够配置于通过配线9D的信号不干扰通过贯通电极5的信号的位置。在各半导体芯片P2～P8的另一面设有电极7B。
在各半导体芯片P2～P7中，电极6B电连接于贯通电极5的一面。在半导体芯片P8，配线9C电连接于贯通电极5的一面，电极6C电连接于配线9C。此外，在半导体芯片P8，电极6D电连接于配线9D。在配线9D的端部设有焊垫电极10。在各半导体芯片P2～P8，电极7B电连接于贯通电极5的另一面。半导体芯片P1的电极6A电连接于半导体芯片P2的电极7B。在半导体芯片P2～P8间，在层叠方向相邻的半导体芯片P2～P8的电极6B与电极7B连接。在半导体芯片P8的一面设有接口(IF)芯片3。另外，接口芯片3能够与各半导体芯片P1～P8进行数据通信。接口芯片将从外部输入的数据发送至各半导体芯片P1～P8，且将从各半导体芯片P1～P8发送的数据输出至外部。此时，接口芯片3能够经由贯通电极5向各半导体芯片P1～P8发送写入数据、命令或地址，或者从各半导体芯片P1～P8接收读出数据。也能够代替接口芯片3，而设置进行各半导体芯片P1～P8的读写控制的控制器芯片。在接口芯片3设有电极7C、7D。半导体芯片P8的电极6C、6D分别连接于接口芯片3的电极7C、7D。另外，为了确保半导体芯片P1～P8间的间隔SP1，电极6A、6B或电极7B能够使用焊料球等突出电极。此时，电极6A、6B及电极7B可两方均为突出电极，也可为突出电极与平面电极的组合。电极6A、6B及电极7B的材料可为Au、Cu、Ni、Sn、Pg、Ag等的单层膜，也可为层叠膜。在电极6A、6B及电极7B的材料使用焊料材的情况下，例如能够使用Sn-Cu合金、Sn-Ag合金等。配线9C、9D的材料能够使用例如Cu等。焊垫电极10的材料可使用例如形成于Cu上的Ni或Ni/Pd构造等。也可以在焊垫电极10的Ni或Ni/Pd构造的表面设置Au被膜。也可对焊垫电极10的Ni或Ni/Pd构造的表面实施Sn镀敷。
在半导体芯片P1～P8间设有在所述芯片的层叠方向确保间隔SP1的间隔件8。间隔SP1能够设定于10～20μm左右的范围内。为了不妨碍向间隔SP1的密封树脂12的填充性，间隔件8间的间隔优选设定为半导体芯片P1～P8的间隔SP1以上。间隔件8的材料能够使用在未达电极6A、6B、6C、6D与电极7B、7C、7D的接合温度的温度下能粘结的绝缘性树脂。例如，在将电极6A、6B、6C、6D与电极7B、7C、7D焊接的情况下，能够使用在低于焊料的回焊温度的温度下能粘结的绝缘性树脂。例如，间隔件8的材料能够使用环氧树脂、聚酰亚胺树脂、丙烯酸系树脂、酚树脂或苯并环丁烯树脂等。于此，间隔件8能够加强贯通电极5对间隔SP1的维持。此时，间隔件8能够配置于单元区域MA1、MA2上。由此，在以避开各单元区域MA1、MA2内的方式配置贯通电极5的情况下，也能够稳定地维持半导体芯片P1～P8间的间隔SP1。此外，间隔件8能够配置于与焊垫电极10的至少一部分重叠的位置。由此，在对焊垫电极10施加有荷重的情况下，也能够通过间隔件8维持半导体芯片P1～P8间的间隔SP1。因此，能够减少将芯片层叠体TA1覆晶安装时对半导体芯片P1～P8造成的损伤，从而能够防止半导体芯片P1～P8的破坏。
芯片层叠体TA1是以被突出电极11支撑的状态而覆晶安装于安装基板21上。此时，在芯片层叠体TA1与安装基板21之间设有间隔SP2。该间隔SP2能够设定为50μm左右。接口芯片3能够配置于间隔SP2。在安装基板21的另一面设有接地电极22A及印刷配线22B，在安装基板21的另一面设有接地电极24A及印刷配线24B。接地电极22A的周围及印刷配线22B被阻焊剂23覆盖。接地电极24A的周围及印刷配线24B被阻焊剂25覆盖。突出电极11接合于焊垫电极10及接地电极22A。突出电极26接合于接地电极24A。突出电极11、26的材料可为Au、Cu、Ni、Sn、Pg、Ag等的单层膜，也可为层叠膜。在突出电极11、26的材料使用焊料材的情况下，例如能够使用Sn-Cu合金、Sn-Ag合金等。接地电极22A、24A及印刷配线22B、24B的材料能够使用Cu等。也可以在接地电极22A、24A中从阻焊剂23、25露出的部分形成Au被膜。安装基板21的基材可使用例如BT(Bismaleimide Triazine，双马来酰亚胺三嗪)树脂等。
在安装基板21上设有密封树脂12。密封树脂12能够将间隔SP1、SP2填充且将芯片层叠体TA1密封。此时，密封树脂12能够在安装基板21上完全覆盖半导体芯片P1～P8与接口芯片3。该密封树脂12能够使用塑模树脂。此时，密封树脂12也能够作为底部填充树脂发挥作用。该密封树脂12能够使用混入有氧化硅作为填料的环氧树脂。此时，填料的平均粒径能够设定于0.5～3μm的范围内。填料的含量能够设定于60～75wt％的范围内。
于此，通过密封树脂12将半导体芯片P1～P8与接口芯片3密封，且向间隔SP1、SP2填充密封树脂12，由此无须在芯片层叠体TA1的塑模步骤外另行设置底部填充树脂的填充步骤，能够减少半导体芯片P1～P8的安装时的步骤数。
图2、图3(a)及图3(b)是表示第1实施方式的半导体装置的制造方法的剖视图。另外，在该制造方法中，例示将电极6A、6B、6C、6D与电极7B、7C、7D焊接的情况。
在图2中，以半导体芯片P1的另一面与支撑板1对向的方式，经由粘结层2将半导体芯片P1固定于支撑板1。另一方面，在各半导体芯片P2～P8形成有贯通电极5。之后，在各半导体芯片P2～P8的另一面形成间隔件8。然后，在未达焊料回焊温度的条件下，将各半导体芯片P2～P8介隔间隔件8而依次固定于其下层的半导体芯片P1～P7，并将接口芯片3配置于半导体芯片P8上。此时，能够将温度固定地保持为110℃左右。
接着，如图3(a)所示，通过将半导体芯片P1～P8与接口芯片3加热至回焊温度以上(例如240℃)，分别将半导体芯片P1的电极6A接合于半导体芯片P2的电极7B，将半导体芯片P2～P7的电极6B接合于半导体芯片P3～P8的电极7B，且将半导体芯片P8的电极6C、6D分别接合于接口芯片3的电极7C、7D。
接着，如图3(b)所示，芯片层叠体TA1经由突出电极11而覆晶安装于安装基板21上。此时，由于芯片层叠体TA1被支撑板1支撑，所以能够不破坏芯片层叠体TA1地处理芯片层叠体TA1。此外，由于在与焊垫电极10的至少一部分重叠的位置配置间隔件8，所以即便在经由突出电极11而对半导体芯片P1～P8施加有荷重的情况下，也能够防止间隔SP1被压碎，从而能够保护半导体芯片P1～P8。
接着，将安装于安装基板21上的芯片层叠体TA1配置至模具内。然后，通过对芯片层叠体TA1进行塑模成形，而利用密封树脂12将半导体芯片P1～P8与接口芯片3密封。在该芯片层叠体TA1的塑模成形时能够将密封树脂12填充至间隔SP1、SP2。
于此，介隔间隔件8将各半导体芯片P2～P8固定于其下层的半导体芯片P1～P7，由此各半导体芯片P2～P8无须每层叠1层便进行1次回焊。因此，各半导体芯片P2～P8无须每层叠1层便重复1次温度升降，从而能够提高产量，且能够减少对贯通电极5等施加的热应力。
(第2实施方式)
图4是表示第2实施方式的半导体装置的概略构成的俯视图。
在图4的构成中，代替图1(a)的间隔件8而设置间隔件8A、8B。间隔件8A、8B能够配置于与焊垫电极10的至少一部分重叠的位置。此时，1个焊垫电极10能够重叠于多个间隔件8A、8B的方式配置。由此，即便在对焊垫电极10施加有荷重的情况下，也能够通过间隔件8A、8B维持半导体芯片P1～P8间的间隔SP1。
(第3实施方式)
图5(a)是表示第3实施方式的半导体装置的概略构成的俯视图，图5(b)是表示第3实施方式的半导体装置的概略构成的剖视图。
在图5(a)及图5(b)的构成中，代替芯片层叠体TA1而设置芯片层叠体TA2。在芯片层叠体TA2，代替半导体芯片P1而设置半导体芯片P1'。半导体芯片P1'的厚度能够厚于半导体芯片P2～P8的厚度。此时，半导体芯片P1'的厚度能够设定为能够稳定地支撑芯片层叠体TA2。例如，能够将半导体芯片P1'的厚度设定为100μm以上。半导体芯片P1'上能够不设置贯通电极5。在半导体芯片P1'设有单元区域MA1'、MA2'。单元区域MA1'、MA2'能够与单元区域MA1、MA2同样地构成。
于此，利用半导体芯片P1'支撑芯片层叠体TA2，能够将支撑板1及粘结层2除去，从而能够简化构成。
(第4实施方式)
图6(a)是表示第4实施方式的半导体装置的概略构成的俯视图，图6(b)是表示第4实施方式的半导体装置的概略构成的剖视图。
在图6(a)及图6(b)的构成中，代替芯片层叠体TA1而设置芯片层叠体TA3。在芯片层叠体TA3，代替间隔件8而设置间隔件8'。间隔件8'能够构成为膜状。例如，单元区域MA1、MA2分别能够被1片间隔件8'覆盖。此时，间隔件8'的一部分能够配置于与焊垫电极10重叠的位置。由此，即便在对焊垫电极10施加有荷重的情况下，也能够通过间隔件8'维持半导体芯片P1～P8间的间隔SP1。
虽然对本发明的若干实施方式进行了说明，但所述多个实施方式是作为示例而提示，并不意图限定发明的范围。所述多个新颖的实施方式能以其他各种形态实施，且在不脱离发明主旨的范围内能够进行各种省略、置换、变更。所述多个实施方式或其变化包含于发明的范围及主旨，且包含于权利要求所记载的发明及其均等范围内。
[符号的说明]
1 支撑板
2 粘结层
3 接口(IF)芯片
P1～P8 半导体芯片
MA1、MA2 单元区域
4 侧壁绝缘膜
5 贯通电极
6A～6D 电极
7A～7D 电极
8 间隔件
9C、9D 配线
10 焊垫电极
11、26 突出电极
12 密封树脂
21 安装基板
22A、24A 接地电极
22B、24B 印刷配线
23、25 阻焊剂

Claims (4)

1.一种半导体装置，其特征在于具备：经层叠的N个第1半导体芯片，其中，N为2以上的整数；
间隔件，在所述第1半导体芯片间在层叠方向确保第1间隔；
配线，设于第N层的第1半导体芯片的一面；
多个焊垫电极，设于所述配线的端部；
基板，以与所述焊垫电极对向的方式设有所述N层的第1半导体芯片；
突出电极，在所述第N层的第1半导体芯片与所述基板之间确保第2间隔，且将所述焊垫电极与所述基板电连接；
第2半导体芯片，比所述第2间隔薄，设于所述基板与所述第N层的第1半导体芯片之间；及
密封树脂，被填充在所述第1间隔以及所述第2间隔，并且密封所述N层的第1半导体芯片以及所述第2半导体芯片；且
从所述第1半导体芯片的层叠方向来看，所述间隔件配置在与所有的所述多个焊垫电极的至少一部分重叠的位置，所述第1半导体芯片的一侧的所述间隔件的间隔被设定为大于等于所述第1间隔；
所述第2半导体芯片与所述第1半导体芯片相比外径较小，且不对所述基板直接物理接触。
2.根据权利要求1所述的半导体装置，其特征在于：第2层至第N层的各半导体芯片具备贯通所述各半导体芯片的贯通电极。
3.根据权利要求2所述的半导体装置，其特征在于：所述第1半导体芯片是半导体存储器，
所述第2半导体芯片是将从所述半导体存储器输出的数据发送至外部、并将从外部输入的数据发送至所述半导体存储器的IF芯片。
4.一种半导体装置的制造方法，其特征在于具备：
在第1半导体芯片间，介隔在层叠方向确保第1间隔的间隔件而将所述第1半导体芯片层叠N个的步骤，其中，N为2以上的整数，
在第N层的第1半导体芯片，设置与所述第N层的第1半导体芯片相比外径小的第2半导体芯片的步骤，
在所述第N层的第1半导体芯片与安装基板之间，介隔确保第2间隔的突出电极，而以所述第2半导体芯片不与所述安装基板物理接触的方式将所述N层的第1半导体芯片安装于所述安装基板上的步骤，及
向所述第1间隔及所述第2间隔填充密封树脂，且通过所述密封树脂密封所述N层的第1半导体芯片以及所述第2半导体芯片的步骤，且
多个焊垫电极设于在所述第N层的半导体芯片的一面设置的配线的端部，所述突出电极将所述焊垫电极与所述安装基板电连接，
从所述第1半导体芯片的层叠方向来看，所述间隔件配置在与所有的所述多个焊垫电极的至少一部分重叠的位置，所述第1半导体芯片的一侧的所述间隔件的间隔被设定为大于等于所述第1间隔。
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