CN106206251A - 半导体装置及半导体装置的制造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 243
- 238000000034 method Methods 0.000 title claims abstract description 69
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 43
- 238000005520 cutting process Methods 0.000 claims abstract description 31
- 238000000280 densification Methods 0.000 claims abstract description 20
- 229920005989 resin Polymers 0.000 claims abstract description 19
- 239000011347 resin Substances 0.000 claims abstract description 19
- 229920001187 thermosetting polymer Polymers 0.000 claims abstract description 18
- 230000015572 biosynthetic process Effects 0.000 claims description 31
- 239000000758 substrate Substances 0.000 claims description 16
- 238000005530 etching Methods 0.000 claims description 7
- 239000000126 substance Substances 0.000 claims description 7
- 101100008046 Caenorhabditis elegans cut-2 gene Proteins 0.000 abstract description 24
- 230000006835 compression Effects 0.000 abstract description 17
- 238000007906 compression Methods 0.000 abstract description 17
- 230000008602 contraction Effects 0.000 abstract description 5
- 239000010410 layer Substances 0.000 description 16
- 239000012535 impurity Substances 0.000 description 13
- 239000000463 material Substances 0.000 description 11
- 239000004020 conductor Substances 0.000 description 8
- 238000010438 heat treatment Methods 0.000 description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 230000000694 effects Effects 0.000 description 6
- 238000001259 photo etching Methods 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- 238000000227 grinding Methods 0.000 description 5
- 150000002500 ions Chemical class 0.000 description 5
- 239000011229 interlayer Substances 0.000 description 4
- 239000004642 Polyimide Substances 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 229920001721 polyimide Polymers 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 239000005380 borophosphosilicate glass Substances 0.000 description 2
- 239000012141 concentrate Substances 0.000 description 2
- 230000005611 electricity Effects 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 229910044991 metal oxide Inorganic materials 0.000 description 2
- 150000004706 metal oxides Chemical class 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 229920002577 polybenzoxazole Polymers 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 230000001629 suppression Effects 0.000 description 2
- 239000002344 surface layer Substances 0.000 description 2
- TVEXGJYMHHTVKP-UHFFFAOYSA-N 6-oxabicyclo[3.2.1]oct-3-en-7-one Chemical compound C1C2C(=O)OC1C=CC2 TVEXGJYMHHTVKP-UHFFFAOYSA-N 0.000 description 1
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 208000037656 Respiratory Sounds Diseases 0.000 description 1
- 229910018594 Si-Cu Inorganic materials 0.000 description 1
- 229910008465 Si—Cu Inorganic materials 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- -1 aluminum-silicon-copper Chemical compound 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 238000003763 carbonization Methods 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 229910052681 coesite Inorganic materials 0.000 description 1
- 229910052906 cristobalite Inorganic materials 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 239000008187 granular material Substances 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 125000004435 hydrogen atom Chemical class [H]* 0.000 description 1
- 238000002372 labelling Methods 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 239000012071 phase Substances 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229920000642 polymer Polymers 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 230000003252 repetitive effect Effects 0.000 description 1
- 238000007789 sealing Methods 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 238000007711 solidification Methods 0.000 description 1
- 230000008023 solidification Effects 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 229910052682 stishovite Inorganic materials 0.000 description 1
- TXEYQDLBPFQVAA-UHFFFAOYSA-N tetrafluoromethane Chemical compound FC(F)(F)F TXEYQDLBPFQVAA-UHFFFAOYSA-N 0.000 description 1
- 229910052905 tridymite Inorganic materials 0.000 description 1
- 239000012808 vapor phase Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/304—Mechanical treatment, e.g. grinding, polishing, cutting
- H01L21/3043—Making grooves, e.g. cutting
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
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- Engineering & Computer Science (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
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Abstract
本发明提供一种可靠性高、散热性好、并且低电阻的半导体装置。并提供一种能够生产率良好地制造该半导体装置的半导体装置的制造方法。在选择性地除去覆盖半导体晶片1的正面的由热固性树脂构成的表面保护膜13而形成的切割线2形成从半导体晶片1的正面起算预定深度d的槽3。通过在切割线2形成槽3，能够确保由于在用于形成表面保护膜13的致密化时产生的表面保护膜13的热收缩而施加到半导体晶片1的正面侧的压缩应力的排出通道。由此，施加到半导体晶片1的正面侧的压缩应力被缓和，因此之后容易进行半导体晶片1的薄板化。然后，在薄板化后的半导体晶片1的背面形成背面电极之后，切割半导体晶片1而使其单片化。
Description
技术领域
本发明涉及半导体装置以及半导体装置的制造方法。
背景技术
为了应对现在的节能化，进行了用于使电力变换装置、各种产业用机械等电源装置中使用的电力用器件节能化、并进一步扩大普及的低价格化。作为这样的电力用器件，代表性的有IGBT(Insulated Gate Bipolar Transistor：绝缘栅双极型晶体管)、MOSFET(Metal Oxide Semiconductor Field EffectTransistor：绝缘栅型场效应晶体管)等开关元件。另外，出于高耐压化、低电阻化以及高效率化的目的，将漂移层设为提高了杂质浓度的将n型区和p型区交替配置的并列pn层的超结(SJ：Super Junction)结构的MOSFET的制品化也正在加速。另外，作为下一代器件，正在开发使用了碳化硅(SiC)的开关元件。
如果这些开关元件在开关动作时随着发热而达到某一温度以上，则会产生错误动作以致被破坏，所以优选为使半导体晶片的厚度变薄而提高散热性的开关元件。另外，通过将这些开关元件设为沿半导体晶片的厚度方向有电流流通的纵向型，能够通过使半导体晶片的厚度变薄而实现低电阻化，有利于高效率化。因此，可举出出于提高散热性、低电阻化的目的而使半导体晶片薄板化的课题。另一方面，为了提高开关元件的可靠性，优选使用热固性树脂，例如聚酰亚胺作为表面保护膜(钝化膜)的材料。然而，为了形成热固性树脂膜必须进行致密化工序，通过致密化使热固性树脂膜热收缩，会在半导体晶片的正面(主面)，在与晶片正面平行的方向产生压缩应力。因此，之后在使半导体晶片薄板化的情况下，由于施加到半导体晶片的正面的压缩应力而在半导体晶片会产生正面变为凹面的翘曲。
在半导体晶片产生了翘曲的情况下，会存在之后在形成背面电极时在半导体晶片产生裂纹，或在利用切割等将半导体晶片切割为各芯片状时在半导体芯片产生划痕、裂纹而变为不良等问题。图10是表示以往的半导体装置的制造方法中的半导体晶片的翘曲量的特性图。将利用通常的方法在作为晶片正面侧的最终工序的形成由热固性树脂构成的表面保护膜102后，使半导体晶片101的厚度t101变薄时的半导体晶片101的翘曲量t102示于图10(a)。半导体晶片的翘曲量t102是指从在翘曲的状态的半导体晶片101的凸面(背面101b)的厚度最厚的方向外侧(下方)突出的顶点部101c到晶片端部的凸面侧的角部101d为止的距离(图10(b))。符号101a为翘曲的状态的半导体晶片101的凹面(正面)。如图10(a)所示，在以往的半导体装置的制造方法中，在使半导体晶片101薄至200μm以下的厚度t101的情况下，可确认半导体晶片101的翘曲量t102相对于半导体晶片101的厚度t101变大，会产生由上述的半导体晶片101的翘曲而导致的问题。
作为抑制半导体晶片的翘曲的方法，提出了如下方法：在以预定宽度增厚并残留半导体晶片的外周部，仅使中央部薄到可得到预定的元件特性的程度的状态下进行制造工序(例如，参照下述专利文献1～3)。
另外，作为切割半导体晶片的方法，提出了如下的方法：在半导体晶片上形成晶体管之前，利用光刻和蚀刻在切割线形成槽的方法(例如，参照下述专利文献4(第0011段))。在下述专利文献4中，通过以比切割刀的宽度宽的宽度形成的槽来校正切割时的切割刀的位置偏移，可抑制半导体晶片的划痕、裂缝。
另外，作为切割半导体晶片的另一方法，提出了如下的方法：在半导体晶片的正面形成在与切割线对应的部分开口的抗蚀膜，对半导体晶片的背面进行研磨后，将抗蚀膜作为掩模进行各向同性干式蚀刻，在切割线形成比半导体元件形成层深的槽(例如，参照下述专利文献5(第0032～0034段))。在下述专利文献5中，通过使槽的宽度比切割刀的宽度宽，提高由切割带来的切割屑的排出效率，从而抑制品质降低和污染。
另外，作为切割半导体晶片的又一方法，提出了如下的方法：通过在半导体晶片上形成半导体元件，对半导体晶片的整个背面进行研磨，之后在半导体晶片的正面形成在与切割线对应的部分开口的抗蚀膜，将抗蚀膜作为掩模进行蚀刻，从而在切割线形成槽(例如，参照下述专利文献6(第0006～0007段))。在下述专利文献6中，通过以比切割线的宽度窄的宽度形成槽，从而防止在切割时直接对半导体晶片施加有应力。
现有技术文献
专利文献
专利文献1：日本特开2011-165771号公报
专利文献2：日本特开2008-227521号公报
专利文献3：日本特开2007-208074号公报
专利文献4：日本特开平10-083976号公报
专利文献5：日本特开2008-103433号公报
专利文献6：日本特开平05-218195号公报
发明内容
技术问题
然而，在上述专利文献1～3中，由于将半导体晶片的中央部的厚度薄的部分作为有效芯片区，半导体晶片的外周部增厚而残留的部分不作为半导体晶片而切割，所以半导体晶片的有效芯片区的面积减少。因此，存在能够从一片半导体晶片切割的有效芯片数变少的问题。另外，在上述专利文献4～6中，在为了提高半导体元件的可靠性而形成热固性树脂膜作为表面保护膜的情况下，会产生如下的问题。
由于形成氧化膜(SiO2、SiN)、多晶硅膜，所以通过形成热固性树脂膜作为表面保护膜而在半导体晶片的正面侧产生的压缩应力与在半导体晶片的正面产生的应力相比极大。因此，如上述专利文献4那样在半导体晶片形成元件结构前在切割线形成槽的情况下，难以完全除去槽的热固性树脂膜，由于残留在槽内的热固性树脂膜的收缩而在半导体晶片产生变形。如上述专利文献5、6那样在使半导体晶片的厚度变薄后在切割线形成槽的情况下，无法缓和因热固性树脂膜而在半导体晶片的正面产生的压缩应力，会在半导体晶片产生翘曲。
本发明为了消除上述现有技术中的问题，目的在于提供一种可靠性高、散热性高、并且低电阻的半导体装置。另外，本发明为了消除上述现有技术中的问题，目的在于提供一种能够生产率良好地制造可靠性高、散热性高、并且低电阻的半导体装置的半导体装置的制造方法。
技术方案
为了解决上述课题，实现本发明的目的，本发明的半导体装置的制造方法具有以下特征。首先，进行在半导体晶片的正面侧形成元件结构的元件形成工序。接下来，进行在上述元件形成工序之后，在上述半导体晶片的正面形成由热固性树脂构成的表面保护膜的保护膜形成工序。接下来，进行将选择性地除去上述表面保护膜而使上述半导体晶片的正面露出的部分设为切割上述半导体晶片时的作为切缝的切割线的除去工序。接下来，进行在上述除去工序之后，使上述表面保护膜致密化的致密化工序。接下来，进行在上述半导体晶片的正面的上述切割线的位置形成从上述半导体晶片的正面起算预定深度的槽的槽形成工序。接下来，进行在上述槽形成工序之后，从背面侧使上述半导体晶片的厚度变薄的薄板化工序。
另外，本发明的半导体装置的制造方法的特征在于，在上述的发明中，在上述槽形成工序中，以在上述致密化工序之后的上述表面保护膜的厚度的1/2以上的上述预定深度形成上述槽。
另外，本发明的半导体装置的制造方法的特征在于，在上述的发明中，在上述槽形成工序中，以比上述切割线的宽度窄的宽度形成槽。
另外，本发明的半导体装置的制造方法的特征在于，在上述的发明中，在上述薄板化工序之后，还包括背面电极形成工序，其在上述半导体晶片的背面形成电极。
另外，本发明的半导体装置的制造方法的特征在于，在上述的发明中，在上述背面电极形成工序之后，还包括切割工序，其使上述半导体晶片单片化。
另外，本发明的半导体装置的制造方法的特征在于，在上述的发明中，在上述槽形成工序中，以比用于切割上述半导体晶片的切割刀的刀刃的厚度宽的宽度形成上述槽。
另外，本发明的半导体装置的制造方法的特征在于，在上述的发明中，在上述槽形成工序中，通过各向异性干式蚀刻形成上述槽。
另外，为了解决上述的课题，实现本发明的目的，本发明的半导体装置的特征在于，沿切割线切割半导体晶片的半导体基板的端面具备：槽，其以从上述半导体晶片的正面起算预定深度设置于切割线：表面保护膜，其覆盖上述半导体基板的正面侧的比上述槽的侧面更内侧的部分且由热固性树脂构成。
另外，本发明的半导体装置的特征在于，在上述的发明中，上述半导体基板的端面的上述槽以外的面是利用切割刀而得到的切割面。
另外，本发明的半导体装置的特征在于，在上述的发明中，还具备元件结构，其设置于上述半导体基板的正面侧，上述表面保护膜覆盖上述元件结构。
根据上述的发明，能够在几乎不改变制造工序，并且不追加新的设备的情况下利用表面保护膜的形成而缓和在半导体晶片的正面侧产生的压缩应力。由此，在薄板化工序中，半导体晶片几乎不发生翘曲。因此，容易进行半导体晶片的薄板化。另外，能够稳定地进行在半导体晶片的薄板化之后进行的背面电极的形成、使半导体晶片单片化的切割等工序。由此，能够减少芯片不良。另外，根据上述的发明，由于不是像以往那样将半导体晶片的外周部以预定宽度增厚并残留来确保半导体晶片的强度，所以能够增大半导体晶片的有效芯片区的面积。由此，能够增加从一片半导体晶片能够切割出的有效芯片数。
发明效果
根据本发明的半导体装置及半导体装置的制造方法，起到能够提供可靠性高、放热性高、并且低电阻的半导体装置的效果。另外，根据本发明的半导体装置的制造方法，起到能够生产率良好地制造可靠性高、散热性高、并且低电阻的半导体装置的效果。
附图说明
图1是表示实施方式1的半导体装置的制造过程中的状态的俯视图。
图2是表示实施方式1的半导体装置的结构的剖视图。
图3是表示实施方式1的半导体装置的制造过程中的状态的剖视图。
图4是表示实施方式1的半导体装置的制造过程中的状态的剖视图。
图5是表示实施方式1的半导体装置的制造过程中的状态的剖视图。
图6是表示实施方式1的半导体装置的制造过程中的状态的剖视图。
图7是表示实施方式1的半导体装置的端部形状的剖视图。
图8是表示切割线的槽的深度与半导体晶片的翘曲量的关系的特性图。
图9是表示实施方式2的半导体装置的制造过程中的状态的剖视图。
图10是表示以往的半导体装置的制造方法中的半导体晶片的翘曲量的特性图。
符号说明
1：半导体晶片
2：切割线
3、53：槽
10：芯片区
11、12：电极焊盘
13、41：表面保护膜
14a、14b：半导体晶片的端部的切割面
21：初始晶片
22、26：n型外延层
23：并列pn层的n型区
24：并列pn层的p型区
25：并列pn层
27：n型区
28：栅极绝缘膜
29：栅电极
30：p型基区
31：p+型接触区
32：n+型源区
33：层间绝缘膜
34：接触孔
35：源电极
36：背面电极
42：抗蚀膜
43：压缩应力
w1：切割线的宽度
w2：槽的宽度
w3：槽的开口侧的宽度
w4：槽的底部的宽度
w11～w13：半导体晶片的宽度
具体实施方式
以下，参照附图对本发明的半导体装置及半导体装置的制造方法的优选实施方式进行详细说明。在本说明书和附图中，对于附加了n或p的层、区域，分别指电子或空穴为多数载流子。另外，标记于n、p的+和-分别表示杂质浓度比未标记+和-的层或区域的杂质浓度高和低。应予说明，在以下的实施方式的说明和附图中，对相同的构成标记相同的符号，省略重复的说明。
(实施方式1)
对实施方式1的半导体装置的结构方法进行说明。图1是表示实施方式1的半导体装置的制造过程中的状态的俯视图。图2是表示实施方式1的半导体装置的结构的剖视图。图3～图6是表示实施方式1的半导体装置的制造过程中的状态的剖视图。图1(a)中示出了将半导体晶片1切割为各芯片状之前的状态。图1(b)中放大示出了由图1(a)的圆框A包围的部分。将图1(a)的切割线B-B'中的截面示于图6。在图1(a)、图3～图6中，省略表面保护膜13、41以外的各部分的图示。图1(b)仅示出了各种电极焊盘11、12以及表面保护膜13。
首先，如图1所示，例如在由硅(Si)构成的700μm左右的厚度的半导体晶片1的正面侧形成正面元件结构。正面元件结构是指形成于活性区域的例如纵向型MOSFET的MOS栅(由金属-氧化膜-半导体构成的绝缘栅)结构(未图示)等单位单元结构(元件的功能单位)和/或形成于终端结构领域的保护环等耐压结构(未图示)。活性区域是导通状态时有电流流通的区域。终端结构区域是被配置成包围活性区域的周围，且缓和芯片正面侧的电场而保持耐压的区域。正面元件结构分别形成于芯片区10，所述芯片区10是在半导体晶片1被配置有多个。
芯片区10是将半导体晶片1切割为各芯片状时成为半导体晶片(半导体基板)的区域，用切割线2包围其周围。具体而言，切割线2在半导体晶片1的正面被配置成格子状的平面布局，芯片区10被配置成用切割线2包围的矩阵状的平面布局。切割线2是半导体晶片1的正面的没有形成后述的表面保护膜13的露出部分，是将半导体晶片1切割为单个的芯片状时的切缝。作为形成于芯片区10的元件结构的一个例子，将n沟道型的超结MOSFET示于图2。在将图2所示的超结MOSFET形成于芯片区10的情况下，例如准备作为n+型漏层的初始晶片21。
初始晶片21例如可以是以1×1019/cm3的投入剂量惨杂了砷(As)的例如725μm左右的厚度的硅(Si)晶片。接下来，例如利用每次层叠n型外延层时仅选择性地离子注入p型杂质、或者选择性地离子注入p型杂质和n型杂质的多层外延方式，在初始晶片21的正面形成将n型区23和p型区24沿与晶片正面平行的方向交替重复配置而成的并列pn层25。此时，例如可以不对层叠在初始晶片21上的最下层和最上层的n型外延层22、26进行离子注入。利用至此为止的工序，制作在初始晶片21上依次层叠有最下层的n型外延层22、并列pn层25以及最上层的n型外延层26而成的半导体晶片1。
接下来，在半导体晶片1的正面侧例如形成平面栅型的MOS栅结构等的单位单元结构、保护环等耐压结构。具体而言，通过在半导体晶片1的正面形成50nm的厚度的屏幕氧化膜(未图示)，隔着屏幕氧化膜在半导体晶片1的正面进行例如磷(P)等n型杂质的离子注入，从而在n型外延层26的表面层形成n型区27。n型领域27的杂质浓度可以是后述的p型基区30的杂质浓度的10-1倍，也可以是n型区23的杂质浓度的102倍。
接下来，在除去了屏幕氧化膜后，在n型区27的表面形成100nm的厚度的栅绝缘膜28。接下来，以500nm的厚度在栅极绝缘膜28上堆积(形成)作为栅电极29的多晶硅层而使其图案化。接下来，将栅电极29作为掩模例如在硼(B)等p型杂质的离子注入后，例如通过1150℃的温度的热处理(退火)使杂质扩散，以到达p型领域24的深度在n型区27的表面层选择性地形成p型基区30。此时，可以与p型基区30一起，在终端结构区域形成保护环等耐压结构。接下来，通过反复进行光刻和离子注入，利用热处理使杂质扩散，从而在p型基区30的内部分别选择性地形成p+型接触区31和n+型源区32。
接下来，清洗半导体晶片1。接着，例如利用化学气相生长(CVD：Chemical Vapor Deposition)法，以覆盖栅电极29的方式在半导体晶片1的正面形成例如BPSG(Boro Phospho Silicate Glass：硼磷硅玻璃)等层间绝缘膜33。接下来，通过利用光刻和蚀刻形成在层间绝缘膜33在深度方向贯通的接触孔34，使p+型接触区31和n+型源区32露出。接下来，利用溅射，以埋入接触孔34的方式在层间绝缘膜33上形成例如由铝-硅-铜(Al-Si-Cu)合金构成的源电极35和电极焊盘(未图示)等。
接下来，进行用于使源电极35和电极焊盘低电阻化的例如400℃的温度的热处理。该源电极35相当于图1(b)的例如电极焊盘(源电极焊盘)11，这里形成的电极焊盘相当于图1(b)的例如电极焊盘12。源电极35和电极焊盘可以分别形成。接下来，在半导体晶片整个正面形成表面保护膜(钝化膜)13，利用表面保护膜13覆盖正面元件结构。作为表面保护膜13的材料，使用聚酰亚胺(PI)、聚苯并噁唑(PBO)等热固性树脂。接下来，通过选择性地除去表面保护膜13，从而在使各种电极焊盘11、12露出的同时，以包围芯片区10的方式形成切割线2(图1(b))。
形成切割线2的理由是在将半导体晶片1切割为各芯片状时，表面保护膜13会变为切割屑而产生颗粒。表面保护膜13可以大致延伸到各种电极焊盘11、12的端部上。图1(b)中示出了在各种电极焊盘11、12的端部上延伸有表面保护膜13的状态。表面保护膜13的材料可以是非感光性的，也可以是感光性的。在使表面保护膜13的材料为非感光性的情况下，利用光刻和蚀刻选择性地除去表面保护膜13即可。另一方面，在将表面保护膜13的材料设为感光性的情况下，如后所述可以仅利用光刻选择性地除去表面保护膜13。
如图3所示，在半导体晶片1的整个正面形成由感光性和热固性的树脂构成的表面保护膜41。致密化之前的表面保护膜41的厚度t1例如可以为16μm左右。接下来，如图4所示，在表面保护膜41上形成抗蚀膜42，利用曝光和显影使抗蚀膜42图案化。此时，与抗蚀膜42一起，以与抗蚀膜42相同的图案使表面保护膜41图案化。由此，使各种电极焊盘11、12露出，并且，使半导体晶片1的正面呈包围配置成矩阵状的芯片区10的格子状露出。使该半导体晶片1的正面呈格子状露出的部分为切割线2。由于可以将切割刀的晃动量看成偏差值，所以切割线2的宽度w1可以比切割刀的刀刃的厚度宽，例如可以为80μm左右。通过使切割线2的宽度w1比切割刀的刀刃的厚度宽，能够抑制通过切割刀而切割到芯片区10、表面保护膜13的情况，能够减少芯片不良。
接下来，如图5所示，在除去了抗蚀膜42之后，例如通过400℃左右的温度下的热处理(焙烧)使表面保护膜41致密化。该热处理例如可以将整个半导体晶片1在例如保持为380℃左右的温度的恒温炉内保持75分钟。通过该热处理使表面保护膜41热收缩，致密化后的表面保护膜13的厚度t2例如变为10μm左右。另外，通过使表面保护膜41热收缩，从而在半导体晶片1的正面侧，在从致密化化后的表面保护膜13的端部附近(即芯片区10与切割线2的边界附近)朝向芯片区10侧的方向上产生压缩应力43。此时，半导体晶片1未被薄板化，是厚的状态，因此半导体晶片1几乎未产生翘曲，但施加到半导体晶片1的正面侧的压缩应力43集中在表面保护膜13的端部附近。
因此，如图6所示，利用光刻和蚀刻，在半导体晶片1的切割线2的位置形成槽3。通过在切割线2形成槽3，能够确保在半导体晶片1的正面侧产生的压缩应力43的排出通道，从而缓和施加到半导体晶片1的正面侧的压缩应力43。槽3的宽度w2可以为切割线2的宽度w1以下(w1≥w2)。优选地，槽3的宽度w2可以比切割线2的宽度w1窄(w1＞w2)，例如可以为50μm左右。由于在槽3的内壁没有露出芯片区10，所以能够避免通过切割刀切割到芯片区10的情况。另外，虽然槽3的宽度w2可以比切割刀的刀刃的厚度窄，但切割刀由于在槽3中划切等，可能发生切割刀的寿命短，或在半导体晶片的端部产生裂缝、划痕。因此，优选槽3的宽度w2比切割刀的刀刃的厚度宽。
槽3的深度d可以为半导体晶片1的正面侧的压缩应力43集中的深度以上。具体而言，槽3的深度d可以为致密化后的表面保护膜13的厚度t2的1/2以上左右(d≥1/2×t2)。越使槽3的深度d为致密化后的表面保护膜13的厚度t2的1/2以上的深度，越能够减少在使半导体晶片1的厚度变薄时产生于半导体晶片1的翘曲。另外，例如，优选通过使用了包含四氟化碳(CF4)和氢(H2)的气氛等的各向异性干式蚀刻将槽3形成为截面为大致矩形的形状。其理由是能够尺寸精度良好地形成槽3。接下来，除去用于形成槽3的蚀刻用的抗蚀掩模、和在蚀刻时生成的聚合物。因此，能够在后述的从背面侧研磨半导体晶片1之前缓和因表面保护膜13的致密化而产生的压缩应力，不在施加有压缩应力的状态下进行之后的制造工序。由此，在进行从背面侧研磨半导体晶片1的薄板化工程中，半导体晶片1几乎不产生翘曲。因此，容易进行半导体晶片1的薄板化。另外，能够稳定地进行在半导体晶片1的薄板化之后进行的背面电极的形成、使半导体晶片1单片化的切割等工序，能够减少芯片不良。
接下来，从背面侧研磨半导体晶片1，研磨至用作半导体装置的制品厚度(例如180μm左右)的位置。如上所述施加到半导体晶片1的正面侧的压缩应力43通过在切割线2形成的槽3而得到缓和。因此，半导体晶片1几乎不产生翘曲，能够使半导体晶片1的厚度变薄。接下来，在半导体晶片1的研磨后的背面形成作为漏极的背面电极36。之后，将半导体晶片1切割(单片化)为单个的芯片状。即，通过沿切割线2切割半导体晶片1，将各芯片区10分开成单个的半导体晶片，从而完成图2所示的纵向型MOSFET(半导体晶片)。然后，通过将该半导体晶片安装在绝缘基板的电路图案上，进行引线键合、布线以及密封等通常的组装工序，从而完成半导体器件。
接下来，对半导体晶片(即制品的状态)的端部形状进行说明。图7是表示实施方式1的半导体装置的端部形状的剖视图。图7中，省略了元件结构的表面保护膜13以外的各部分的图示。另外，图7中虽然示出了从图1的半导体晶片1切割的半导体晶片(半导体基板)的切割线B-B'中的截面的一个端部，但大致矩形的半导体晶片的周围(即四个边)全部为几乎相同的状态。具体而言，如上所述通过将切割线2的宽度w1设定为比切割刀的刀刃的厚度宽，从而在半导体晶片的端部以包围芯片区10的方式残留未形成有表面保护膜13的切割线2。然而，半导体芯片的侧面(端面)根据形成于切割线2的槽3的宽度w2而不同。
如图7(a)所示，在槽3的宽度w2比切割刀的刀刃的厚度宽的情况下，槽3被切割刀断开。因此，在半导体晶片的侧面保留有在芯片正面侧由例如侧壁和底部形成L字状的槽3。半导体晶片的侧面的芯片背面侧是从槽3的底部到芯片背面利用切割刀得到的切割面14a。即，通过在半导体晶片的正面侧残留有槽3，从而半导体芯片的正面侧的宽度w11比背面侧的宽度w12窄。另一方面，如图7(b)所示，在槽3的宽度w2比切割刀的刀刃的厚度窄的情况下，槽3被切割刀切割。因此，半导体晶片的侧面是从芯片正面到背面利用切割刀而得到的切割面14b。即，半导体晶片的宽度w13从正面侧到背面侧一样。半导体晶片的宽度w11～w13是具有大致矩形的平面形状的半导体晶片的一边的长度。
接下来，对槽3的深度d与半导体晶片1的翘曲量的关系进行验证。图8是表示切割线的槽的深度与半导体晶片的翘曲量的关系的特性图。图8(a)的横轴为形成于切割线2的槽3的深度d，纵轴为半导体晶片的翘曲量t12。半导体晶片的翘曲量t12是指在翘曲的状态的半导体晶片1的凸面(背面1b)的厚度最厚的方向外侧(下方)突出的从顶点部1c到晶片端部的凸面侧的角部1d的距离(图8(b))。符号1a为翘曲的状态的半导体晶片1的凹面(正面)。图8(b)中，省略了在切割线2形成的槽3的图示。
首先，根据上述的实施方式1的半导体装置的制造方法，准备进行从在正面侧形成正面元件结构的工序到使半导体晶片1的厚度变薄的工序为止的多个试样(半导体晶片1)。各试样的形成在切割线2的槽的深度d各不相同，切槽3的深度d以外的条件为上述例示的各条件。即，将致密化前的表面保护膜41的厚度t1设为16μm。将致密化后的表面保护膜13的厚度t2设为10μm。使半导体晶片1的薄板化后的厚度t1减薄至180μm。然后，测定这些各试样的翘曲量。将其结果示于图8(a)。
根据图8(a)所示的结果可确认，槽3的深度d相对于致密化后的表面保护膜13的厚度t2为1/2左右(＝5μm)时，半导体晶片1的翘曲量与半导体晶片1的厚度t1为200μm时的翘曲量(≈200μm)为相同程度。另外可确认，通过进一步增加槽3的深度d，能够进一步减少半导体晶片1的翘曲量。
如上所述，根据实施方式1，即使在使用热固性树脂作为表面保护膜的材料的情况下，通过在使表面保护膜致密化之前除去切割线上的表面保护膜，能够在几乎不变更制造工序，并且不追加新的设备的情况下通过表面保护膜的形成来缓和在半导体晶片的正面侧产生的压缩应力。由此，之后在使半导体晶片的厚度变薄时，半导体晶片几乎不产生翘曲。因此，容易进行半导体晶片的薄板化，能够容易进行半导体晶片的放热性提高、半导体元件的低电阻化。通过提高半导体晶片的散热性，例如能够高效地释放在开关动作时产生的热，提高了元件动作的稳定性。通过实现半导体元件的低电阻化，能够减少能量损耗。
另外，根据实施方式1，即使使用热固性树脂作为表面保护膜的材料，也能够提高半导体元件的可靠性。另外，根据实施方式1，即使使半导体晶片的厚度变薄，半导体晶片也几乎不产生翘曲，由此能够稳定地进行之后进行的背面电极的形成、使半导体晶片单片化的切割等工序。由此，能够减少芯片不良。另外，根据实施方式1，由于不是像以往那样将半导体晶片的外周部增厚残留为预定宽度来确保半导体晶片的强度，所以能够增大半导体晶片的有效芯片区的面积。由此，能够增加从一片半导体晶片能够切割出的有效芯片数，所以能够减少制造成本。
(实施方式2)
接下来，对实施方式2的半导体装置的制造方法进行说明。图9是表示实施方式2的半导体装置的制造过程中的状态的剖视图。实施方式2的半导体装置的在切割线2形成的槽53的剖面形状与实施方式1的半导体装置不同。具体而言，如图9所示，槽53的剖面形状可以为宽度从开口侧朝向底部逐渐变窄的锥形(梯形)(w3＞w4)。优选与实施方式1同样地使槽53的开口侧的宽度w3为切割线2的宽度w1以下(w1≥w3)。另外，槽53的开口侧的宽度w3(优选槽53的底部的宽度w4)虽然可以比切割刀的刀刃的厚度窄，但优选比切割刀(未图示)的刀刃的厚度宽。其理由与实施方式1相同。槽53的底部的宽度w4虽然可以比切割刀的刀刃的厚度窄，但优选比切割刀的刀刃的厚度宽。其理由与实施方式1相同。
如上所述，根据实施方式2，能够得到与实施方式1相同的效果。
以上，本发明并不限于上述的实施方式，在不脱离本发明的主旨的范围内能够进行各种变更。例如，在上述的各实施方式中，虽然举例说明了使用热固性树脂作为表面保护膜的材料的情况，但本发明在使用通过固化而收缩的材料作为表面保护膜的材料的情况下也可应用，并起到相同的效果。另外，在上述的实施方式中，通过从背面侧研磨半导体晶片而使半导体晶片的厚度变薄，但并不限于此，例如也可以通过对半导体晶片的背面侧进行蚀刻，或在支承基板上贴合其它半导体晶片，或在支承基板上层叠外延层之后分离支持基板而使半导体晶片的厚度变薄。
另外，在上述的实施方式中，虽然举例说明了超结MOSFET，但并不限于此，可以应用通常的MOSFET、IGBT等用表面保护膜覆盖半导体晶片的正面的全部元件结构。另外，本发明并不限于硅基板，例如可以应用由碳化硅(SiC)基板等各种半导体材料构成的半导体基板。另外，在上述的各实施方式中，例如各部的尺寸、杂质浓度、制造工序的处理条件等根据要求的规格等进行各种设定。另外，各实施方式中，使导电型(n型、p型)互换也同样成立。
产业上的可利用性
以上，本发明的半导体装置及半导体装置的制造方法对逆变器等电力变换装置、各种工业用机械等的电源装置等中使用的半导体装置有用。
Claims (10)
1.一种半导体装置的制造方法，其特征在于，包括：
元件形成工序，在半导体晶片的正面侧形成元件结构；
保护膜形成工序，在所述元件形成工序之后，在所述半导体晶片的正面形成由热固性树脂构成的表面保护膜；
除去工序，将选择性地除去所述表面保护膜而使所述半导体晶片的正面露出的部分设为切割线，该切割线成为切割所述半导体晶片时的切缝；
致密化工序，在所述除去工序之后使所述表面保护膜致密化；
槽形成工序，在所述半导体晶片的正面的所述切割线的位置形成从所述半导体晶片的正面起算预定深度的槽；以及
薄板化工序，在所述槽形成工序之后，从背面侧对所述半导体晶片的厚度进行薄板化处理。
2.根据权利要求1所述的半导体装置的制造方法，其特征在于，
在所述槽形成工序中，以所述致密化工序之后的所述表面保护膜的厚度的1/2以上的所述预定深度形成所述槽。
3.根据权利要求1或2所述的半导体装置的制造方法，其特征在于，
在所述槽形成工序中，以比所述切割线的宽度窄的宽度形成所述槽。
4.根据权利要求1或2所述的半导体装置的制造方法，其特征在于，
在所述薄板化工序之后，还包括在所述半导体晶片的背面形成电极的背面电极形成工序。
5.根据权利要求4所述的半导体装置的制造方法，其特征在于，
在所述背面电极形成工序之后，还包括使所述半导体晶片单片化的切割工序。
6.根据权利要求1或2所述的半导体装置的制造方法，其特征在于，
在所述槽形成工序中，以比切割所述半导体晶片的切割刀的刀刃厚度更宽的宽度形成所述槽。
7.根据权利要求1或2所述的半导体装置的制造方法，其特征在于，
在所述槽形成工序中，通过各向异性干式蚀刻形成所述槽。
8.一种半导体装置，其特征在于，沿切割线切割半导体晶片而成的半导体基板的端面具备：
槽，其从所述半导体晶片的正面起算以预定深度设置于切割线；以及
表面保护膜，其覆盖所述半导体基板的正面侧的比所述槽的侧面更靠近内侧的部分且由热固性树脂构成。
9.根据权利要求8所述的半导体装置，其特征在于，
所述半导体基板的端面的所述槽以外的面为由切割刀切割而得到的切割面。
10.根据权利要求8或9所述的半导体装置，其特征在于，还具备：
元件结构，其被设置于所述半导体基板的正面侧，
所述表面保护膜覆盖所述元件结构。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2015-111772 | 2015-06-01 | ||
| JP2015111772A JP6492980B2 (ja) | 2015-06-01 | 2015-06-01 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN106206251A true CN106206251A (zh) | 2016-12-07 |
Family
ID=57453393
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201610304722.5A Pending CN106206251A (zh) | 2015-06-01 | 2016-05-10 | 半导体装置及半导体装置的制造方法 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP6492980B2 (zh) |
| CN (1) | CN106206251A (zh) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102017102127B4 (de) * | 2017-02-03 | 2023-03-09 | Infineon Technologies Ag | Verfahren zum Herstellen von Halbleitervorrichtungen unter Verwendung einer Epitaxie und Halbleitervorrichtungen mit einer lateralen Struktur |
| JP7313968B2 (ja) * | 2019-08-15 | 2023-07-25 | 株式会社ディスコ | ウエーハの加工方法 |
| CN115831736B (zh) * | 2023-02-13 | 2023-05-05 | 成都万应微电子有限公司 | 一种半导体材料产品的切割方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003332270A (ja) * | 2002-05-15 | 2003-11-21 | Renesas Technology Corp | 半導体装置およびその製造方法 |
| JP2005353856A (ja) * | 2004-06-11 | 2005-12-22 | Fuji Electric Device Technology Co Ltd | 半導体装置の製造方法 |
-
2015
- 2015-06-01 JP JP2015111772A patent/JP6492980B2/ja not_active Expired - Fee Related
-
2016
- 2016-05-10 CN CN201610304722.5A patent/CN106206251A/zh active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003332270A (ja) * | 2002-05-15 | 2003-11-21 | Renesas Technology Corp | 半導体装置およびその製造方法 |
| JP2005353856A (ja) * | 2004-06-11 | 2005-12-22 | Fuji Electric Device Technology Co Ltd | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP6492980B2 (ja) | 2019-04-03 |
| JP2016225511A (ja) | 2016-12-28 |
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| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| AD01 | Patent right deemed abandoned | ||
| AD01 | Patent right deemed abandoned |
Effective date of abandoning: 20211119 |