CN106158867A - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明提供了半导体器件及其制造方法。SRAM单元包括堆叠在第一垂直下拉晶体管上方的第一垂直上拉晶体管，并且堆叠在第二垂直下拉晶体管上方的第二垂直上拉晶体管。第一垂直上拉晶体管和第一垂直下拉晶体管的栅极通过第一通孔连接，同时所述第二垂直上拉晶体管和所述第二垂直下拉晶体管的栅极通过第二通孔连接。第一垂直上拉晶体管和第一垂直传输栅极晶体管的漏极通过第一导电迹线连接，而所述第二垂直上拉晶体管和所述第二垂直传输栅极晶体管的漏极通过第二导电迹线连接。第一垂直上拉晶体管的栅极通过第三通孔连接至第二导电迹线，而所述第二垂直上拉晶体管的栅极通过第四通孔连接至第一导电迹线。

Description

半导体器件及其制造方法
技术领域
本发明一般地涉及半导体技术领域，更具体地，涉及半导体器件及其制造方法。
背景技术
半导体工业通过最小部件尺寸的不断减小来改善多种集成电路的集成密度，从而允许将更多的电子器件(例如，晶体管、二极管、电阻器、电容器等)集成在给定区域上。
静态随机存取存储器(SRAM)单元也通常用于集成电路中。SRAM单元在不需要刷新的情况下也具有保持数据的有利特征。由于集成电路的集成密度改善，不断地需要减小SRAM单元的占位面积，因此也不断地需要增加SRAM单元的集成密度(例如，增大单位面积上的SRAM单元的数量)。
发明内容
为了解决现有技术中所存在的缺陷，根据本发明的一方面，提供了一种半导体器件，包括：第一下拉晶体管，包括第一垂直源极、所述第一垂直源极之上的第一垂直沟道、所述第一垂直沟道之上的第一垂直漏极、和围绕所述第一垂直沟道的第一栅电极；第一上拉晶体管，包括所述第一垂直漏极之上的第二垂直漏极、所述第二垂直漏极之上的第二垂直沟道、所述第二垂直沟道之上的第二垂直源极、和围绕所述第二垂直沟道的第二栅电极；第一通孔，连接所述第一栅电极和所述第二栅电极；第一导电迹线，具有介于所述第一垂直漏极和第二垂直漏极之间的第一部分；第一传输栅极晶体管，包括第三垂直源极、所述第三源极之上的第三垂直沟道、所述第三垂直沟道之上的第三垂直漏极、和围绕所述第三垂直沟道的第三栅电极；所述第一导电迹线具有所述第三垂直漏极上方的第二部分；第二下拉晶体管，包括第四垂直源极、所述第四垂直源极之上的第四垂直沟道、所述第四垂直沟道之上的第四垂直漏极、和围绕所述第四垂直沟道的第四栅电极；第二上拉晶体管，包括所述第四垂直漏极之上的第五垂直漏极、所述第五垂直漏极之上的第五垂直沟道、所述第五垂直沟道之上的第五垂直源极、和围绕所述第五垂直沟道的第五栅电极，所述第五栅电极具有在所述第一导电迹线的第二部分上方延伸的远端；第二通孔，连接所述第四栅电极和所述第五栅电极；第二导电迹线，具有介于所述第四垂直漏极和所述第五垂直漏极之间的第一部分；第二传输栅极晶体管，包括第六垂直源极、所述第六垂直源极之上的第六垂直沟道、所述第六垂直沟道之上的第六垂直漏极、和围绕所述第六垂直沟道的第六栅电极，所述第二导电迹线具有所述第六垂直漏极上方的第二部分，所述第二栅电极具有在所述第二导电迹线的第二部分上方延伸的远端；第三通孔，连接所述第二栅电极的远端和所述第二导电迹线的第二部分；以及第四通孔，连接所述第五栅电极的远端和所述第一导电迹线的第二部分。
在该半导体器件中，所述第一传输栅极晶体管沿着第一方向与所述第一下拉晶体管横向间隔开第一距离，所述第二传输栅极晶体管沿着基本垂直于所述第一方向的第二方向与所述第一下拉晶体管基本横向间隔开所述第一距离，并且所述第二下拉晶体管沿着所述第二方向与所述第一传输栅极晶体管基本横向间隔开所述第一距离。
在该半导体器件中，所述第一距离是所述半导体器件的最小可印刷间距。
在该半导体器件中，所述第一上拉晶体管和所述第二上拉晶体管中的至少一个包括垂直非结型晶体管。
在该半导体器件中，所述垂直非结型晶体管包括多晶半导体材料。
在该半导体器件中，所述第一导电迹线和所述第二导电迹线中的至少一个包括硅化物。
在该半导体器件中，所述第二垂直漏极与所述第一垂直漏极对准，并且所述第五漏极与所述第四垂直漏极对准。
该半导体器件进一步包括连接至所述第三栅电极和所述第六栅电极的字线。
该半导体器件进一步包括：第一n阱，所述第一垂直源极从所述第一n阱延伸；第二n阱，与所述第一n阱横向间隔开第一距离，所述第三垂直源极从所述第二n阱延伸；第三n阱，与所述第二n阱横向间隔开所述第一距离，所述第四垂直源极从所述第三n阱延伸；以及第四n阱，与所述第一n阱和所述第三n阱横向间隔开所述第一距离，所述第六垂直源极从所述第四n阱延伸。
该半导体器件进一步包括：第一电源通孔，连接至所述第一n阱；和第二电源通孔，连接至所述第三n阱，其中，所述第一电源通孔和所述第二电源通孔连接至电源轨。
根据本发明的另一方面，提供了一种半导体器件，包括：第一垂直下拉晶体管，位于所述半导体器件的第一有源层级中，所述第一垂直下拉晶体管包括在所述第一有源层级中横向延伸的第一栅电极；第一垂直上拉晶体管，堆叠在所述第一垂直下拉晶体管上方，所述第一垂直上拉晶体管位于所述半导体器件的第二有源层级中并且具有在所述第二有源层级中横向延伸的第二栅电极；第一通孔，连接所述第一有源层级中的所述第一栅电极和所述第二有源层级中的所述第二栅电极；第一导电迹线，设置在所述第一垂直下拉晶体管和所述第一垂直上拉晶体管之间，所述第一导电迹线将所述第一垂直下拉晶体管的漏极区和所述第一垂直上拉晶体管的漏极区彼此连接；第二垂直下拉晶体管，位于所述半导体器件的所述第一有源层级中，所述第二垂直下拉晶体管包括在所述第一有源层级中横向延伸的第三栅电极；第二垂直上拉晶体管，堆叠在所述第二垂直下拉晶体管的上方，所述第二垂直上拉晶体管位于所述半导体器件的第二有源层级中并且具有在所述第二有源层级中横向延伸的第四栅电极；第二通孔，连接所述第一有源层级中的所述第三栅电极和所述第二有源层级中的所述第四栅电极；第二导电迹线，设置在所述第二垂直下拉晶体管和所述第二垂直上拉晶体管之间，所述第二导电迹线将所述第二垂直下拉晶体管的漏极区和所述第二垂直上拉晶体管的漏极区彼此连接；第一垂直传输栅极晶体管，位于所述半导体器件的所述第一有源层级中，其中，所述第一导电迹线的一部分在所述第一垂直传输栅极晶体管的漏极区上方延伸并且与所述第一垂直传输栅极晶体管的漏极区接触；第二垂直传输栅极晶体管，位于所述半导体器件的所述第一有源层级中，其中，所述第二导电迹线的一部分在所述第二垂直传输栅极晶体管的漏极区上方延伸并且与所述第二垂直传输栅极晶体管的漏极区接触；第三通孔，将所述第二导电迹线中与所述第二垂直传输栅极晶体管的漏极区接触的部分和第二栅电极中在所述第二垂直传输栅极晶体管上方延伸的部分互连；以及第四通孔，将所述第一导电迹线中与所述第一垂直传输栅极晶体管的漏极区接触的部分和所述第四栅电极中在所述第一垂直传输栅极晶体管上方延伸的部分互连。
在该半导体器件中，所述第一垂直上拉晶体管与所述第一垂直下拉晶体管对准，并且所述第二垂直上拉晶体管与所述第二垂直下拉晶体管对准。
在该半导体器件中，所述第一垂直下拉晶体管和所述第二垂直上拉晶体管中的至少一个包括多晶半导体材料。
在该半导体器件中，所述第三通孔与所述第二垂直传输栅极晶体管的漏极区对准，并且所述第四通孔与所述第一垂直传输栅极晶体管的漏极区对准。
该半导体器件进一步包括：第一电源轨，连接至所述第一垂直上拉晶体管和所述第二垂直上拉晶体管；第二电源轨，连接至所述第一垂直下拉晶体管和所述第二垂直下拉晶体管。
根据本发明的又一方面，提供了一种方法，包括：形成第一垂直晶体管，所述第一垂直晶体管包括被第一介电层围绕的第一源极区、所述第一源极区之上的第一沟道区、所述第一沟道区之上并且被第二介电层围绕的第一漏极区、围绕所述第一沟道区的第一栅电极层，所述第一栅电极层设置在所述第一介电层和所述第二介电层之间；形成第二垂直晶体管，所述第二垂直晶体管包括被所述第一介电层围绕的第二源极区、所述第二源极区之上的第二沟道区、所述第二沟道区之上并且被所述第二介电层围绕的第二漏极区、和围绕所述第二沟道区的第二栅电极层，所述第二栅电极层不同于所述第一栅电极层并且设置在所述第一介电层和所述第二介电层之间；在所述第一垂直晶体管之上形成第三垂直晶体管；以及在所述第二垂直晶体管之上形成通孔，其中，通过第四垂直晶体管的栅电极围绕所述通孔的一部分。
在该方法中，所述第一垂直晶体管包括第一下拉晶体管，所述第二垂直晶体管包括第一传输栅极晶体管，所述第三垂直晶体管包括第一上拉晶体管，并且所述第四晶体管包括第二上拉晶体管。
在该方法中，在所述第一垂直晶体管之上形成所述第三垂直晶体管，包括：在所述第二介电层上方形成导电迹线，所述导电迹线围绕牺牲垂直结构中在所述第一垂直晶体管之上延伸的第一部分；将第三介电层形成在所述导电迹线上方并且形成为围绕所述牺牲垂直结构的第二部分；将第三栅电极层形成在所述第三介电层上方并且形成为围绕所述牺牲垂直结构的第三部分；将第四介电层形成在所述第三栅电极层上方并且形成为围绕所述牺牲垂直结构的第四部分；去除所述牺牲垂直结构以形成开口，所述开口暴露所述第一漏极区；在所述开口中的第一漏极区上方形成硅化物区；以及在所述硅化物区上方并且在所述开口中形成所述第三垂直晶体管。
在该方法中，在所述第一垂直晶体管上方形成所述第三垂直晶体管，包括：在所述第二介电层上方形成导电迹线，所述导电迹线的一部分与所述第一漏极区接触；在所述导电迹线上方形成第三介电层；在所述第三介电层上方形成所述第三栅电极层；在所述第三栅电极层上方形成第四介电层；形成穿过所述第三介电层、所述第三栅电极层、和所述第四介电层的开口，所述开口暴露所述导电迹线中与所述第一漏极区接触的部分，所述开口基本上与所述第一垂直晶体管对准；以及在所述开口中形成所述第三垂直晶体管。
在该方法中，所述第三垂直晶体管包括非结型晶体管，所述非结型晶体管包括多晶半导体材料。
附图说明
当结合附图进行阅读时，通过以下详细描述可以更好地理解本发明的各个方面。应该注意，根据工业中标准实践，各种部件没有按比例绘制。实际上，为了清楚地讨论，各种部件的尺寸可以任意地增大或减小。
图1示出了根据实施例的静态随机存取存储器(SRAM)单元的电路图。
图2示出了根据实施例的SRAM单元的立体(3D)布局图。
图3和图4示出了根据实施例的图2所示的SRAM单元的覆盖式顶视图。
图5示出了根据实施例的垂直晶体管的各种形状。
图6和图7示出了根据实施例的具有成形为条的垂直晶体管的SRAM单元的覆盖式顶视图。
图8至图18示出了根据实施例的制造SRAM单元的方法的一些步骤的流程图。
图19至图30示出了根据实施例的制造垂直晶体管自对准的SRAM单元的方法的一些步骤的流程图。
图31示出了根据实施例的SRAM单元的2×2阵列的覆盖式顶视图。
图32至图35示出了根据实施例的图31所示的SRAM单元的2×2阵列的第一有源层级的源极层级的覆盖式顶视图。
图36示出了根据实施例的图31所示的SRAM单元的2×2阵列的第一有源层级的沟道层级和漏极层级的覆盖式顶视图。
图37示出了根据实施例的图31所示的SRAM单元的2×2阵列的迹线层级的覆盖式顶视图。
图38示出了根据实施例的图31所示的SRAM单元的2×2阵列的第二有源层级的沟道层级和漏极层级的覆盖式顶视图。
图39和图40示出了根据实施例的图31所示的SRAM单元的2×2阵列的第二有源层级的源极层级的覆盖式顶视图。
具体实施方式
以下公开内容提供了许多不同实施例或实例，用于实现本发明的不同特征。以下将描述部件和布置的特定实例以简化本发明。当然，这些仅是实例并且不意欲限制本发明。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件形成为直接接触的实施例，也可以包括形成在第一部件和第二部件之间的附加部件使得第一部件和第二部件不直接接触的实施例。另外，本发明可以在多个实例中重复参考标号和/或字符。这种重复是为了简化和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等空间关系术语以描述如图所示的一个元件或部件与另一元件或部件的关系。除图中所示的方位之外，空间关系术语意欲包括使用或操作过程中的器件的不同的方位。装置可以以其它方式定位(旋转90度或在其他方位)，并且在本文中使用的空间关系描述符可同样地作相应地解释。
诸如SRAM单元的静态随机存取存储器(SRAM)单元包括垂直晶体管，根据各个示例性实施例提供该SRAM单元。讨论了实施例的一些变形例。在多个附图和示例性实施例中，相同的参考标号用于标示出相同的元件。此外，可以论述以特定顺序执行的本文中所论述的方法实施例，然而，可以以任何逻辑顺序执行其他方法实施例。
图1示出了根据一个或多个实施例的SRAM单元100的电路图。SRAM单元100包括上拉晶体管PU1和PU2、下拉晶体管PD1和PD2、和传输栅极晶体管PG1和PG2，这些晶体管可以包括在SRAM单元100的写部分中。在一些实施例中，SRAM单元100还可以包括可以电连接至上拉晶体管PU1和PU2、下拉晶体管PD1和PD2、和传输栅极晶体管PG1和PG2的读部分(在图1中未示出)。如电路图中所示，上拉晶体管PU1和PU2是P型晶体管，而下拉晶体管PD1和PD2和传输栅极晶体管PG1和PG2是n型晶体管。
如图所示，晶体管PU1和PD1形成介于第一电源电压Vdd和第二电源电压Vss(例如，接地电压)之间的第一反相器INV1。上拉晶体管PU1和下拉晶体管PD1的漏极连接在一起，并且上拉晶体管PU1和下拉晶体管PD1的栅极连接在一起。晶体管PU2和PD2形成介于第一电源电压Vdd和第二电源电压Vss之间的第二反相器INV2。上拉晶体管PU2和下拉晶体管PD2的漏极连接在一起，并且上拉晶体管PU2和下拉晶体管PD2的栅极连接在一起。上拉晶体管PU1和PU2的源极连接至第一电源电压Vdd，而下拉晶体管PD1和PD2的源极连接至第二电源电压Vss。
如图1所示，反相器INV1和INV2交叉耦合以形成数据锁存器。例如，晶体管PU1和PD1的栅极(其连接在一起)进一步连接至晶体管PU2和PD2的漏极。类似地，晶体管PU2和PD2的栅极(其连接在一起)进一步连接至晶体管PU1和PD1的漏极。数据锁存器的存储节点N1通过第一传输栅极晶体管PG1连接至位线BL，并且存储节点N2通过第二传输栅极晶体管PG2连接至互补位线BLB。存储节点N1和N2是通常为相反逻辑电平(逻辑高或逻辑低)的互补节点。第一传输栅极晶体管PG1和第二传输栅极晶体管PG2连接至字线WL。
单元100可以是单个SRAM单元。包括在SRAM单元100中的上拉晶体管PU1和PU2、下拉晶体管PD1和PD2、和传输栅极晶体管PG1和PG2可以形成为垂直晶体管，以努力减小SRAM单元100的占位面积，并且因此，以提高多个这样的SRAM单元100的集成密度。在图2中示出了具有形成为垂直晶体管的晶体管PU1、PU2、PD1、PD2、PG1、和PG2的SRAM单元100的实例。
图2示出了根据一个或多个实施例的SRAM单元100的立体(3D)布局。SRAM单元100包括下拉晶体管PD1(被称为第一下拉晶体管PD1)，该下拉晶体管包括源极区102、漏极区106和设置在源极区102与漏极区106之间的沟道区(在图2中没有标记出，在图9中参见部件806b)。应该注意，尽管元件102和106分别被称为源极区和漏极区，但是元件102和106中的每个也可以被称为源极/漏极区。第一下拉晶体管PD1可以形成在第一有源层级L1中。第一下拉晶体管PD1可以是垂直晶体管，因此，第一下拉晶体管PD1的源极区102、漏极区106和沟道区可以分别是垂直源极、垂直漏极和垂直沟道。如图2所示，第一下拉晶体管PD1的沟道区可以形成在源极区102之上，而漏极区106可以形成在沟道区之上。
第一下拉晶体管PD1还包括围绕(包裹着)第一下拉晶体管PD1的沟道区的栅电极104(下文中，被简称为“栅极104”)。作为实例，如图2所示，第一下拉晶体管PD1的栅极104可以形成为具有包裹着第一下拉晶体管PD1的沟道区的第一部分的导电部件，而栅极104的第二部分远离第一下拉晶体管PD1的沟道区延伸。第一下拉晶体管PD1的栅极104可以包括含金属材料，诸如，TiN、TaN、TiAl、TaAl、含Ti材料、含Ta材料、含Al材料、含W材料、TiSi、NiSi、PtSi、具有硅化物的多晶硅、含Cu材料、难熔金属等、它们的组合、或它们的多层。第一下拉晶体管PD1包括设置在第一下拉晶体管PD1的栅极104和沟道区之间的介电材料(参见以下关于图11的描述)。
在实施例中，第一下拉晶体管PD1可以是结型晶体管。例如，源极区102和漏极区106可以包括半导体材料，该半导体材料还包括使源极区102和漏极区106具有第一导电性(例如，n型)的掺杂剂。另一方面，设置在源极区102和漏极区106之间的沟道区可以包括半导体材料，该半导体材料还包括使沟道区具有不同于第一导电性的第二导电性(例如，p型)的掺杂剂。
源极区102、沟道区和漏极区106可以包括任何适当的半导体材料，诸如，硅、锗、硅锗、它们的组合等。例如，在实施例中，源极区102和漏极区106中的每个都包括掺杂硅，而沟道区包括非掺杂(或轻掺杂)硅。然而，在另一实施例中，沟道区可以包括掺杂硅，而源极区102和漏极区106包括掺杂硅锗。在第一下拉晶体管PD1是n型晶体管的实施例中，源极区102和漏极区106可以掺杂有N型掺杂剂，诸如磷或砷，而沟道区可以掺杂有P型掺杂剂，诸如硼或镓。
在实施例中，源极区102和漏极区106的掺杂浓度大于沟道区的掺杂浓度。例如，源极区102和漏极区106的掺杂浓度可以在约1×1020cm-3至约2×1021cm-3的范围内，或者甚至更大，而设置在源极区102和漏极区106之间的沟道区的掺杂浓度可以小于约1×1018cm-3。
在另一实施例中，第一下拉晶体管PD1可以非结型晶体管。在这样的实例中，第一下拉晶体管PD1的漏极区106、源极区102、沟道区可以包括多晶半导体材料，诸如，硅、锗、硅锗、它们的组合等。第一下拉晶体管PD1的源极区106、源极区102、沟道区的多晶半导体材料可以具有相同的导电性(例如，n型)。
SRAM单元100包括上拉晶体管PU1(被称为第一上拉晶体管PU1)，其包括源极区108、漏极区112和设置在源极区108与漏极区112之间的沟道区(在图2中没有标示出，参见下文中关于图16的描述)。应该注意，尽管元件108和112分别被称为源极区和漏极区，但是元件108和112中的每一个都被称为源极/漏极区。第一上拉晶体管PU1可以形成在不同于第一有源层级L1的第二有源层级L2中。作为实例，第二有源层级L2可以位于第一有源层级L1之上。因此，第一上拉晶体管PU1可以形成在第一下拉晶体管PD1之上。作为实例，第一上拉晶体管PU1可以堆叠在第一下拉晶体管PD1上方。
在一些实施例中，第一上拉晶体管PU1可以与第一下拉晶体管PD1自对准(例如，参见以下关于图19至图30的描述)。然而，在其他实施例中，第一上拉晶体管PU1可以不与第一下拉晶体管PD1自对准(例如，参见以下关于图8至图18的描述)。第一上拉晶体管PU1可以是垂直晶体管，因此，第一上拉晶体管PU1的源极区108、漏极区112以及沟道区可以分别是垂直源极、垂直漏极以及垂直沟道。如图2所示，第一上拉晶体管PU1的沟道区可以形成在漏极区112之上，而源极区108可以形成在第一上拉晶体管PU1的沟道区之上。此外，如图2所示，第一上拉晶体管PU1的漏极区112可以形成在第一下拉晶体管PD1的漏极区106之上。
第一上拉晶体管PU1还包括围绕(例如，包裹着)第一上拉晶体管PU1的沟道区的栅电极110(下文中，被简称为“栅极110”)。作为实例，如图2所示，第一上拉晶体管PU1的栅极110可以形成为具有包裹着第一上拉晶体管PU1的沟道区的第一部分的导电部件，而栅极110的第二部分可远离第一上拉晶体管PU1的沟道区延伸。第一上拉晶体管PU1的栅极110可以包括与第一下拉晶体管PD1的栅极104类似的材料。第一上拉晶体管PU1可以包括设置在第一上拉晶体管PU1的栅极110和沟道区之间的介电材料(参见以下关于图16的描述)。
在一些实施例中，第一上拉晶体管PU1可以是非结型晶体管。在这样的实例中，第一上拉晶体管PU1的漏极区112、源极区108、沟道区可以包括多晶半导体材料，诸如，硅、锗、硅锗、它们的组合等。第一上拉晶体管PU1的源极区112、源极区108、沟道区的多晶半导体材料可以具有相同的导电性(例如，p型)。
如图1所示，第一上拉晶体管PU1和第一下拉晶体管PD1的漏极可以连接在一起。如图2所示，可以通过设置在第一上拉晶体管PU1的漏极区112和第一下拉晶体管PD1的漏极区106之间的第一导电迹线114来实现该连接。第一导电迹线114可以设置在第一有源层级L1和第二有源层级L2之间。第一导电迹线114可以与漏极区106和112中的每个接触(例如，物理接触和/或电接触)，从而将第一上拉晶体管PU1和第一下拉晶体管PD1的漏极连接在一起。第一导电迹线114可以包括适当的导电材料，诸如，铜、钨、它们的组合等。可选地或另外地，第一导电迹线114可以包括硅化物，诸如钴硅化物、钛硅化物、镍硅化物、钯硅化物、铂硅化物、铒硅化物、它们的组合等。
如图1所示，第一上拉晶体管PU1和第一下拉晶体管PD1的栅极连接在一起。可以通过与第一上拉晶体管PU1的栅极(例如，栅极110的第二部分)和第一下拉晶体管PD1的栅极104(例如，栅极104的第二部分)接触的第一通孔202(在图2中，示出为虚线)来实现该连接，从而将第一上拉晶体管PU1和第一下拉晶体管PD1的栅极电连接在一起。在一些实施例中，第一通孔202可以包括硅化物(例如，包括与第一导电迹线114类似的材料)。在其他实施例中，第一通孔202可以包括含金属材料(例如，包括与第一下拉晶体管PD1的栅极类似的材料)。
如图1所示，第一上拉晶体管PU1和第一下拉晶体管PD1的源极可以分别地连接至第一电源电压Vdd和第二电源电压Vss。因此，图2中所示的第一上拉晶体管PU1和第一下拉晶体管PD1的源极区108和102可以分别地电连接至第一电源电压Vdd和第二电源电压Vss。可以通过使用金属线和/或通孔(例如在图2中没有示出；参见以下关于图33、图39和图40的描述)来实现该连接。
SRAM单元100包括下拉晶体管PD2(被称为第二下拉晶体管PD2)，该下拉晶体管包括源极区116、漏极区120和设置在源极区116与漏极区120之间的沟道区(在图2中没有标记出，参见图9中的部件806b)。应该注意，尽管元件116和120分别被称为源极区域和漏极区，但是元件116和120中的每个还可以被称为源极/漏极区。第二下拉晶体管PD2可以形成在第一有源层级L1中。第二下拉晶体管PD2可以是垂直晶体管，因此，第二下拉晶体管PD2的源极区116、漏极区120和沟道区可以分别是垂直源极、垂直漏极和垂直沟道。如图2所示，第二下拉晶体管PD2的沟道区可以形成在源极区116之上，而漏极区120可以形成在第二下拉晶体管PD2沟道区之上。
第二下拉晶体管PD2还包括围绕(包裹着)第二下拉晶体管PD2的沟道区的栅电极118(下文中，被简称为“栅极118”)。作为实例，如图2所示，第二下拉晶体管PD2的栅极118可以形成为具有包裹着第二下拉晶体管PD2的沟道区的第一部分的导电部件，而栅极118的第二部分远离第二下拉晶体管PD2延伸。第二下拉晶体管PD2的栅极118可以包括与第一下拉晶体管PD1的栅极104类似的材料。第二下拉晶体管PD2可以包括设置在第二下拉晶体管PD2的栅极118和沟道区之间的介电材料(参见以下关于图11的描述)。
在实施例中，第二下拉晶体管PD2可以是结型晶体管(例如，类似于以上关于第一下拉晶体管PD1所述的结型晶体管)。在其他实施例中，第二下拉晶体管PD2可以是非结型晶体管(例如，类似于以上关于第一下拉晶体管PD1所述的非结型晶体管)。第二下拉晶体管PD2具有与第一下拉晶体管PD1类似的导电性(例如，n型)。第二下拉晶体管PD2的源极区116、漏极区120和沟道区可以分别地包括与第一下拉晶体管PD1源极区102、漏极区106和沟道区类似的材料、掺杂剂和/或掺杂浓度。
SRAM单元100包括上拉晶体管PU2(被称为第二上拉晶体管PU2)。如图2所示，第二上拉晶体管PU2形成在第二有源层级L2中。因此，第二上拉晶体管PU2可以形成在第二下拉晶体管PD2之上。作为实例，第二上拉晶体管PU2可以堆叠在第二下拉晶体管PD2上方。在一些实施例中，第二上拉晶体管PU2可以与第二下拉晶体管PD2自对准(例如，参见以下关于图19至图30的描述)。然而，在其他实施例中，第二上拉晶体管PU2可以不与第二下拉晶体管PD2自对准(例如，参见以下关于图8至图18的描述)。
第二上拉晶体管PU2包括源极区122、漏极区126和设置在源极区122和漏极区126之间的沟道区(在图2中没有标示出，参见下文中关于图16的描述)。应该注意，尽管元件122和126分别被称为源极区和漏极区，但是元件122和126中的每一个都可以被称为源极/漏极区。第二上拉晶体管PU2可以是垂直晶体管，因此，第二上拉晶体管PU2的源极区122、漏极区126以及沟道区可以分别是垂直源极、垂直漏极以及垂直沟道。如图2所示，第二上拉晶体管PU2的沟道区可以形成在漏极区126之上，而源极区122可以形成在第二上拉晶体管PU2的沟道区之上。此外，如图2所示，第二上拉晶体管PU2的漏极区126可以形成在第二下拉晶体管PD2的漏极区120之上。
第二上拉晶体管PU2还包括围绕(例如，包裹着)第二上拉晶体管PU2的沟道区的栅电极124(下文中，被简称为“栅极124”)。作为实例，如图2所示，第二上拉晶体管PU2的栅极124可以形成为具有包裹着第二上拉晶体管PU2的沟道区的第一部分的导电部件，而栅极124的第二部分可以远离第二上拉晶体管PU2的沟道区延伸。第二上拉晶体管PU2的栅极124可以包括与第一下拉晶体管PD1的栅极104类似的材料。第二上拉晶体管PU2可以包括设置在第二上拉晶体管PU2的栅极124和沟道区之间的介电材料(参见以下关于图16的描述)。
在一些实施例中，第二上拉晶体管PU2可以是非结型晶体管(例如，类似于以上关于第一上拉晶体管PU1所述的非结型晶体管)。第二上拉晶体管PU2可以具有与第一上拉晶体管PU1相同的导电性(例如，p型)。第二上拉晶体管PU2的源极区122、漏极区126和沟道区可以分别地包括与第一上拉晶体管PU1的源极区108、漏极区106和沟道区类似的材料、掺杂剂和/或掺杂浓度。
如图1所示，第二上拉晶体管PU2和第二下拉晶体管PD2的漏极连接在一起。如图2所示，可以通过设置在第二上拉晶体管PU2的漏极区126和第二下拉晶体管PD2的漏极区120之间的第二导电迹线128来实现该连接。第二导电迹线128可以设置在第一有源层级L1和第二有源层级L2之间。第二导电迹线128可以与漏极区120和126中的每个接触(例如，物理接触和/或电接触)，从而将第二上拉晶体管PU2和第二下拉晶体管PD2的漏极连接在一起。第二导电迹线128可以包括与第一导电迹线114类似的材料。
如图1所示，第二上拉晶体管PU2和第二下拉晶体管PD2的栅极连接在一起。可以通过与第二上拉晶体管PU2的栅极124(例如，栅极124的第二部分)和第二下拉晶体管PD2的栅极118(例如，栅极118的第二部分)接触的第二通孔204(在图2中示出为虚线204)来实现该连接，从而将第二上拉晶体管PU2和第二下拉晶体管PD2的栅极电连接在一起。在一些实施例中，第二通孔204可以包括与第一通孔202类似的材料。
如图1所示，第二上拉晶体管PU2和第二下拉晶体管PD2的源极可以分别地连接至第一电源电压Vdd和第二电源电压Vss。因此，图2中所示的第二上拉晶体管PU2和第二下拉晶体管PD2的源极区122和116可以分别地电连接至第一电源电压Vdd和第二电源电压Vss。可以通过使用金属线和/或通孔(例如在图2中没有示出；参见以下关于图33、图39和图40的描述)来实现该连接。
SRAM单元100包括第一传输栅极晶体管PG1和第二传输栅极晶体管PG2。传输栅极晶体管PG1和PG2可以形成在与第一下拉晶体管PD1和第二下拉晶体管PD2相同的有源层级中。如图2所示，第一下拉晶体管PD1和第二下拉晶体管PD2可以分别地形成在第一有源层级L1的第一有源区和第二有源区中，而第一传输栅极晶体管PG1和第二传输栅极晶体管PG2可以形成在第一有源层级L1的第三有源区和第四有源区中。
第一传输栅极晶体管PG1包括源极区130、漏极区134和设置在源极区130与漏极区134之间的沟道区(在图2中未标示出；参见图9中的部件806b)。应该注意，尽管元件130和134分别被称为源极区和漏极区，但是元件130和134中的每个还可以被称为源极/漏极区。第一传输栅极晶体管PG1可以是垂直晶体管，因此，第一传输栅极晶体管PG1的源极区130、漏极区134和沟道区可以分别为垂直源极、垂直漏极和垂直沟道。如图2所示，第一传输栅极晶体管PG1的沟道区可以形成在源极区130之上，而漏极区134可以形成第一传输栅极晶体管PG1的沟道区之上。第一传输栅极晶体管PG1的源极区130、漏极区134和沟道区可以包括与第一下拉晶体管PD1或第二下拉晶体管PD2类似的材料、掺杂剂和/或掺杂浓度。
第一传输栅极晶体管PG1还包括围绕(例如，包裹着)第一传输栅极晶体管PG1的沟道区的栅电极132(下文中，被简称为“栅极132”)。作为实例，如图2所示，第一传输栅极晶体管PG1的栅极132可以形成为具有包裹着第一传输栅极晶体管PG1的沟道区的第一部分的导电部件，而栅极132的第二部分可远离第一传输栅极晶体管PG1的沟道区延伸。第一传输栅极晶体管PG1的栅极132可以包括与第一下拉晶体管PD1的栅极104类似的材料。第一传输栅极晶体管PG1可以包括设置在第一传输栅极晶体管PG1的栅极132和沟道区之间的介电材料(参见以下关于图11的描述)。
如图1所示，第一上拉晶体管PU1和第一下拉晶体管PD1的漏极连接至第一传输栅极晶体管PG1的漏极。如图2所示，可以使用第一导电迹线来实现该连接。用作说明性地，第一导电迹线114可以具有设置在第一上拉晶体管PU1的漏极112和第一下拉晶体管PD1的漏极106之间的第一部分。第一导电迹线114可以另外具有在第一传输栅极晶体管PG1的漏极区134的上方延伸的第二部分。第一导电迹线114的第二部分与第一传输栅极晶体管PG1的漏极区134接触(例如，物理接触和/或电接触)，从而将第一上拉晶体管PU1和第一下拉晶体管PD1的漏极连接至第一传输栅极晶体管PG1的漏极。
如图1所示，第一传输栅极晶体管PG1的栅极连接至字线WL，而第一传输栅极晶体管PG1的源极连接至位线BL。用作说明性地，第一传输栅极晶体管PG1的源极区130通过使用金属线和/或通孔(在图2中未示出；参见以下关于图33和图34的描述)可以电连接至位线BL。此外，第一传输栅极晶体管PG1的栅极132可以通过使用导电层和/或通孔(在图2中未示出；参见以下关于图36的描述)电连接至字线WL。
第二传输栅极晶体管PG2包括源极区136、漏极区140和设置在源极区136与漏极区140之间的沟道区(在图2中未示出，参见图9中的部件806b)。应该注意，尽管元件136和140分别被称为源极区和漏极区，但是元件136和140中的每个还可以被称为源极/漏极区。第二传输栅极晶体管PG2可以是垂直晶体管，因此，第二传输栅极晶体管PG2的源极区136、漏极区140和沟道区可以分别为垂直源极、垂直漏极和垂直沟道。如图2所示，第二传输栅极晶体管PG2的沟道区可以形成在源极区136之上，而漏极区140可以第二传输栅极晶体管PG2的沟道区之上。第二传输栅极晶体管PG2的源极区136、漏极区140和沟道区可以包括与第一下拉晶体管PD1或第二下拉晶体管PD2类似的材料、掺杂剂和/或掺杂浓度。
第二传输栅极晶体管PG2还可以包括围绕(例如，包裹着)第二传输栅极晶体管PG2的沟道区的栅电极138(下文中，被简称为“栅极138”)。作为实例，如图2所示，第二传输栅极晶体管PG2的栅极138可以形成为具有包裹着第二传输栅极晶体管PG2的沟道区的第一部分的导电部件，而栅极138的第二部分可远离第二传输栅极晶体管PG2的沟道区延伸。第二传输栅极晶体管PG2的栅极138可以包括与第一下拉晶体管PD1的栅极104类似的材料。第二传输栅极晶体管PG2可以包括设置在第二传输栅极晶体管PG2的栅极138和沟道区之间的介电材料(参见以下关于图11的描述)。
如图1所示，第二上拉晶体管PU2和第二下拉晶体管PD2的漏极连接至第二传输栅极晶体管PG2的漏极。如图2所示，可以使用第二导电迹线128来实现该连接。用作说明性地，第二导电迹线128可以具有设置在第二上拉晶体管PU2的漏极126和第二下拉晶体管PD2的漏极120之间的第一部分。第二导电迹线128可以另外具有在第二传输栅极晶体管PG2的漏极区140的上方延伸的第二部分。第二导电迹线128的第二部分与第二传输栅极晶体管PG2的漏极区140接触(例如，物理接触和/或电接触)，从而将第二上拉晶体管PU2和第二下拉晶体管PD2的漏极连接至第二传输栅极晶体管PG2的漏极。
如图1所示，第二传输栅极晶体管PG2的栅极连接至字线WL，而第二传输栅极晶体管PG2的源极连接至互补位线BLB。用作说明性地，第二传输栅极晶体管PG2的源极区136通过使用金属线和/或通孔(在图2中未示出；参见以下关于图33和图34的描述)可以电连接至互补位线BLB。此外，第二传输栅极晶体管PG2的栅极138可以通过使用导电层和/或通孔(在图2中未示出)电连接至字线WL。
如图1所示，通过将晶体管PU1和PD1的栅极连接至晶体管PU2和PD2的漏极来形成数据锁存器。如图2所示，可以使用第三通孔206和第二导电迹线128来实现该连接。例如，第一上拉晶体管PU1的栅极110的第二部分可以在与第二传输栅极晶体管PG2的漏极区140接触的第二导电迹线128的第二部分上方进一步延伸。第三通孔206可以位于栅极110的第二部分和第二导电迹线128的第二部分之间并且可以将栅极110和第二导电迹线128彼此连接，从而晶体管PU1和PD1的栅极连接至晶体管PU2和PD2的漏极。第三通孔206可以形成在第二有源层级L2中并且可以包括与第一下拉晶体管PD1的栅极104类似的材料。因此，附加的通孔层级可以用于上拉晶体管PU1和PU2的栅极连接至晶体管PD1和PD2的栅极之间的接触件。在一些实施例中，第三通孔206可以与第二传输栅极晶体管PG2自对准(例如，参见以下关于图19至30的描述)。然而，在其他实施例中，第三通孔206可以不与第二传输栅极晶体管PG2自对准(例如，参见以下关于图8至18的描述)。
类似地，通过将晶体管PU2和PD2的栅极连接至晶体管PU1和PD1的漏极来形成数据存储器。如图2所示，可以使用第四通孔208和第一导电迹线114来实现该连接。例如，第二上拉晶体管PU2的栅极124的第二部分可以进一步地在与第一传输栅极晶体管PG1的漏极区134接触的第一导电迹线114的第二部分上方延伸。第四通孔208可以位于栅极124的第二部分和第一导电迹线114的第二部件之间，并且可以将栅极124和第一导电迹线114彼此连接，从而将晶体管PU2和PD2的栅极连接至晶体管PU1和PD1的漏极。第四通孔208可以形成在第二有源层级L2中并且可以包括与第一下拉晶体管PD1的栅极104类似的材料。因此，附加的通孔层级可以用于上拉晶体管PU1和PU2的栅极和下拉晶体管PD1和PD2的栅极之间的接触件。在一些实施例中，第四通孔208可以与第一传输栅极晶体管PG1自对准(例如，参见以下关于图19至30的描述)。然而，在其他实施例中，第四通孔208可以不与第一传输栅极晶体管PG1自对准(例如，参见以下关于图8至18的描述)。
图3示出了根据一个或多个实施例的SRAM单元100的第一有源层级L1、第一导电迹线114和第二导电迹线128的覆盖式顶视图。图4示出了根据一个或多个实施例的图2所示的SRAM单元100的第二有源层级L2的覆盖式顶视图。如图3所示，单个SRAM单元100具有大约2F的第一宽度和大约2F的第二宽度，其中，F是SRAM单元100的最小可打印间距。因此，SRAM单元100的占位面积为大约4F2。目前的具有垂直晶体管的单个SRAM单元设计具有大约10F2的占位面积。因此，与目前的SRAM单元设计相比较，具有图2至图4所示的布局的SRAM单元100具有减小的占位面积(例如，减小大约60％)。因此，可以增加多个这样的SRAM单元100的集成密度。
如图3所示，第一通孔202的尺寸DMV1(例如，宽度)可以基本上等于第一下拉晶体管PD1的栅极104的尺寸DMG1(例如，宽度)。此外，第二通孔204的尺寸DMV2(例如，宽度)可以基本上等于栅极118的尺寸DMG2(例如，宽度)。图3和图4还示出了在顶视图中的第一下拉晶体管PD1、第二下拉晶体管PD2、第一传输栅极晶体管PG1和第二传输栅极晶体管PG2的相对位置。在图2中也可以观测到这些晶体管的相对位置。例如，第一传输栅极晶体管PG1可以沿着第一方向(例如，沿着Y方向)与第一下拉晶体管PD1间隔开第一距离(例如，基本等于F的距离)，而第二传输栅极晶体管PG2可以沿着基本上垂直于第一方向的第二方向(例如，沿着X方向)与第一下拉晶体管PD1基本上间隔开第一距离。此外，第二下拉晶体管PD2可以沿着第二方向(例如，沿着X方向)与第一传输栅极晶体管PG1横向基本上间隔开第一距离。此外由此推断，第二下拉晶体管PD2可以沿着第一方向(例如，沿着Y方向)与第二传输栅极晶体管PG2基本上间隔开第一距离。
在图2至图4所示的实例中，垂直晶体管PU1、PU2、PD1、PD2、PG1、和PG2具有圆形截面。因此，在图2至图4所示的实例中，垂直晶体管PU1、PU2、PD1、PD2、PG1、和PG2可以成形为布线(例如，纳米线)。然而，在其他实施例中，垂直晶体管PU1、PU2、PD1、PD2、PG1、和PG2可以具有其他形状。图5示出了根据一个或多个实施例的垂直晶体管PU1、PU2、PD1、PD2、PG1、和PG2可以具有的一些形状。如图5所示，上拉晶体管PU1和PU2、下拉晶体管PD1和PD2、传输栅极晶体管PG1和PG2可以形成为椭圆形502、条504、圆角正方形506、正方形508、矩形510、三角形512、六边形514。其他形状也是可能的。作为实例，SRAM单元100的所有晶体管可以成形为条504。在这样的实施例中，SRAM单元100的第一有源层级L1、第一导电迹线114和第二导电迹线128的覆盖式顶视图可以为如图6所示。类似地，在这样的实施例中，SRAM单元100的第二有源层级L2的覆盖式顶视图可以为如图7所示。
图8至图18示出了根据一个或多个实施例的制造SRAM单元100的方法的一些步骤的流程图。图8至图18所示的流程图示出了第一导电迹线114和第二导电迹线128包括硅化物的实例；然而，第一导电迹线114和第二导电迹线128包括其他导电材料的其他实例也是预期的。图8示出了半导体器件802，该半导体器件可以是半导体晶圆并且可以包括硅(Si)、绝缘体上硅(SOI)；锗(Ge)；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、和/或锑化铟；合金半导体，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、和/或GaInAsP；或它们的组合。半导体衬底802可以是块状半导体衬底、绝缘体上半导体(SOI)衬底、多层或梯度半导体衬底等。图8还示出了形成在半导体衬底802上方的第一掺杂区804。第一掺杂区804可以为包括源极层804a、沟道层804b和漏极层804c的多层半导体衬底。在特定实施例中，第一掺杂区804的源极层804a、沟道层804b和漏极层804c的至少一部分用于形成第一下拉晶体管PD1、第二下拉晶体管PD2、第一传输栅极晶体管PG1、和第二传输栅极晶体管PG2的源极区、沟道区和漏极区。第一掺杂区804的源极层804a、沟道层804b和漏极层804c可以分别包括与第一下拉晶体管PD1的源极区102、沟道区和漏极区106类似的材料、掺杂剂和/或掺杂浓度。
可以使用利用半导体衬底802的暴露区作为生长引发剂的外延生长工艺来形成第一掺杂区804。例如，在一些实施例中，外延生长工艺可以是分子束外延(MBE)、液相外延(LPE)、汽相外延(VPE)、选择性外延生长(SEG)或它们的组合。其他外延生长工艺也是可能的。在实施例中，相同的外延生长工艺可以用于形成第一掺杂区域804的源极层804a、沟道层804b和漏极层804c中的每个。然而，在另一实施例中，不同的外延生长工艺可以用于形成第一掺杂区域804的源极层804a、沟道层804b和漏极层804c。
在实施例中，随着每层的生长，将掺杂剂引入第一掺杂区域804的源极层804a、沟道层804b和漏极层804c的半导体材料中。作为实例，在源极层804a的外延生长工艺期间，伴随用于源极层804a的半导体材料的前体物反应，包括期望掺杂剂的前体原位被放置在反应容器中。这样，在生长源极层804a的同时，将掺杂剂引入或包含在源极层804a的半导体材料中，以为该源极层804a提供期望的导电性。虽然以上所提及的实例涉及源极层804a，但是随着每层的生长，类似的工艺可以用于将掺杂剂引入沟道层804b和漏极层804c的半导体材料中。
可选地，在另一实施例中，在生长每层之后，掺杂剂可以引入第一掺杂区804的源极层804a、沟道层804b和漏极层804c的半导体材料中。作为实例，在没有掺杂剂的情况下生长源极层804a的半导体材料，并且在生长源极层804a之后，但是在生长沟道层804b之前，将诸如注入工艺或扩散工艺的引入工艺用于将掺杂剂引入源极层804a。一旦将掺杂剂引入源极层804a，就可以执行退火工艺以激活该掺杂剂。此后，可以开始沟道层804b的外延生长。尽管以上所提供的实例涉及源极层804a，但是在生长每层之后，可以使用类似的工艺，以将掺杂剂引入沟道层804b和漏极层804c的半导体材料中。
参考图9，例如使用掩蔽和蚀刻工艺由第一掺杂区804生成第一垂直结构806。作为实例，图案化的掩模(在图9中没有示出)可以形成在第一掺杂区804的一部分上方。当使用适当的蚀刻工艺(例如，诸如反应离子蚀刻(RIE)的各向异性蚀刻)使第一掺杂区804凹进以形成第一垂直结构806时，图案化的掩模可以用作掩模。此后，作为实例，可以使用剥离工艺(例如，湿式剥离工艺)或灰化工艺(例如，等离子灰化工艺)来去除图案化的掩模，以获得图9所示的布置。第一垂直结构806可以在与半导体衬底802的顶面平行的平面中具有圆形、正方形、矩形、卵形、椭圆形等(例如，如图5所示)的截面。在图9的实例中，为了清晰和简单地示出一些实施例的各个方面，仅示出了一个第一垂直结构806。然而，实际上，可以形成多个这样的垂直结构806。作为实例，可以形成四个垂直结构806，并且四个垂直结构806可以用于制造如图1和2所示的SRAM单元100的下拉晶体管PD1、PD2和传输栅极晶体管PG1、PG2。
第一垂直晶体管806包括源极区806a、源极区806a之上的沟道区806b、以及沟道区806b之上的漏极区806c。如上所述，第一垂直结构806可以用于制造如图1和2所示的SRAM单元100的下拉晶体管PD1、PD2、和传输栅极晶体管PG1、PG2中的任一个。这样，第一垂直晶体管806可以被识别为如图2所示的源极区102、116、130、和136中的任一个。类似地，第一垂直晶体管806的漏极区806c可以被识别为如图2所示的漏极区106、120、134、和140中的任一个。以类似的方式，第一垂直晶体管806的沟道区806b可以被识别为如图2所示的SRAM单元100的下拉晶体管PD1、PD2和传输栅极晶体管PG1、PG2中的任一个的沟道区。
参考图10，第一介电层808形成在半导体衬底802上并且围绕第一垂直结构806的源极区806a。在一些实施例中，第一介电层808为通过可流动的CVD(FCVD)(例如，在远程等离子体***中的基于CVD材料沉积)和诸如的退火的后固化所形成的氧化物。在其他实施例中，第一介电层808可以通过诸如CVD、PECVD等或它们的组合的另一沉积技术形成，并且可以是介电材料，诸如，氧化硅、磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼磷硅酸盐玻璃(BPSG)、未掺杂的硅玻璃(USG)、氮化物、氮氧化物等。
在一些实施例中，第一介电层808可以覆盖源极区804a、沟道区804b和漏极区804c的侧壁以及第一垂直结构806的顶面。在这样的实施例中，可以执行回蚀刻工艺，以从第一垂直结构806的顶面以及从漏极区806c和沟道区806b的侧壁去除多余的部分，而保留通过第一介电层808所覆盖的源极区806a的侧壁。
参考图11，形成第一栅极介电层810和第一栅电极812。第一栅极介电层810共形地沉积在垂直沟道结构806上，诸如第一垂直结构806的沟道区806b的侧壁上方。根据一些实施例，第一栅极介电层810包括氧化硅、氮化硅、或者它们的多层。在一些实施例中，第一栅极介电层810包括高k介电材料，并且在这些实施例中，第一栅极介电层810可以具有大于约7.0的k值，或者进一步地，具有大于10.0的k值。高k介电材料可以包括SiON、Si3N4、Ta2O5、Al2O3、Hf氧化物、Ta氧化物和Al氧化物、稀土金属氧化物等和它们的组合。第一栅极介电层810的形成方法可以包括分子束沉积(MBD)、ALD、PECVD等或它们的组合。接下来，例如，使用MBD、ALD、PECVD等中的一种或多种将第一栅电极层812沉积在第一栅极介电层810上方以及第一介电层808上方。第一栅电极层812可以包括含金属材料，诸如TiN、TaN、TiAl、TaAl、TaC、含Ti材料、含Ta材料、含Al材料、含W材料、TiSi、NiSi、PtSi、具有硅化物的多晶硅、含Cu材料、难熔材料等、它们的组合或它们的多层。作为实例，第一栅电极层812可以被识别为如图2所示的栅极104、118、132、和138中的任一个。
参考图12，第二介电层814形成在第一栅极介电层810和第一栅电极层812上。还围绕第一垂直结构806的漏极区806c形成第二介电层814。第二介电层814可以包括与第一介电层808类似的材料。可以使用与第一介电层808类似的工艺形成第二介电层814。通过形成第二介电层814，可以形成SRAM单元100的第一有源层级L1的至少一部分。
参考图13，硅化物层816可以形成(例如，使用MBD、ALD、PECVD等中的一种或多种)在第一垂直结构806的漏极区806c上方以及第二介电层814上方。硅化物层816可以被识别为图2所示的第一导电迹线112或第二导电迹线128。可以通过一种或多种适当的金属层的毯式沉积，随后的诸如快速热退火(RTA)的退火步骤来形成硅化物层816，其中，金属或多种金属与下面露出的半导体材料(例如，硅)进行反应。例如，可以通过选择性蚀刻工艺来去除非反应的金属。
参考图14，工艺流程通过以下步骤继续，其中，在硅化物层816上方形成第三介电层818、在第三介电层818上方形成第二栅电极层820、以及在第二栅电极层820上方形成第四介电层822。第三介电层818和第四介电层822可以包括与第一介电层808类似的材料。此外，可以使用与第一介电层808类似的工艺来形成第三介电层818和第四介电层822。第二栅电极层820可以包括与第一栅电极层812类似的材料。此外，可以使用与第一栅电极层820的类似工艺来形成第二栅电极层820。第三介电层818、第二栅电极层820、第四介电层822可以限定SRAM单元100的第二有源层级L2。另外地，第二栅电极层820可以用于分别形成第一上拉晶体管PU1和第二上拉晶体管PU2的栅极110和/或124(图2所示)。
参考图15，开口824可以形成在第三介电层818、第二栅电极层820和第四介电层822中，以暴露硅化物层816的一部分。可以通过使用在其中形成有开口的图案化的掩模的光刻和蚀刻工艺来形成开口824。在一些实施例中，图案化的掩模的开口基本上与第一垂直结构806对准。使用适当的蚀刻工艺(例如，诸如RIE等的各向异性蚀刻)形成开口824。在形成开口824之后，工艺流程可以取决于第一垂直结构806是下拉晶体管PD1、PD2中的一个还是传输栅极晶体管PG1、PG2中的一个。在第一垂直结构806是下拉晶体管PD1、PD2中的一个的实施例中，第二有源层L2中的开口824可以用于分别在第一下拉晶体管PD1或第二下拉晶体管PD2上方形成第一上拉晶体管PU1或第二上拉晶体管PU2。在图16中示出了这种步骤，其中，第二栅极介电层826形成(例如，共形地形成)在开口824的侧壁上。
第二栅极介电层826可以包括与第一栅极介电层810类似的材料并且可以使用与第一栅极介电层810类似的工艺来形成该第二栅极介电层。另外，第二垂直结构828形成为填充开口824。第二垂直结构828可以包括多晶半导体材料，诸如，硅、锗、硅锗、它们的组合等。因此，第二垂直结构828可以被识别为图2所示的第一上拉晶体管PU1和/或第二上拉晶体管PU2。第二垂直结构828中被第三介电层818围绕的部分可以被识别为图2所示的漏极区112和126中的任一个。第二垂直结构828中被第二栅电极层820围绕的部分可以被识别为第一上拉晶体管PU1或第二上拉晶体管PU2的沟道区中的任一个。此外，第二垂直结构828中被第三介电层822围绕的部分可以被识别为图2所示的源极区108和122中的任一个。
使用利用硅化物层816的暴露区域作为生长引发剂的外延生长工艺来形成第二垂直结构828。例如，在一些实施例中，外延生长工艺可以是分子束外延(MBE)、液相外延(LPE)、汽相外延(VPE)、选择性外延生长(SEG)或它们的组合。其他外延生长工艺还是可能。在一些实施例中，第二垂直结构828可以过填充开口824。在这样的实施例中，可以执行平坦化步骤(例如，化学机械抛光步骤)，以去除第二垂直结构828中位于开口824外部的部分。
在实施例中，随着第二垂直结构828的生长，掺杂剂引入第二垂直结构828的材料。作为实例，在第二垂直结构828的外延生长工艺期间，伴随第二垂直结构828的材料的前体反应物，包括期望掺杂剂的前体被原位放置在反应容器中。这样，在生长第二垂直结构828的同时，掺杂剂引入并包含在第二垂直结构828的材料中，以为第二垂直结构828提供期望的导电性(例如，p型)。可选地，在其他实施例中，在生长第二垂直结构828之后，掺杂剂可以引入第二垂直结构828的材料中。作为实例，在没有掺杂剂的情况下生长第二垂直结构828的材料，诸如注入工艺或扩散工艺的引入工艺用于将掺杂剂引入第二垂直结构828的材料。
再次参考图15，在形成开口824以后，工艺流程可以取决于第一垂直结构806是下拉晶体管PD1、PD2中的一个还是传输栅极晶体管PG1、PG2中的一个。在第一垂直结构806是传输栅极晶体管PG1、PG2中的一个的实施例中，第二有源层L2中的开口824可以用于分别在第二传输栅极晶体管PG2或第一传输栅极晶体上PG1上方形成第三通孔206或第四通孔208。在图17中示出了这样的步骤，其中，金属部件830可以形成为填充开口824。金属部件830可以包括与第一栅电极层812类似的材料并且可以使用与第一栅电极层812类似的工艺来形成该金属部件。随后，在一些实施例中，如图18所示，可以对金属部件830进行回蚀刻，使得金属部件830的顶面与第二栅电极层820的顶面基本共面。此后，可以通过介电材料来覆盖金属部件830的顶面(在图18中未示出)。
在如上所示的实例中，当第一垂直结构806的第一个是传输栅极晶体管PG1、PG2中的一个并且第一垂直结构806中的第二个是下拉晶体管PD1、PD2中的一个时，金属部件830形成在传输栅极晶体管PG1或PG2上方的开口824中，同时第二垂直结构828和第二栅极介电层826形成在下拉晶体管PD1或PD2上方的开口824中。然而，在另一实施例中，第二垂直结构828和第二栅极介电层826可以形成在传输栅极晶体管PG1或PG2上方的开口824中，以及下拉晶体管PD1或PD2上方的开口824中。随后，可以去除(例如，通过蚀刻工艺)传输栅极晶体管PG1或PG2上方的第二垂直结构828和第二栅极介电层826，以暴露硅化物层816的一部分，从而改善开口824。然后，如图17和图18所示，传输栅极晶体管PG1或PG2上方的开口824可以填充有导电材料以形成金属部件830。因此，在这样的实施例中，可以通过去除第二垂直结构828(例如，多晶锗)和第二栅极介电层826并且开口填充有金属将传输栅极晶体管PG1、PG2上方的p沟道转换为局部漏极与栅极接触件。
图8至图18所示的工艺流程示出了制造图2所示的SRAM单元100的上拉晶体管PU1和PU2、下拉晶体管PD1和PD2、传输栅极晶体管PG1和PG2的方法实例。如以上关于图15所述的，可以通过使用图案化的掩模作为蚀刻掩模来形成开口824。开口824与下面的第一垂直结构806对准取决于图案化的掩模与第一垂直结构806对准。因此，形成在开口824中的金属部件830和第二垂直结构828没有与第一垂直结构806自对准。
图19至图30示出了根据一个或多个实施例制造垂直结构自对准的SRAM单元的方法的一些步骤的工艺流程图。图19至图30中的所示的工艺流程示出了第一导电迹线114和第二导电迹线128包括硅化物的实例；然而，第一导电迹线114和第二导电迹线128包括其他导电材料的其他实例也是预期的。参考图19，第一垂直结构806可以形成在半导体衬底802上方(例如，使用以上关于图8和图9所述的工艺)。另外，牺牲垂直结构902形成在第一垂直结构806上方。牺牲垂直结构902可以包括与第一垂直结构806类似的半导体材料。可以使用外延生长工艺来形成牺牲垂直结构902，其中，该外延生长工艺利用第一垂直结构806的漏极区806c的暴露区域作为生长引发剂。例如，在一些实施例中，外延生长工艺可以是分子束外延(MBE)、液相外延(LPE)、汽相外延(VPE)、选择性外延生长(SEG)、或它们的组合。其他外延生长工艺也是可能的。由于通过使用第一垂直结构806的漏极区806c的暴露区域作为生长引发剂来形成牺牲垂直结构902，所以牺牲垂直结构902可以具有与第一垂直结构806基本相同的横向尺寸。
参照图20，可以围绕第一垂直结构806和牺牲垂直结构902形成第一介电层808、第一栅极介电层810、第一栅电极层812和第二介电层814。在该实例中，可以围绕第一垂直结构806的源极区806a形成第一介电层808，同时可以围绕第一垂直结构806的沟道区806b形成第一栅极介电层810和第一栅电极层812。第二介电层814可以形成为围绕第一垂直结构806的漏极区806c并且还围绕牺牲垂直结构902。以上关于图10至图12所述的类似工艺可以用于形成围绕第一垂直结构806和牺牲垂直结构902的第一介电层808、第一栅极介电层810、第一栅电极层812和第二介电层814。
参考图21，可以使第二介电层814的一部分凹进(例如，使用诸如RIE的适当的蚀刻工艺)，以暴露漏极区806c中邻近牺牲垂直结构902的部分和牺牲垂直结构902。此后，如图22所示，例如，使用以上关于硅化物层816所述的工艺，硅化物层904可以形成在第二介电层814的剩余部分上方并且围绕漏极区806c的暴露部分。另外地，硅化物层904可以围绕牺牲垂直结构902中邻近漏极区806c的第一部分902a。牺牲垂直结构902另外可以包括位于第一部分902a上方的第二部分902b、第二部分902b上方的第三部分902c以及第三部分902c上方的第四部分902d。
在一些实施例中，硅化物层904可以形成在牺牲垂直结构902的第四部分902d的顶面上方，并且形成为围绕牺牲垂直结构902的第一部分902a、第二部分902b、第三部分902c和第四部分902d的侧壁。此后，硅化物层904的一部分被平坦化和/或被蚀刻，以暴露牺牲垂直结构902的第四部分902d的顶面以及牺牲垂直结构902的第二部分902b、第三部分902c和第四部分902d的侧壁，以生成图22所示的结构。通过形成硅化物层904，限定SRAM单元100的第一有源层级L1，并且在随后的步骤中可以处理该硅化物层904，以形成如图2所示的第一导电迹线114或第二导电迹线128。
参考图23，例如使用关于图14所述的一种或多种工艺，第三介电层818可以形成在硅化物层904上方，并且围绕牺牲垂直结构902的第二部分。在一些实施例中，第三介电层818可以形成在牺牲垂直结构902的第四部分902d的顶面上方，并且围绕牺牲垂直结构902的第二部分902b、第三部分902c和第四部分902d的侧壁。此后，第三介电层818的一部分可以被平坦化和/或蚀刻，以暴露牺牲垂直结构902的第四部分902d的顶面以及牺牲垂直结构902的第三部分902c和第四部分902d的侧壁，以生成图23所示的结构。
参考图24，工艺流程继续，其中，将伪栅极介电层906形成在第三介电层818上方并且形成为围绕牺牲垂直结构902的第三部分902c。另外，第二栅电极层820形成在第三介电层818上方并且围绕伪栅极介电层906。伪栅极介电层906可以包括与第一栅极介电层810类似的材料，并且使用与第一栅极介电层810类似的工艺来形成该伪栅极介电层。在一些实施例中，伪栅极介电层906和第二栅电极层820可以形成在牺牲垂直结构902的第四部分的顶面上，并且围绕牺牲垂直结构902的第三部分902c和第四部分902d的侧壁。此后，将伪栅极介电层906和第二栅电极层820的一部分平坦化和/或蚀刻，以暴露牺牲垂直结构902的第四部分902d的顶面以及牺牲垂直结构902的第四部分902d的侧壁，以生成如图24所示的结构。
参考图25，工艺流程继续，其中，在伪栅极介电层906和第二栅电极层820上方形成第四介电层822。第四介电层822还形成为围绕牺牲垂直结构902的第四部分902d。在一些实施例中，第四介电层822可以形成在牺牲垂直结构902的第四部分的顶面上方，并且围绕牺牲垂直结构902的第四部分902d的侧壁。此后，第四介电层822的一部分可以被平坦化和/或被蚀刻，以暴露牺牲垂直结构902的第四部分902d的顶面，以生成如图25所示的结构。在图25的实施例中，牺牲垂直结构902的第四部分902d的顶面和第四介电层822的顶面基本共面。此外，第三介电层818、第二栅电极层820和第四介电层822可以限定SRAM单元100的第二有源层级L2。
工艺流程通过如图26所示的步骤继续，其中，去除牺牲垂直结构902(例如，使用适当的蚀刻工艺)以暴露第一垂直结构806的顶面，从而形成开口908。金属层910还形成在开口908的侧壁上(共形地形成)以及第四介电层822的顶面上方。金属层910可以使用MBD、ALD、PECVD等中的一种或多种来形成，并且可以包括可以转换为硅化物的适当金属(例如，钴、钛、镍、钯、铂、铒、它们的组合等)。在形成金属层910以后，可以实施硅化工艺，其中，金属层910经受退火步骤，诸如快速热退火(RTA)，一种或多种金属与下面的暴露的半导体材料(例如，第一垂直结构806的漏极区806c的硅)发生反应。例如，如图27所示，然后可以通过选择性蚀刻工艺来去除未反应的金属，以生成设置在开口908底部处以及第一垂直结构806的漏极区806c上方的硅化物区912。另外，如图27所示，选择性蚀刻工艺可以去除伪栅极介电层906，从而暴露第二栅电极层820的侧壁。如图2所示，硅化物区904连同硅化物区912一起可以被识别为第一导电迹线114或第二导电迹线128。
在开口908的底部处形成硅化物区912以后，工艺流程可以取决于第一垂直结构806是下拉晶体管PD1、PD2中的一个还是传输栅极晶体管PG1、PG2中的一个。在第一垂直结构806是下拉晶体管PD1、PD2中的一个的实施例中，第二有源层级L2中的开口908可以用于分别在第一下拉晶体管PD1或第二下拉晶体管PD2上方形成第一上拉晶体管PU1或第二上拉晶体管PU2。在图28中示出了这样的步骤，其中，使用以上关于图16所述的一种或多种工艺，第二栅极介电层826形成(例如，共形地形成)在开口908的侧壁上。另外，例如，使用以上关于图16所述的一种或多种工艺，形成第二垂直结构828以填充开口908。第二垂直结构828可用被识别为如图2所示的第一上拉晶体管PU1或第二上拉晶体管PU2。在一些实施例中，在形成第二垂直结构828之后，可以进行退火步骤，从而可以导致来自第二垂直结构828的半导体材料与硅化物区912发生反应并且扩散到该硅化物区中。
再次参考图27，在开口908的底部处形成硅化物区912以后，工艺流程可以取决于第一垂直结构806是下拉晶体管PD1、PD2中的一个还是传输栅极晶体管PG1、PG2中的一个。在第一垂直结构806是传输栅极晶体管PG1、PG2中的一个的实施例中，第二有源层级L2中的开口908可以用于分别在第二传输栅极晶体管PG2或第一传输栅极晶体管PG1上方形成第三通孔206或第四通孔208。在图29中示出了这种的步骤，其中，金属部件830可以形成为填充开口824。金属部件830可以包括与第一栅电极层812的类似材料，并且可以使用与第一栅电极层812类似的工艺形成该金属部件。随后，在一些实施例中，如图30所示，可以回蚀刻金属部件830(例如，使用诸如RIE的适当的蚀刻工艺)，例如，使得金属部件830的顶面与第二栅电极层820的顶面基本共面。此后，可以通过介电材料(在图30中未示出)覆盖金属部件830的顶面。
在以上所示的实例中，当第一垂直结构806的第一个是传输栅极晶体管PG1、PG2中的一个并且第一垂直结构806的第二个是下拉晶体管PD1、PD2中的一个时，金属部件830形成在传输栅极晶体管PG1或PG2上方的开口908中，同时第二垂直结构822和第二栅极介电层826形成在下拉晶体管PD1或PD2上方的开口908中。然而，在另一实施例中，第二垂直结构828和第二栅极介电层826可以形成在传输栅极晶体管PG1或PG2上方的开口908中以及下拉晶体管PD1或PD2上方的开口908中。随后，可以去除(例如，通过蚀刻工艺)传输栅极晶体管PG1或PG2上方的第二垂直结构828和第二栅极介电层826，以暴露硅化物区912，从而改善开口908。然后，用导电材料填充传输栅极晶体管PG1或PG2上方的开口908，以形成如图29和30所示的金属部件830。
如图19至图30所示的工艺流程示出了制造如图2所示的SRAM单元100的上拉晶体管PU1和PU2、下拉晶体管PD1和PD2、传输栅极晶体管PG1和PG2的方法实例。如以上关于图19所述的，在形成介电层808、814、818、822、栅电极层812、820和栅极介电层810、906之前，可以在第一垂直结构806上方形成牺牲垂直结构902。而且，牺牲垂直结构902限定开口908的位置，该开口随后形成在SRAM单元100的第二有源层级中。随后，金属部件830和第二垂直结构828与第一垂直结构806自对准。
图31示出了根据一个或多个实施例的SRAM单元100的2×2阵列的覆盖式顶视图。预期较大的阵列，并且为了清楚、简单地示出一些实施例的多个方面，示出了2×2阵列。图31所示的阵列示出了导电迹线114和第二导电迹线128包括硅化物的实例；然而，第一导电迹线114和第二导电迹线128包括其他导电材料的其他实例是预期的。在该阵列中，每个SRAM单元100都具有穿过X方向边界或Y方向边界镜像的相邻单元100，其中，单元100邻接该X方向边界或Y方向边界。例如，单元100-2是单元100-1沿着介于单元100-1和100-2之间的X方向边界的镜像版本。类似地，单元100-3是单元100-1沿着介于单元100-1和100-3之间的Y方向边界的镜像版本。图31所示的2×2阵列示出了圆形纳米线晶体管(例如，当在截面图中观看时)。然而，晶体管的截面形状可以为任何其他形状，例如，条形、矩形、椭圆形(如图5所示)。每个SRAM单元100都具有如图2所示的三维(3D)布局，其中垂直晶体管形成在第一有源层级L1和第二有源层级L2中，以试图减小SRAM单元100的占位面积，因此，增大了多个这样的SRAM单元100(诸如图31所示的2×2阵列)的集成密度。
在以下描述中，描述了图31所示的SRAM单元100的阵列的垂直堆叠的晶体管的不同层级的各个方面。图32示出了图31所示的SRAM单元100的2×2阵列的第一有源层级L1的源极层S1的覆盖式顶视图。作为实例，源极层(参见图2)可以是第一有源层级的层，其中，形成有下拉晶体管PD1和PD2和传输栅极晶体管PG1和PG2的源极区。第一有源层级L1的源极层S1可以包括第一n阱1002、第二n阱1004、第三n阱1006和第四n阱1008。SRAM单元100-1至100-4的第二传输栅极晶体管PG2的源极区136可以分别从第一n阱1002、第二n阱1004、第三n阱1006和第四n阱1008延伸。
阵列还可以包括延伸穿过多个单元100的多个n阱。例如，阵列可以包括沿着Y方向穿过单元100-1和100-2的第五n阱1010，沿着Y方向穿过单元100-3和100-4的第六n阱1012。单元100-1和100-2中的每个的第二下拉晶体管PD2的源极区116可以从第五n阱1010延伸，同时单元100-3和100-4中的每个的第二下拉晶体管PD2的源极区116可以从第六n阱1012延伸。在图32所示实施例中，第一n阱1002、第二n阱1004和第五n阱1010可以对准。此外，在一些实施例中，如图32所示，第三n阱1006、第四n阱1008和第六n阱1012可以对准。
阵列还可以包括沿着X方向穿过单元100-1和100-3的第七n阱1014，沿着X方向穿过单元100-2和100-4的第八n阱1016。第七n阱1014可以位于第一n阱1002和第三n阱1006之间，而第八n阱1016可以位于第二n阱1004和第四n阱1008之间。单元100-1和100-3中的每个单元的第一下拉晶体管PD1的源极区102可以从第七n阱1014延伸，而单元100-2和100-4中的每个单元的第一下拉晶体管PD1的源极区102可以从第八n阱1016延伸。
阵列还可以包括沿着X方向穿过单元100-1和100-3的第九n阱1018，沿着X方向穿过单元100-2和100-4的第十n阱1020。第九n阱1018可以位于第五n阱1010和第六n阱1012之间，而第十n阱1020也可以位于第五n阱1010和第六n阱1012之间。单元100-1和100-3中的每个单元的第一传输栅极晶体管PG1的源极区130可以从第九n阱1018延伸，而单元100-2和100-4中的每个单元的第一传输栅极晶体管PG1的源极区130可以从第十n阱1020延伸。
如以上关于图2所述的，下拉晶体管PD1和PD2的源极区116和102可以连接至第二电源电压Vss。如图33所示，可以通过多个电源通孔1022来实现该连接，该多个电源通孔可以分别连接至第五n阱1010、第六n阱1012、第七n阱1014和第八n阱1016。多个电源通孔1022可以包括导电材料(例如，与以上关于图2所述的第一通孔202的导电材料类似)。多个电源通孔1022可以将第五n阱1010、第六n阱1012、第七n阱1014和第八n阱1016连接至第二电源轨1024，从而该第二电源轨将第二电源电压Vss提供给下拉晶体管PD1和PD2的源极区域116和102。第二电源轨1024可以包括导电材料(与以上关于图2所述的第一通孔202的导电材料类似)，并且可以在2×2阵列的金属化层中形成该第二电源轨。
如以上关于图2所述的，第一传输栅极晶体管PG1的源极区130可以电连接至位线BL。如图34所示，可以通过分别连接至第九n阱1018和第十n阱1020的多个位线通孔1026的使用来实现该连接。多个位线通孔1026可以包括导电材料(例如，与以上关于图2所述的第一通孔202的导电材料类似)。位线通孔1026可以将第九n阱1018和第十n阱1020连接至位线BL，其中，可以在2×2阵列的金属化层中形成该位线。位线BL可以形成在与第二电源轨124不同的金属化层中。
如以上关于图2所述的，第二传输栅极晶体管PG2的源极区136可以电连接至互补位线BLB。如图35所示，可以通过分别连接至第一n阱1002、第二n阱1004、第三n阱1006和第四n阱1008的多个互补位线通孔1028的使用来实现该连接。多个互补位线通孔1028可以包括导电材料(例如，与以上关于图2所述的第一通孔202的导电材料类似)。互补位线通孔1028可以将第一n阱1002、第二n阱1004、第三n阱1006和第四n阱1008连接至互补位线BLB，其中，可以在2×2阵列的金属化层中形成该互补位线。互补位线BLB可以形成在与位线BL相同的金属化层中。
总之，图32至图35示出了图31所示的SRAM单元100的2×2阵列的第一有源层级L1的源极层S1的覆盖式顶视图。图36示出了图31所示的SRAM单元100的2×2阵列第一有源层级L1的沟道层C1和漏极层D1的覆盖式顶视图。作为实例，沟道层C1和漏极层D1可以是形成下拉晶体管PD1和PD2以及传输栅极晶体管PG1和PG2的沟道区和漏极区的第一有源层级L1的层。
如图36所示，对于SRAM单元100-1至100-4中的每一个，第二传输栅极晶体管PG2的漏极区140可以形成在第二传输栅极晶体管PG2的沟道区上方。转而，可以通过第二传输栅极晶体管PG2的栅极138来围绕第二传输栅极晶体管PG2的沟道区。如图36所示，对于单元100-1至100-4中的每一个，第一下拉晶体管PD1的漏极区106可以形成在第一下拉晶体管PD1的沟道区上方。转而，可以通过第一下拉晶体管PD1的栅极104来围绕第一下拉晶体管PD1的沟道区。如图36所示，对于单元100-1至100-4中的每一个，第二下拉晶体管PD2的漏极区120可以形成在第二下拉晶体管PD2的沟道区上方。转而，可以通过第二下拉晶体管PD2的栅极118来围绕第二下拉晶体管PD2的沟道区。如图36所示，对于SRAM单元100-1至100-4中的每一个，第一传输栅极晶体管PG1的漏极区134可以形成在第一传输栅极晶体管PG1的沟道区上方。转而，可以通过第一传输栅极晶体管PG1的栅极132来围绕第一传输栅极晶体管PG1的沟道区。
如以上关于图2所述的，传输栅极晶体管PG1和PG2的栅极可以电连接至字线WL。如图36所示，可以通过分别地连接至传输栅极晶体管PG1和PG2的栅极132和138的多个字线通孔1030的使用来完成该连接。多个字线通孔1030可以包括导电材料(例如，与以上关于图2所述的第一通孔202的导电材料类似)。字线通孔1030可以将传输栅极晶体管PG1和PG2的栅极132和138连接至字线WL，该字线可以形成在2×2阵列的金属化层中。如以上关于图2所述，下拉晶体管PD1和PD2的栅极可以通过第一通孔202和第二通孔204的使用连接至上拉晶体管PU1和PU2的栅极。图36还示出了单元100-1至100-4的每一个中的第一通孔202和第二通孔204。
图37示出了根据实施例的图31所示的SRAM单元100的2×2阵列的迹线层级SL的覆盖式顶视图。作为实例，迹线层级(参见图2)可以是形成第一导电迹线114和第二导电迹线128的层级。如图37所示，第一导电迹线114可以围绕第一下拉晶体管PD1的漏极区106以及第一传输栅极晶体管PG1的漏极区134，从而将第一下拉晶体管PD1的漏极区106以及第一传输栅极晶体管PG1的漏极区134彼此连接。如图37所示，第二导电迹线128可以围绕第二下拉晶体管PD2的漏极区120以及第二传输栅极晶体管PG2的漏极区140，从而将第二下拉晶体管PD2的漏极区120以及第二传输栅极晶体管PG2的漏极区140彼此连接。
图38示出了图31所示的SRAM单元100的2×2阵列的第二有源层级L2的沟道区C2和漏极区D2的覆盖式顶视图。作为实例，沟道区C2和漏极区D2(参见图2)可以是形成上拉晶体管PU1和PU2的沟道区和漏极区的第二有源层级L2的层。如图38所示，对于单元100-1至100-4中的每一个，第一上拉晶体管PU1的沟道区1032可以形成在第一上拉晶体管PU1的漏极区112上方。转而，可以通过第一上拉晶体管PU1的栅极110来围绕第一上拉晶体管PU1的沟道区1032。如图38所示，对于单元100-1至100-4中的每一个，第二上拉晶体管PU2的沟道区1034可以形成后在第二上拉晶体管PU2的漏极区126上方。转而，可以通过第二上拉晶体管PU2的栅极124来围绕第二上拉晶体管PU2的沟道区1034。如以上关于图2所述的，晶体管PU2和PD2的栅极可以通过第四通孔208的使用可以连接至晶体管PU1和PD1的漏极，而晶体管PU1和PD1的栅极可以通过第三通孔206的使用连接至晶体管PU2和PD2的漏极。对于单元100-1至100-4中的每一个，在图38中也示出了第三通孔206和第四通孔208。如以上关于图2所述的，下拉晶体管PD1和PD2的栅极通过第一通孔202和第二通孔204的使用可以连接至上拉晶体管PU1和PU2的栅极。图38还示出了单元100-1至100-4中的每一个的第一通孔202和第二通孔204。
图39示出了根据一些实施例的图31中所示的SRAM单元100的2×2阵列的第二有源层级L2的电源层S2的覆盖式顶视图。作为实例，电源层S2(参见图2)可以是形成上拉晶体管PU1和PU2的源极区的第二有源层级L2的层。如图39所示，单元100-1至100-4中的每一个都包括第一上拉晶体管PU1的源极区108和第二上拉晶体管PU2的源极区122。如以上关于图2所述的，上拉晶体管PU1和PU2的源极108和122连接至第一电源电压Vdd。如图39所示，可以通过形成围绕单元100-1至100-4中的每一个的源极108和122的第一电源轨1036来实现该连接。第一电源轨1036可以包括与第一通孔202的导电材料类似的导电材料，并且可以电连接至第一电源电压Vdd。图40示出了减少用于形成第一电源轨1036的导电材料的数量的另一实施例。
以上关于图31至图40所述的架构可以减少SRAM单元100的占位面积，因此，提高了多个这样的SRAM单元100(诸如图31中所示的2×2阵列)的集成密度。例如，第一通孔202、第二通孔204、第三通孔206和第四通孔208允许上拉晶体管PU1和PU2、下拉晶体管PD1和PD2、传输栅极晶体管PG1和PG2的垂直互连，从而减少SRAM单元100的占位面积。
根据本文中所提供的各个实施例，半导体器件可以包括第一下拉晶体管，包括第一垂直源极、位于第一垂直源极之上的第一垂直沟道、位于第一垂直沟道之上的第一垂直漏极、和围绕第一垂直沟道的第一栅电极。此外，还包括第一上拉晶体管，该第一上拉晶体管包括第一垂直漏极之上的第二垂直漏极、第二垂直漏极之上的第二垂直沟道、第二垂直沟道之上的第二垂直源极、和围绕第二垂直沟道的第二栅电极。半导体器件还包括连接第一栅电极和第二栅电极的第一通孔；具有介于第一垂直漏极和第二垂直漏极之间的第一部分的第一导电迹线。半导体器件还包括第一传输栅极晶体管，该第一传输栅极晶体管包括第三垂直源极、第三垂直源极之上的第三垂直沟道、第三垂直沟道之上的第三垂直漏极以及围绕第三垂直沟道的第三栅电极、具有位于第三垂直漏极上方的第二部分的第一导电迹线；以及第二传输栅极晶体管，包括第四垂直源极、第四垂直源极之上的第四垂直沟道、第四垂直沟道之上的垂直漏极、以及围绕第四垂直沟道的第四栅电极。半导体器件还包括第二上拉晶体管，包括第四垂直漏极之上的第五垂直漏极、第五垂直漏极之上的第五垂直沟道、第五垂直沟道之上的第五垂直源极、以及围绕第五垂直沟道的第五栅电极，第五栅电极具有在第一导电迹线的第二部分上方延伸的远端以及连接第四栅电极和第五栅电极的第二通孔。此外半导体器件中还包括第二导电迹线，具有介于第四垂直漏极和第五垂直漏极之间的第一部分；以及第二传输栅极晶体管，包括第六垂直源极、第六垂直源极之上的第六垂直沟道、第六垂直沟道之上的第六垂直漏极、和围绕第六垂直沟道的第六栅电极；第二导电迹线，具有第六垂直漏极上方的第二部分、具有在第二导电迹线的第二部分上方延伸的远端的第二栅电极。半导体器件还包括第三通孔，连接第二栅电极的远端和第二导电迹线的第二部分；和第四通孔，连接第五栅电极的远端和第一导电迹线的第二部分。
根据本文中所提供的多个实施例，半导体器件可以包括：半导体器件的第一有源层级中的第一垂直下拉晶体管，第一垂直下拉晶体管包括在第一有源层级中横向延伸的第一栅电极；第一垂直上拉晶体管堆叠在第一垂直下拉晶体管上方，第一垂直上拉晶体管位于半导体器件的第二有源层级中并且具有在第二有源层级中横向延伸的第二栅电极；第一通孔连接第一有源层级中的第一栅电极和第二有源层级中的第二栅电极；第一导电迹线设置在第一垂直下拉晶体管和第一垂直上拉晶体管之间，第一导电迹线将第一垂直下拉晶体管和第一垂直上拉晶体管的漏极区彼此连接；第二垂直下拉晶体管位于半导体器件的第二有源层级中，第二垂直下拉晶体管包括在第一有源层级中横向延伸的第三栅电极；第二垂直上拉晶体管堆叠在第二垂直下拉晶体管上方，第二垂直上拉晶体管位于半导体器件的第二有源层级中并具有在第二有源层级中横向延伸的第四栅电极；第二通孔，连接第一有源层级中的第三栅电极和第二有源层级中的第四栅电极；第二导电迹线，设置在第二垂直下拉晶体管和第二垂直上拉晶体管之间，第二导电迹线将第二垂直下拉晶体管和第二垂直上拉晶体管的漏极区彼此连接；第一垂直传输栅极晶体管，位于半导体器件的第一有源层级中，其中，第一导电迹线的一部分在第一垂直传输栅极晶体管的漏极区上方延伸并接触第一垂直传输栅极晶体管的漏极区；第二垂直传输栅极晶体管，位于半导体器件的第一有源层级中，其中，第二导电迹线的一部分在第二垂直传输栅极晶体管的漏极区上方延伸并且接触第二垂直传输栅极晶体管的漏极区；第三通孔，第二导电迹线中与第二垂直传输栅极晶体管的漏极区接触的部分和第二栅电极中在第二垂直传输栅极晶体管上方延伸的部分进行互连；第四通孔，将第一导电迹线中与第一垂直传输栅极晶体管的漏极区接触部分和第四栅电极中在第一垂直传输栅极晶体管上方延伸的部分进行互连。
根据本文中所提供的多个实施例，用于制造半导体器件的方法可以包括：形成第一垂直晶体管，第一垂直晶体管包括通过第一介电层所围绕的第一源极区、第一源极区之上的第一沟道区、第一垂直沟道区之上并且通过第二介电层围绕的第一漏极区、围绕第一沟道区的第一栅电极层、第一栅电极层设置在第一介电层和第二介电层之间；形成第二垂直晶体管，第二垂直晶体管包括通过第一介电层围绕的第二源极区、第二源极区之上的第二沟道区、位于第二沟道区之上并且通过第二介电层围绕的第二漏极区、和围绕第二沟道区的第二栅电极层、第二栅电极不同于第一栅电极并且设置在第一介电层和第二介电层之间；形成第一垂直晶体管之上的第三垂直晶体管；并且形成第二垂直晶体管之上的通孔，其中，通过第四垂直晶体管的栅电极来围绕通孔的部分。
上面论述了若干实施例的部件，使得本领域普通技术人员可以更好地理解本发明的各个方面。本领域普通技术人员应该理解，可以很容易地使用本发明作为基础来设计或更改其他用于达到与这里所介绍实施例相同的目的和/或实现相同优点的处理和结构。本领域普通技术人员也应该意识到，这种等效构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。

Claims (10)

1.一种半导体器件，包括：
第一下拉晶体管，包括第一垂直源极、所述第一垂直源极之上的第一垂直沟道、所述第一垂直沟道之上的第一垂直漏极、和围绕所述第一垂直沟道的第一栅电极；
第一上拉晶体管，包括所述第一垂直漏极之上的第二垂直漏极、所述第二垂直漏极之上的第二垂直沟道、所述第二垂直沟道之上的第二垂直源极、和围绕所述第二垂直沟道的第二栅电极；
第一通孔，连接所述第一栅电极和所述第二栅电极；
第一导电迹线，具有介于所述第一垂直漏极和第二垂直漏极之间的第一部分；
第一传输栅极晶体管，包括第三垂直源极、所述第三源极之上的第三垂直沟道、所述第三垂直沟道之上的第三垂直漏极、和围绕所述第三垂直沟道的第三栅电极；所述第一导电迹线具有所述第三垂直漏极上方的第二部分；
第二下拉晶体管，包括第四垂直源极、所述第四垂直源极之上的第四垂直沟道、所述第四垂直沟道之上的第四垂直漏极、和围绕所述第四垂直沟道的第四栅电极；
第二上拉晶体管，包括所述第四垂直漏极之上的第五垂直漏极、所述第五垂直漏极之上的第五垂直沟道、所述第五垂直沟道之上的第五垂直源极、和围绕所述第五垂直沟道的第五栅电极，所述第五栅电极具有在所述第一导电迹线的第二部分上方延伸的远端；
第二通孔，连接所述第四栅电极和所述第五栅电极；
第二导电迹线，具有介于所述第四垂直漏极和所述第五垂直漏极之间的第一部分；
第二传输栅极晶体管，包括第六垂直源极、所述第六垂直源极之上的第六垂直沟道、所述第六垂直沟道之上的第六垂直漏极、和围绕所述第六垂直沟道的第六栅电极，所述第二导电迹线具有所述第六垂直漏极上方的第二部分，所述第二栅电极具有在所述第二导电迹线的第二部分上方延伸的远端；
第三通孔，连接所述第二栅电极的远端和所述第二导电迹线的第二部分；以及
第四通孔，连接所述第五栅电极的远端和所述第一导电迹线的第二部分。
2.根据权利要求1所述的半导体器件，其中，所述第一传输栅极晶体管沿着第一方向与所述第一下拉晶体管横向间隔开第一距离，所述第二传输栅极晶体管沿着基本垂直于所述第一方向的第二方向与所述第一下拉晶体管基本横向间隔开所述第一距离，并且所述第二下拉晶体管沿着所述第二方向与所述第一传输栅极晶体管基本横向间隔开所述第一距离。
3.根据权利要求2所述的半导体器件，其中，所述第一距离是所述半导体器件的最小可印刷间距。
4.根据权利要求1所述的半导体器件，其中，所述第一上拉晶体管和所述第二上拉晶体管中的至少一个包括垂直非结型晶体管。
5.根据权利要求4所述的半导体器件，其中，所述垂直非结型晶体管包括多晶半导体材料。
6.根据权利要求1所述的半导体器件，其中，所述第一导电迹线和所述第二导电迹线中的至少一个包括硅化物。
7.根据权利要求1所述的半导体器件，其中，所述第二垂直漏极与所述第一垂直漏极对准，并且所述第五漏极与所述第四垂直漏极对准。
8.根据权利要求1所述的半导体器件，进一步包括连接至所述第三栅电极和所述第六栅电极的字线。
9.一种半导体器件，包括：
第一垂直下拉晶体管，位于所述半导体器件的第一有源层级中，所述第一垂直下拉晶体管包括在所述第一有源层级中横向延伸的第一栅电极；
第一垂直上拉晶体管，堆叠在所述第一垂直下拉晶体管上方，所述第一垂直上拉晶体管位于所述半导体器件的第二有源层级中并且具有在所述第二有源层级中横向延伸的第二栅电极；
第一通孔，连接所述第一有源层级中的所述第一栅电极和所述第二有源层级中的所述第二栅电极；
第一导电迹线，设置在所述第一垂直下拉晶体管和所述第一垂直上拉晶体管之间，所述第一导电迹线将所述第一垂直下拉晶体管的漏极区和所述第一垂直上拉晶体管的漏极区彼此连接；
第二垂直下拉晶体管，位于所述半导体器件的所述第一有源层级中，所述第二垂直下拉晶体管包括在所述第一有源层级中横向延伸的第三栅电极；
第二垂直上拉晶体管，堆叠在所述第二垂直下拉晶体管的上方，所述第二垂直上拉晶体管位于所述半导体器件的第二有源层级中并且具有在所述第二有源层级中横向延伸的第四栅电极；
第二通孔，连接所述第一有源层级中的所述第三栅电极和所述第二有源层级中的所述第四栅电极；
第二导电迹线，设置在所述第二垂直下拉晶体管和所述第二垂直上拉晶体管之间，所述第二导电迹线将所述第二垂直下拉晶体管的漏极区和所述第二垂直上拉晶体管的漏极区彼此连接；
第一垂直传输栅极晶体管，位于所述半导体器件的所述第一有源层级中，其中，所述第一导电迹线的一部分在所述第一垂直传输栅极晶体管的漏极区上方延伸并且与所述第一垂直传输栅极晶体管的漏极区接触；
第二垂直传输栅极晶体管，位于所述半导体器件的所述第一有源层级中，其中，所述第二导电迹线的一部分在所述第二垂直传输栅极晶体管的漏极区上方延伸并且与所述第二垂直传输栅极晶体管的漏极区接触；
第三通孔，将所述第二导电迹线中与所述第二垂直传输栅极晶体管的漏极区接触的部分和第二栅电极中在所述第二垂直传输栅极晶体管上方延伸的部分互连；以及
第四通孔，将所述第一导电迹线中与所述第一垂直传输栅极晶体管的漏极区接触的部分和所述第四栅电极中在所述第一垂直传输栅极晶体管上方延伸的部分互连。
10.一种方法，包括：
形成第一垂直晶体管，所述第一垂直晶体管包括被第一介电层围绕的第一源极区、所述第一源极区之上的第一沟道区、所述第一沟道区之上并且被第二介电层围绕的第一漏极区、围绕所述第一沟道区的第一栅电极层，所述第一栅电极层设置在所述第一介电层和所述第二介电层之间；
形成第二垂直晶体管，所述第二垂直晶体管包括被所述第一介电层围绕的第二源极区、所述第二源极区之上的第二沟道区、所述第二沟道区之上并且被所述第二介电层围绕的第二漏极区、和围绕所述第二沟道区的第二栅电极层，所述第二栅电极层不同于所述第一栅电极层并且设置在所述第一介电层和所述第二介电层之间；
在所述第一垂直晶体管之上形成第三垂直晶体管；以及
在所述第二垂直晶体管之上形成通孔，其中，通过第四垂直晶体管的栅电极围绕所述通孔的一部分。
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TW (1) TWI572012B (zh)

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110634870A (zh) * 2019-09-23 2019-12-31 中国科学院微电子研究所 Sram单元及包括sram单元的存储器和电子设备
CN111816655A (zh) * 2019-04-12 2020-10-23 台湾积体电路制造股份有限公司 集成电路及其形成方法
CN112687691A (zh) * 2020-12-10 2021-04-20 光华临港工程应用技术研发(上海)有限公司 一种存储器件以及电子装置
CN114823678A (zh) * 2021-01-29 2022-07-29 三星电子株式会社 3d堆叠的器件的静态随机存取存储器及其制造方法
WO2022188010A1 (zh) * 2021-03-08 2022-09-15 华为技术有限公司 半导体装置、电子设备、晶体管的形成方法
CN116234307A (zh) * 2022-07-07 2023-06-06 北京超弦存储器研究院 存储单元、存储器及其制造方法、电子设备
WO2023097743A1 (zh) * 2021-12-01 2023-06-08 北京超弦存储器研究院 半导体存储单元结构、半导体存储器及其制备方法、应用
CN117116857A (zh) * 2023-08-07 2023-11-24 北京大学 半导体结构的制备方法、以及半导体结构

Families Citing this family (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9853089B2 (en) * 2009-10-12 2017-12-26 Monolithic 3D Inc. Semiconductor device and structure
US10037397B2 (en) 2014-06-23 2018-07-31 Synopsys, Inc. Memory cell including vertical transistors and horizontal nanowire bit lines
US9400862B2 (en) 2014-06-23 2016-07-26 Synopsys, Inc. Cells having transistors and interconnects including nanowires or 2D material strips
JP6339230B2 (ja) * 2015-10-09 2018-06-06 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 半導体装置
US10229917B2 (en) 2016-07-29 2019-03-12 International Business Machines Corporation Thin SRAM cell having vertical transistors
WO2018044456A1 (en) 2016-08-31 2018-03-08 Micron Technology, Inc. Memory cells and memory arrays
WO2018044454A1 (en) 2016-08-31 2018-03-08 Micron Technology, Inc. Memory cells and memory arrays
EP3507829B1 (en) 2016-08-31 2022-04-06 Micron Technology, Inc. Memory cells and memory arrays
EP3507802A4 (en) * 2016-08-31 2020-04-08 Micron Technology, Inc. DETECTION AMPLIFIER STRUCTURES
KR101852424B1 (ko) * 2016-10-07 2018-04-27 재단법인 다차원 스마트 아이티 융합시스템 연구단 무접합 트랜지스터의 구동전류를 증가시키는 방법
US10312229B2 (en) 2016-10-28 2019-06-04 Synopsys, Inc. Memory cells including vertical nanowire transistors
US10515969B2 (en) * 2016-11-17 2019-12-24 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
WO2018132250A1 (en) 2017-01-12 2018-07-19 Micron Technology, Inc. Memory cells, arrays of two transistor-one capacitor memory cells, methods of forming an array of two transistor-one capacitor memory cells, and methods used in fabricating integrated circuitry
US10177159B2 (en) 2017-04-21 2019-01-08 Micron Technology, Inc. Memory cells and memory arrays
EP3404707A1 (en) * 2017-05-15 2018-11-21 IMEC vzw Method for forming interconnected vertical channel devices and semiconductor structure
EP3404703A1 (en) 2017-05-15 2018-11-21 IMEC vzw A method for forming vertical channel devices
US10163915B1 (en) * 2017-06-27 2018-12-25 Globalfoundries Inc. Vertical SRAM structure
US10083971B1 (en) 2017-07-19 2018-09-25 Globalfoundries Inc. Vertical SRAM structure with cross-coupling contacts penetrating through common gates to bottom S/D metal contacts
FR3069952B1 (fr) 2017-08-07 2019-08-30 Commissariat A L'energie Atomique Et Aux Energies Alternatives Realisation d'un transistor a structure de canal et regions de source et de drain en semi-metal
EP3676835A4 (en) 2017-08-29 2020-08-19 Micron Technology, Inc. MEMORY CIRCUIT
US10453752B2 (en) 2017-09-18 2019-10-22 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a gate-all-around semiconductor device
US10410925B2 (en) * 2017-12-29 2019-09-10 Micron Technology, Inc. Methods of forming integrated assemblies
US10971490B2 (en) * 2018-05-15 2021-04-06 International Business Machines Corporation Three-dimensional field effect device
US10559685B2 (en) * 2018-06-13 2020-02-11 International Business Machines Corporation Vertical field effect transistor with reduced external resistance
KR20200011367A (ko) * 2018-07-24 2020-02-03 삼성전자주식회사 크로스-커플(cross-couple) 구조를 갖는 래치를 포함하는 수직 전계 효과 트랜지스터(vfet) 장치
US10707218B2 (en) * 2018-07-26 2020-07-07 Globalfoundries Inc. Two port SRAM cell using complementary nano-sheet/wire transistor devices
WO2020055642A2 (en) * 2018-09-05 2020-03-19 Tokyo Electron Limited Power distribution network for 3d logic and memory
CN112602193A (zh) * 2018-09-05 2021-04-02 东京毅力科创株式会社 用于制造单片集成3d cmos逻辑和存储器的架构设计和工艺
US11362110B2 (en) * 2019-09-27 2022-06-14 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and method for manufacturing the same
US11107906B2 (en) 2019-10-10 2021-08-31 Samsung Electronics Co., Ltd. Integrated circuit devices including a vertical field-effect transistor (VFET) and methods of forming the same
KR20210052660A (ko) 2019-10-29 2021-05-11 삼성전자주식회사 3차원 반도체 메모리 소자
US11251182B2 (en) 2020-03-17 2022-02-15 International Business Machines Corporation Staggered stacked vertical crystalline semiconducting channels
US11444073B2 (en) * 2020-10-27 2022-09-13 Taiwan Semiconductor Manufacturing Co., Ltd. Power distribution network
US11785756B2 (en) * 2021-03-03 2023-10-10 Micron Technology, Inc. Thin film transistor random access memory
CN115666130A (zh) * 2021-07-09 2023-01-31 长鑫存储技术有限公司 半导体结构及其制造方法
US11678475B2 (en) * 2021-07-21 2023-06-13 International Business Machines Corporation Static random access memory using vertical transport field effect transistors
US20230238324A1 (en) * 2022-01-27 2023-07-27 Taiwan Semiconductor Manufacturing Company, Ltd. Memory devices and methods of manufacturing thereof

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120228714A1 (en) * 2011-03-07 2012-09-13 Samsung Electronics Co., Ltd. Sram cells using shared gate electrode configuration
CN103003940A (zh) * 2009-10-12 2013-03-27 莫诺利特斯3D<sup>TM</sup>有限公司 具有半导体装置和结构的***
CN103854696A (zh) * 2012-11-30 2014-06-11 台湾积体电路制造股份有限公司 含FinFET的SRAM单元
US20140252455A1 (en) * 2013-03-10 2014-09-11 Taiwan Semiconductor Manufacturing Company, Ltd. Structure And Method For Static Random Access Memory Device Of Vertical Tunneling Field Effect Transistor

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100989546B1 (ko) 2008-05-21 2010-10-25 이상윤 3차원 반도체 장치의 제조 방법
KR100714401B1 (ko) * 2006-02-08 2007-05-04 삼성전자주식회사 적층된 트랜지스터를 구비하는 반도체 장치 및 그 형성방법
US7741645B2 (en) * 2008-05-28 2010-06-22 International Business Machines Corporation Three-dimensional integrated heterogeneous semiconductor structure
GB2508221B (en) * 2012-11-26 2015-02-25 Surecore Ltd Low-Power SRAM Cells
KR20140086305A (ko) 2012-12-28 2014-07-08 에스케이하이닉스 주식회사 수직형 무접합 반도체 소자 및 그 제조 방법
US8859372B2 (en) * 2013-02-08 2014-10-14 Taiwan Semiconductor Manufacturing Company, Ltd. Double channel doping in transistor formation
KR102123056B1 (ko) * 2013-08-30 2020-06-15 삼성전자주식회사 듀얼 파워 라인을 구비하는 에스램 및 그것의 비트 라인 프리차지 방법
US9853033B2 (en) * 2014-04-30 2017-12-26 Taiwan Semiconductor Manufacturing Co., Ltd. Memory device and manufacturing method thereof
US9691471B2 (en) * 2014-09-15 2017-06-27 Taiwan Semiconductor Manufacturing Company, Ltd. SRAM cells with vertical gate-all-round MOSFETs

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103003940A (zh) * 2009-10-12 2013-03-27 莫诺利特斯3D<sup>TM</sup>有限公司 具有半导体装置和结构的***
US20120228714A1 (en) * 2011-03-07 2012-09-13 Samsung Electronics Co., Ltd. Sram cells using shared gate electrode configuration
CN103854696A (zh) * 2012-11-30 2014-06-11 台湾积体电路制造股份有限公司 含FinFET的SRAM单元
US20140252455A1 (en) * 2013-03-10 2014-09-11 Taiwan Semiconductor Manufacturing Company, Ltd. Structure And Method For Static Random Access Memory Device Of Vertical Tunneling Field Effect Transistor

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111816655A (zh) * 2019-04-12 2020-10-23 台湾积体电路制造股份有限公司 集成电路及其形成方法
US11482279B2 (en) 2019-09-23 2022-10-25 Institute of Microelectronics, Chinese Academy of Sciences SRAM cell, memory comprising the same, and electronic device
WO2021056682A1 (zh) * 2019-09-23 2021-04-01 中国科学院微电子研究所 Sram单元及包括sram单元的存储器和电子设备
CN110634870B (zh) * 2019-09-23 2022-03-18 中国科学院微电子研究所 Sram单元及包括sram单元的存储器和电子设备
CN110634870A (zh) * 2019-09-23 2019-12-31 中国科学院微电子研究所 Sram单元及包括sram单元的存储器和电子设备
CN112687691A (zh) * 2020-12-10 2021-04-20 光华临港工程应用技术研发(上海)有限公司 一种存储器件以及电子装置
WO2022120911A1 (zh) * 2020-12-10 2022-06-16 光华临港工程应用技术研发(上海)有限公司 一种存储器件以及电子装置
CN114823678A (zh) * 2021-01-29 2022-07-29 三星电子株式会社 3d堆叠的器件的静态随机存取存储器及其制造方法
WO2022188010A1 (zh) * 2021-03-08 2022-09-15 华为技术有限公司 半导体装置、电子设备、晶体管的形成方法
WO2023097743A1 (zh) * 2021-12-01 2023-06-08 北京超弦存储器研究院 半导体存储单元结构、半导体存储器及其制备方法、应用
CN116234307A (zh) * 2022-07-07 2023-06-06 北京超弦存储器研究院 存储单元、存储器及其制造方法、电子设备
CN116234307B (zh) * 2022-07-07 2024-02-23 北京超弦存储器研究院 存储单元、存储器及其制造方法、电子设备
CN117116857A (zh) * 2023-08-07 2023-11-24 北京大学 半导体结构的制备方法、以及半导体结构

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