KR20140086305A - 수직형 무접합 반도체 소자 및 그 제조 방법 - Google Patents

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KR20140086305A
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Abstract

본 발명의 실시예는 수직형 무접합 반도체 소자에 관한 것으로, 6F2 구조를 이용한 새로운 구조의 수직형 무접합 반도체 소자 및 그 제조 방법을 제공한다.
본 발명의 실시예에 따른 수직형 무접합 반도체 소자는 제 1 액티브 필라 및 제 2 액티브 필라, 상기 제 1 액티브 필라 및 상기 제 2 액티브 필라의 측벽에 각각 위치하는 제 1 게이트 및 제 2 게이트 및 상기 제 1 게이트 및 상기 제 2 게이트 하부에 위치하며, 상기 제 1 액티브 필라 및 상기 제 2 액티브 필라에 연결되는 비트라인을 포함하며, 상기 제 1 액티브 필라와 상기 제 2 액티브 필라는 전체적으로 동일한 타입의 불순물이 주입됨으로써 반도체 소자의 전기적 특성을 향상시키고 공정 마진을 확보할 수 있도록 해준다.

Description

수직형 무접합 반도체 소자 및 그 제조 방법{Vertical junctionless semiconductor and method of the same}
본 발명은 수직형 반도체 소자에 관한 것으로, 보다 상세하게는 액티브 필라에 전체적으로 동일한 타입의 불순물이 주입된 수직형 무접합 반도체 소자 및 그 제조 방법에 관한 것이다.
일반적으로, 반도체는 전기전도도에 따른 물질의 분류 가운데 하나로 도체와 부도체의 중간영역에 속하는 물질로서, 순수한 상태에서는 부도체와 비슷하지만 불순물의 첨가나 기타 조작에 의해 전기전도도가 늘어나는 성질을 가진다. 이러한 반도체는 불순물을 첨가하고 도체를 연결하여 트랜지스터 등의 반도체 소자를 생성하는데 사용되며, 반도체 소자를 사용하여 만들어진 여러 가지 기능을 가지는 장치를 반도체 소자라 한다. 이러한 반도체 소자의 대표적인 예로는 반도체 기억 장치가 있다.
반도체 소자는 다수의 트랜지스터들을 포함한다. 트랜지스터는 게이트(gate), 소스(source) 및 드레인(drain)의 세 영역을 포함하며, 게이트로 입력되는 신호(전압의 크기)에 따라 소스와 드레인 간 전하의 이동이 일어난다. 소스와 드레인 간 전하의 이동은 채널(channel) 영역을 통해 이루어지는데 바로 이 채널이 반도체의 성질을 이용한 것이다.
일반적으로, 트랜지스터를 제조 방법은 반도체 기판에 게이트를 형성하고 게이트의 양 옆의 반도체 기판에 불순물을 도핑하여 소스와 드레인을 형성한다. 이 경우 게이트 아래 소스와 드레인 사이가 트랜지스터의 채널 영역이 된다. 이러한 수평 채널 영역을 가지는 트랜지스터는 일정 면적의 반도체 기판을 차지하게 되므로, 복잡한 반도체 기억 장치의 경우 내부에 포함된 다수의 트랜지스터들로 인하여 전체 면적을 줄이는데 어려움이 발생한다.
이러한 문제를 해결하기 위해 방법으로, 실리콘 기판을 식각하여 게이트의 일부 또는 전부를 매립하는 구조 및 액티브 영역을 기둥형태로 형성하는 수직 채널 구조 등 3차원 구조의 트랜지스터가 도입되었다.
그러나, 반도체 소자가 3차원 구조로 바뀌어도 디램(DRAM) 셀에서는 게이트 산화막 아래의 채널 영역에 P 타입의 이온이 주입되고 소스 및 드레인 영역에 고농도의 N 타입의 이온이 주입되는 NMOS 트랜지스터가 여전히 사용되고 있다. 따라서, 이와 같은 NMOS 트랜지스터를 제작하기 위해서는 여러 단계의 이온 주입 과정을 거쳐야 한다.
또한, 트랜지스터에서는 턴 온 특성을 좋게 하기 위해 게이트와 소스/드레인 영역이 일정 부분 오버랩되도록 하고 있다. 그런데, 게이트와 소스/드레인 영역이 오버랩되면 그 오버랩되는 영역의 크기에 따라 GIDL(Gate Induced Drain Leakage) 특성이 달라지게 되며, 이로 인해 캐피시터에 저장된 데이터를 유지하는 리텐션(retention) 특성도 달라지게 된다. 특히, 매립 게이트 구조에서는 매립게이트 물질을 에치백하는 과정에서 매립 게이트들의 높이가 서로 달라질 수 있는데, 그러한 경우 각 셀 트랜지스터마다 그 오버랩되는 영역이 일정하지 않고 서로 달라져 각 셀의 리텐션 특성에 큰 차이가 발생할 수 있다. 이는 기가(giga) 비트 단위의 셀로 구성되는 디램에서 큰 문제가 될 수 있다.
본 발명의 실시예는 반도체 소자의 전기적 특성 향상 및 공정 마진을 확보할 수 있는 새로운 구조의 수직형 무접합 반도체 소자 및 그 제조 방법을 제공하고자 한다.
본 발명의 실시예에 따른 수직형 무접합 반도체 소자는 제 1 액티브 필라 및 제 2 액티브 필라, 상기 제 1 액티브 필라 및 상기 제 2 액티브 필라의 측벽에 각각 위치하는 제 1 게이트 및 제 2 게이트 및 상기 제 1 게이트 및 상기 제 2 게이트 하부에 위치하며, 상기 제 1 액티브 필라 및 상기 제 2 액티브 필라에 연결되는 비트라인을 포함하며, 상기 제 1 액티브 필라와 상기 제 2 액티브 필라는 전체적으로 동일한 타입의 불순물이 주입된다.
바람직하게는, 상기 제 1 액티브 필라 및 상기 제 2 액티브 필라는 상기 불순물이 전체적으로 균일한 농도로 주입된다.
바람직하게는, 제 1항에 있어서, 상기 제 1 게이트 및 상기 제 2 게이트는 상기 제 1 액티브 필라와 상기 제 2 액티브 필라 사이에 위치하며, 베리어 금속 및 금속의 적층 구조를 포함한다.
본 발명의 다른 실시예에 따른 수직형 무접합 반도체 소자는 액티브 영역을 정의하는 소자분리막, 상기 액티브 영역의 중앙부가 식각되어 상기 액티브 영역의 양단부를 각각 제 1 액티브 필라 및 제 2 액티브 필라로 분리시키는 리세스, 상기 리세스 하부에 위치하는 비트라인 및 상기 비트라인 상부에 위치하며 상기 제 1 액티브 필라와 상기 제 2 액티브 필라의 측벽에 각각 위치하는 제 1 게이트 및 제 2 게이트를 포함하며, 상기 제 1 액티브 필라 및 상기 제 2 액티브 필라는 전체적으로 동일한 타입의 불순물이 주입된다.
본 발명의 실시예에 따른 수직형 무접합 반도체 소자의 제조 방법은 액티브 영역을 정의하는 소자분리막을 형성하는 단계, 상기 액티브 영역의 중앙부를 식각하여 상기 액티브 영역의 양단부를 제 1 액티브 필라와 제 2 액티브 필라로 분리시키는 비트라인 리세스를 형성하는 단계, 상기 비트라인 리세스의 측벽에 불순물을 주입하는 단계, 상기 비트라인 리세스의 하부에 비트라인을 형성하는 단계, 상기 비트라인 리세스가 매립되도록 상기 비트라인 상부에 제 1 절연막을 형성하는 단계, 상기 제 1 절연막을 식각하여 게이트 리세스를 형성하는 단계 및 상기 게이트 리세스 하부에 게이트를 형성하는 단계를 포함한다.
바람직하게는, 상기 불순물을 주입하는 단계는 경사 이온 주입 방법을 이용하여 N형 불순물을 상기 제 1 액티브 필라 및 상기 제 2 액티브 필라 전체에 균일한 농도로 주입한다.
본 발명의 실시예는 반도체 소자의 전기적 특성을 향상시키고 공정 마진을 확보할 수 있도록 해준다.
도 1은 본 발명의 실시예에 따른 반도체 소자의 레이아웃을 보여주는 평면도.
도 2는 도 1에서 A-A'에 따른 단면의 모습을 보여주는 단면도.
도 3 내지 도 7은 도 2의 구조를 형성하기 위한 공정을 설명하기 위한 공정 단면도들.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들을 보다 상세하게 설명한다.
도 1은 본 발명의 실시예에 따른 반도체 소자의 레이아웃을 보여주는 평면도이며, 도 2는 도 1에서 A-A'에 따른 단면의 모습을 보여주는 단면도이다.
도 1 및 도 2를 참조하면, 본 실시예의 반도체 소자는 반도체 기판(10)으로부터 돌출되어 수직 채널을 형성하는 액티브 필라(12a, 12b)를 포함한다. 액티브 필라(12a, 12b)는 비트라인(14)의 양측에 대칭되게 형성된다. 또한, 본 실시예에서는 액티브 필라(12a, 12b)의 접합영역과 바디 영역에 동일한 타입의 불순물(예컨대, N형 불순물)이 실질적으로 동일한 농도로 주입된다. 즉, 액티브 필라(12a, 12b)에는 전체적으로 동일한 타입의 불순물이 실질적으로 동일한 농도로 주입된다.
더욱이 본 실시예에서 액티브 필라(12a, 12b)는 6F2 구조로 형성된 액티브 영역의 양단부가 소자분리된 형태로 형성된다. 즉, 액티브 영역이 비트라인(14) 및 게이트16)와 비스듬하게 교차되도록 배치된 6F2 구조에서, 액티브 영역의 중앙부가 식각되어 액티브 영역의 양단부가 기둥 형태로 일정 거리 떨어지도록 분리됨으로써 본 실시예의 액티브 필라(12)가 형성된다.
비트라인(14)은 액티브 영역의 중앙부가 식각되어 형성된 비트라인 리세스의 하부에 형성되며, 비트라인 리세스에 의해 분리된 액티브 필라들(12a, 12b)의 하부에 공통 연결되도록 형성된다. 이러한 구조를 통해 비트라인(14)을 넓고 얇은 박막 형태로 형성이 가능하다. 비트라인(14)은 텅스텐(W)과 같은 금속을 포함할 수 있다.
비트라인(14)의 상부에는 비트라인(14)과 수직하게 교차하며 액티브 필라(12a, 12b)의 측벽에 위치하는 게이트(16)가 형성된다. 게이트(16)는 비트라인 리세스의 내측벽에 위치한다. 이러한 게이트(16)는 베리어 금속(예컨대, Ti/TiN)(16a)과 금속(예컨대, W)(16b)의 적층구조로 형성될 수 있다.
비트라인(14) 상부 및 게이트(16) 사이에는 절연막(18)이 형성되며, 게이트(16)의 상부에는 캡핑 절연막(20)이 형성된다. 절연막(18)은 소자분리막(22)과 같은 물질로 형성될 수 있으며, 캡핑 절연막(20)은 질화막을 포함한다.
도 3 내지 도 7은 도 2의 구조를 형성하기 위한 공정을 설명하기 위한 공정 단면도들이다.
도 3을 참조하면, 반도체 기판(100)의 상부에 패드 산화막(미도시) 및 패드 절연막(미도시)을 형성한다. 이어서, 패드 절연막 상부에 감광막을 형성한 후 STI(Shallow Trench Isolation) 방법을 이용한 사진 식각 공정을 통해 패드 질화막의 상부에 액티브 영역(102)을 정의하는 감광막 패턴(미도시)을 형성한다. 이때, 액티브 영역(102)은 도 1에 도시된 6F2 구조에서와 같이 비트라인 및 게이트(워드라인)와 비스듬히 교차되도록 형성된다.
다음에, 감광막 패턴을 식각 마스크로 패드 질화막 및 패드 산화막을 순차적으로 식각하여 마스크 패턴(미도시)을 형성하고, 마스크 패턴을 식각 마스크로 반도체 기판(100)을 식각하여 액티브 영역(102)을 정의하는 소자분리용 트렌치(미도시)를 형성한다. 이때, 식각 공정은 건식식각공정을 사용한다.
다음에, 소자분리용 트렌치를 포함한 반도체 기판의 표면에 측벽 절연막(미도시)을 형성한다. 이러한 측벽 절연막은 산화막(wall oxide)을 포함하며, 산화 공정을 통해 형성될 수 있다.
다음에, 소자분리용 트렌치가 매립되도록 소자분리용 절연막을 형성한 후 액티브 영역(102)이 노출될 때까지 소자분리용 절연막을 식각하여 평탄화함으로써 액티브 영역(102)을 정의하는 소자분리막(104)을 형성한다. 이때, 소자분리막(104)은 갭필(gap-fill) 특성이 우수한 SOD(Spin On Dielectric) 물질 또는 HDP(High Density Plasma) 산화막을 포함한다. 또는 소자분리막(104)은 질화막 또는 산화막과 질화막의 적층 구조로 형성될 수도 있다.
다음에 도 4를 참조하면, 액티브 영역(102) 및 소자분리막(104) 상부에 비트라인 영역을 정의하는 마스크 패턴(미도시)을 형성한 후 이를 식각 마스크로 액티브 영역(102) 및 소자분리막(104)을 식각하여 액티브 필라(106a, 106b)를 정의하는 비트라인 리세스(108)를 형성한다. 이때, 비트라인 리세스(108)는 그 바닥면이 소자분리용 트렌치의 바닥면 보다 높게 식각된다. 비트라인 리세스(108)는 액티브 영역(102)과 비스듬하게 교차하면서 액티브 영역(102)의 중앙부를 가로지르는 라인타입으로 형성된다.
이어서, 비트라인 리세스(108)에 의해 노출된 액티브 필라(106)에 경사 이온 주입 방법을 이용하여 N형 불순물을 주입한다. 이때, 불순물은 비소(As), 인(P), 비스무스(Bi), 안티몬(Sb) 등을 사용할 수 있으며, 이들을 단독 또는 2종 이상 혼합하여 사용할 수 있다.
다음에 도 5를 참조하면, 비트라인 리세스(108)가 매립되도록 비트라인용 도전물질을 형성한 후 이를 에치백하여 비트라인 리세스(108)의 하부에 비트라인(110)을 형성한다. 이어서, 비트라인 리세스(108)가 매립되도록 비트라인(110) 상부에 절연막(112)을 형성한 후 액티브 필라(106)가 노출될 때까지 이를 평탄화한다. 이때, 절연막(112)는 소자분리막(104)과 동일한 물질을 포함한다.
다음에 도 6을 참조하면, 소자분리막(104) 및 절연막(112) 상부에 게이트 영영을 정의하는 마스크 패턴을 형성한 후 이를 식각 마스크로 소자분리막(104) 및 절연막(112)을 식각하여 게이트 리세스(114)를 형성한다. 게이트 리세스(114)는 액티브 필라(106a, 106b)의 내측벽을 노출시키며, 비트라인(110)과 수직하게 교차되는 라인타입으로 형성된다.
이어서, 산화공정을 진행하여 게이트 리세스(114)에 의해 노출된 액티브 필라(106a, 10b)의 측벽에 게이트 절연막(미도시)을 형성한다. 이러한 산화공정은 라디칼 산화공정(radical oxidation)을 포함한다.
다음에 도 7을 참조하면, 게이트 리세스(114)의 내부면에 베리어 금속막(116a)을 형성하고 게이트 리세스(114)가 매립되도록 베리어 금속막(116a) 상부에 게이트용 금속막(116b)을 형성한다. 이때, 베리어 금속막(116a)은 티타늄(Ti)/질화티타늄(TiN)을 포함하며, 게이트용 금속막(116b)은 텅스텐(W)을 포함한다.
이어서, 베리어 금속막(116a)과 금속막(116b)을 평탄화한 후 이를 에치백하여 게이트 리세스(114)의 하부에 베리어 금속막(116a)과 금속막(116b)이 적층된 구조의 게이트(116)를 형성한다.
다음에 게이트 리세스가 매립되도록 게이트(116) 상부에 캡핑 절연막(118)을 형성한다. 이러한 캡핑 절연막(118)은 질화막을 포함한다.
상술한 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
10, 100 : 반도체 기판 12a, 12b, 106a, 106b : 액티브 필라
14, 110 : 비트라인 16, 116 : 게이트
18, 112 : 절연막 20, 118 : 캡핑 절연막
22, 104 : 소자분리막 108 : 비트라인 리세스
114 : 게이트 리세스

Claims (16)

  1. 제 1 액티브 필라 및 제 2 액티브 필라;
    상기 제 1 액티브 필라 및 상기 제 2 액티브 필라의 측벽에 각각 위치하는 제 1 게이트 및 제 2 게이트; 및
    상기 제 1 게이트 및 상기 제 2 게이트 하부에 위치하며, 상기 제 1 액티브 필라 및 상기 제 2 액티브 필라에 연결되는 비트라인을 포함하며,
    상기 제 1 액티브 필라와 상기 제 2 액티브 필라는 전체적으로 동일한 타입의 불순물이 주입된 것을 특징으로 하는 수직형 무접합 반도체 소자.
  2. 제 1항에 있어서, 상기 제 1 액티브 필라 및 상기 제 2 액티브 필라는
    상기 불순물이 전체적으로 균일한 농도로 주입된 것을 특징으로 하는 수직형 무접합 반도체 소자.
  3. 제 1항에 있어서, 상기 제 1 게이트 및 상기 제 2 게이트는
    상기 제 1 액티브 필라와 상기 제 2 액티브 필라 사이에 위치하는 것을 특징으로 하는 수직형 무접합 반도체 소자.
  4. 제 1항에 있어서, 상기 제 1 게이트 및 상기 제 2 게이트는
    베리어 금속 및 금속의 적층 구조를 포함하는 것을 특징으로 하는 수직형 무접합 반도체 소자.
  5. 제 1항에 있어서, 상기 불순물은
    N형 불순물인 것을 특징으로 하는 수직형 무접합 반도체 소자.
  6. 액티브 영역을 정의하는 소자분리막;
    상기 액티브 영역의 중앙부가 식각되어 상기 액티브 영역의 양단부를 각각 제 1 액티브 필라 및 제 2 액티브 필라로 분리시키는 리세스;
    상기 리세스 하부에 위치하는 비트라인; 및
    상기 비트라인 상부에 위치하며 상기 제 1 액티브 필라와 상기 제 2 액티브 필라의 측벽에 각각 위치하는 제 1 게이트 및 제 2 게이트를 포함하며,
    상기 제 1 액티브 필라 및 상기 제 2 액티브 필라는 전체적으로 동일한 타입의 불순물이 주입된 것을 특징으로 하는 수직형 무접합 반도체 소자.
  7. 제 6항에 있어서, 상기 액티브 영역은
    상기 비트라인 및 상기 게이트와 비스듬히 교차되게 배치되는 것을 특징으로 하는 수직형 무접합 반도체 소자.
  8. 제 6항에 있어서, 상기 제 1 액티브 필라 및 상기 제 2 액티브 필라는
    상기 불순물이 전체적으로 균일한 농도로 주입된 것을 특징으로 하는 수직형 무접합 반도체 소자.
  9. 제 6항에 있어서, 상기 비트라인은
    상기 제 1 액티브 필라 및 상기 제 2 액티브 필라에 공통 연결되는 것을 특징으로 하는 수직형 무접합 반도체 소자.
  10. 제 6항에 있어서, 상기 제 1 게이트 및 상기 제 2 게이트는
    상기 비트라인과 수직으로 교차하면서 상기 리세스의 내측벽에 연결되도록 위치하는 것을 특징으로 하는 수직형 무접합 반도체 소자.
  11. 액티브 영역을 정의하는 소자분리막을 형성하는 단계;
    상기 액티브 영역의 중앙부를 식각하여 상기 액티브 영역의 양단부를 제 1 액티브 필라와 제 2 액티브 필라로 분리시키는 비트라인 리세스를 형성하는 단계;
    상기 비트라인 리세스의 측벽에 불순물을 주입하는 단계;
    상기 비트라인 리세스의 하부에 비트라인을 형성하는 단계;
    상기 비트라인 리세스가 매립되도록 상기 비트라인 상부에 제 1 절연막을 형성하는 단계;
    상기 제 1 절연막을 식각하여 게이트 리세스를 형성하는 단계; 및
    상기 게이트 리세스 하부에 게이트를 형성하는 단계를 포함하는 수직형 무접합 반도체 소자의 제조 방법.
  12. 제 11항에 있어서,
    상기 게이트 리세스가 매립되도록 상기 게이트 상부에 제 2 절연막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 수직형 무접합 반도체 소자의 제조 방법.
  13. 제 11항에 있어서, 상기 불순물을 주입하는 단계는
    상기 제 1 액티브 필라 및 상기 제 2 액티브 필라 전체에 동일한 타입의 불순물을 주입하는 것을 특징으로 하는 수직형 무접합 반도체 소자의 제조 방법.
  14. 제 13항에 있어서, 상기 불순물을 주입하는 단계는
    상기 제 1 액티브 필라 및 상기 제 2 액티브 필라 전체에 균일한 농도로 불순물을 주입하는 것을 특징으로 하는 수직형 무접합 반도체 소자의 제조 방법.
  15. 제 11항에 있어서, 상기 불순물을 주입하는 단계는
    경사 이온 주입 방법을 이용하여 N형 불순물을 주입하는 것을 특징으로 하는 수직형 무접합 반도체 소자의 제조 방법.
  16. 제 11항에 있어서, 상기 게이트를 형성하는 단계는
    상기 게이트 리세스의 내부면에 베리어 금속막을 형성하는 단계;
    상기 게이트 리세스가 매립되도록 상기 베리어 금속막 상부에 금속막을 형성하는 단계; 및
    상기 베리어 금속과 상기 금속막을 에치백하는 단계를 포함하는 것을 특징으로 하는 수직형 무접합 반도체 소자의 제조 방법.
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