CN106130557B - 一种比较器失调电压自校正电路 - Google Patents

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Abstract

本发明提供一种比较器失调电压自校正电路，由于半导体工艺参数随机性引起了比较器失调电压，比较器失调电压同样具有随机性。由于比较器失调电压的随机性，在并行转换型模数转换器中并行比较器参考电压具有不确定性。在比较器失调电压严重的情况下，并行转换型模数转换器甚至会出现功能错误。本发明提出了一种比较器失调电压自校正电路，可校正比较器的随机失调电压至满足要求。因此，本发明的电路和方法消除了比较器随机失调对并行转换型模数转换器功能和性能的影响，大大提高了模数转换器特别是并行转换型模数转换器速度和性能。

Description

一种比较器失调电压自校正电路
技术领域
本发明属于模拟和混合信号集成电路领域，特别涉及一种比较器失调电压自校正电路。
背景技术
n位并行转换型模数转换器(也称作Flash ADC或者闪烁型ADC)采用2n个比较器，把模拟信号Vin与2n个参考信号比较，再对比较器的输出进行编码从而实现模拟信号的量化。通常2n个参考信号均匀分布在某个信号范围内，该信号范围被称为量化范围。
图1为一3位flash ADC电路图，其包括8个串行连接的电阻(101、102、103、104、105、106、107、108)、7个并行工作的比较器(COM1、COM2、COM3、COM4、COM5、COM6、COM7)、一个编码电路128、模拟信号输入端口Vin、参考电压端口REFA、参考电压端口REFB、和数字输出端口D0、D1、D2。
参考电压端口REFA连接电阻108的正端，电阻108的负端连接电阻107的正端，电阻107的负端连接电阻106的正端，电阻106的负端连接电阻105的正端，电阻105的负端连接电阻104的正端，电阻104的负端连接电阻103的正端，电阻103的负端连接电阻102的正端，电阻102的负端连接电阻101的正端，电阻101的负端连接参考电压端口REFB。
在参考电压端口REFA、参考电压端口REFB分别加上电压量化范围的最大值与最小值，在电阻108、107、106、105、104、103、102的负端便产生参考电压V7、V6、V5、V4、V3、V2、V1。比较器COM7、COM6、COM5、COM4、COM3、COM2、COM1的正向端连接到一起接收来自端口Vin的模拟信号，负向端分别接收参考电压V7、V6、V5、V4、V3、V2、V1。
电阻101、102、103、104、105、106、107、108的阻值相等，并且比较器COM7、COM6、COM5、COM4、COM3、COM2、COM1的负向端无电流流入，因此参考电压V7、V6、V5、V4、V3、V2、V1均匀分布在端口电压REFA与REFB之间，如图2所示。
由图2可见，参考电压V1、V2、V3、V4、V5、V6、V7把信号区间[REFB，REFA]划分成了8个相等的间隔。当模拟信号输入端口Vin信号从低到高变化，超过某个超考电压Vi(i＝1～7)时，相应比较器COMi的输出翻转，即比较器COM1、COM2、COM3、COM4、COM5、COM6、COM7的输出对图2中的8个信号区间进行了标识和编码。
本领域的技术人员知道图1中的比较器COM1、COM2、COM3、COM4、COM5、COM6、COM7输出编码为温度计码，该编码的缺点是需要大量的信号线，并且编码效率太低，存在大量的码浪费。比较器COM1、COM2、COM3、COM4、COM5、COM6、COM7的输出连接到编码电路128，实现温度计码到二进制码转换，最终在输出端口D0、D1、D2输出3位二进制码。
图1电路的实际实现中，比较器存在失调，特别是基于CMOS工艺的比较器失调更加严重。这样，图1中比较器实际的参考电压是电阻串产生的参考电压加上失调电压，如图3。在图3中用电压源VO1、VO2、VO3、VO4、VO5、VO6、VO7分别表示比较器COM1、COM2、COM3、COM4、COM5、COM6、COM7失调电压。这样比较器COMi(i＝1～7)实际看到的参考电压是(Vi+VOi)。失调电压VOi(i＝1～7)具有随机性，对于不同的比较器，不同的工艺条件，不同的芯片，失调电压都不一样。电路设计人员无法预知失调电压的具体值，只能得到一些统计结果。
当falsh ADC的精度很高时(如6位或者8位转换精度)，相邻参考电压间的差很小。如果图3中比较器失调电压使得比较器COMi(i＝1～7)看到的参考电压大于比较器COMi+1看到的参考电压，就会造成flash ADC出现失码。如图4，由于失调，比较器COM4看到的参考电压(V4+VO4)小于比较器COM3看到的参考电压(V3+VO3)。这样当图3中模拟输入信号Vin从小变到大时，比较器COM4先翻转，比较器COM3后翻转，造成失码。
传统的减小比较失调的方法是采用较大的器件尺寸，这样会增加电路的功耗并降低了电路的工作速度。
本发明通过一自校正过程，用一芯片外接的或者芯片内部产生的参考信号来校正比较器的失调电压，从而消除flash ADC的失码、提高DNL和INL性能指标。另外通过失调校正后，比较器可以采用较小尺寸的器件来实现，提高了比较器的速度。
发明内容
本发明提供一种比较器失调电压自校正电路，包括一比较器123、一失调数字调节电路122、一逐次逼近寄存器121、一多路选择器125、一使能端口EN、一时钟端口CLK、一参考电压输入端口Vr、一模拟信号输入端口Vin、一校正电压输入端口Vcal和一输出端口VOUT。
所述比较器失调电压自校正电路120的端口Vr用于接收参考电压，端口Vcal用于接收一校正电压，该校正电压可以由同一芯片上的高精度DAC产生，也可以由测试仪器产生，通过芯片引脚接入芯片。模拟信号输入端口Vin用于接收模拟信号。输出端口VOUT用于输出比较结果。正常工作时多路选择器125连接模拟信号输入端口Vin，校正的时候多路选择器连接正电压输入端口Vcal。
所述比较器失调电压自校正电路120的参考电压输入端口Vr连接失调数字调节电路122的端口A，失调数字调节电路122的端口B连接比较器123的负相输入端，比较器123的正相输入端连接多路选择器125的输出端口。多路选择器的1号输入端口连接校正电压输入端口Vcal，2号输入端口连接模拟信号输入端口Vin。比较器123的输出端连接逐次逼近寄存器121的数据输入端Din，逐次逼近寄存器121的使能端EN连接比较器失调电压自校正电路120的使能端口EN，逐次逼近寄存器121的时钟端CLK连接比较器失调电压自校正电路120的时钟端口CLK。逐次逼近寄存器121数字输出端D0、D1、D2、D3、D4、D5、D6、D7输出数据信号D0、D1、D2、D3、D4、D5、D6、D7。数据信号D0、D1、D2、D3、D4、D5、D6、D7分别控制失调数字调节电路122的数据端口D0、D1、D2、D3、D4、D5、D6、D7。
所述失调数字调节电路122的端口B与端口A间的电压VAB与其数据端口D0、D1、D2、D3、D4、D5、D6、D7间的关系是一带偏移量Vs/2的加权求和关系，最低权重位是D0，最高权重位是D7，最小变化步长是Vs/28。
根据连接关系，所述比较器123负向输入端VM的电势为参考电压输入端口Vr电压与失调数字调节电路122端口压降VAB之和。
所述比较器失调电压自校正电路120的校正过程如下：
开始，比较器失调电压自校正电路120使能端口EN信号为低电平，逐次逼近寄存器121复位，数字信号D7、D6、D5、D4、D3、D2、D1、D0为默认值10000000，失调数字调节电路122端口压降VAB为0。比较器负相输入端VM电势等于参考电压Vr与比较器失调电压之和。
之后，使能信号EN从低电平跳变为高电平，启动校正过程，多路选择器连接到输入端口1，选择校正电压Vcal。
随后，第一个时钟信号CLK上升沿到来，逐次逼近寄存器121保持数字信号D7、D6、D5、D4、D3、D2、D1、D0为默认值10000000不变，比较器负相输入端VM电势保持不变。
之后，比较器123比较其正、负相端口电压信号，并把比较结果反馈到逐次逼近寄存器121的数据输入端Din。
如果VM低于Vcal，在第二个时钟信号CLK上升沿到来时，逐次逼近寄存器121保持D7为1，同时把D6置1，VM增加Vs/4。
如果VM高于Vcal，在第二个时钟信号CLK上升沿到来时，逐次逼近寄存器121把D7置0，同时把D6置1，VM减少Vs/4。
之后，比较器123再次把VM与Vcal比较，并把比较结果反馈到逐次逼近寄存器121的数据输入端Din。
如果VM低于Vcal，在第三个时钟信号CLK上升沿到来时，逐次逼近寄存器121保持D6为1，同时把D5置，VM增加Vs/8
如果VM高于Vcal，在第三个时钟信号CLK上升沿到来时，逐次逼近寄存器121把D6置0，同时把D5置1，VM减少Vs/8。
之后，比较器123再次把VM与Vcal比较，并把比较结果反馈到逐次逼近寄存器121的数据输入端Din。
如果VM低于Vcal，在第四个时钟信号CLK上升沿到来时，逐次逼近寄存器121保持D5为1，同时把D4置1，VM增加Vs/16。
如果VM高于Vcal，在第四个时钟信号CLK上升沿到来时，逐次逼近寄存器121把D5置0，同时把D4置1，VM减少Vs/16。
相同的过程，在第五个时钟信号CLK上升沿到来时，逐次逼近寄存器121确定D4、在第六个时钟信号CLK上升沿到来时，逐次逼近寄存器121确定D3、在第七个时钟信号CLK上升沿到来时，逐次逼近寄存器121确定D2、在第八个时钟信号CLK上升沿到来时，逐次逼近寄存器121确定D1、在第九个时钟信号CLK上升沿到来时，逐次逼近寄存器121确定D0。最后，校正过程结束。数字信号D7、D6、D5、D4、D3、D2、D1、D0的值被逐次逼近寄存器121保持并用于比较器正常工作过程。
所述自校正过程，其特征在于：在整个校正过程，根据比较器123的比较结果，比较器负相输入端VM电势围绕Vcal逐次增加或者减少Vs/22、Vs/23、Vs/24、Vs/25、Vs/26、Vs/27、Vs/28、Vs/28，逐渐收敛于Vcal。最终VM与Vcal相差仅Vs/28。Vs越小，校正结束后，VM越接近Vcal，同时校正范围也越小。采用较高的校正位数，可以同时保持较高的校正精度和校正范围。
由以上可知，通过所述校正电路120可以把比较器123的实际参考电压校正到接近Vcal，并达到一定的精度。Vcal不受比较器失调电压影响，是一个可设计和可控的量。因此我们的发明解决了比较器失调电压的工艺随机性对flash ADC性能和功能影响的问题。
所述比较器失调电压自校正电路，还可采用差分结构200，由一多路选择器125，一失调数字调节放器180，一动态比较器159，一逐次逼近寄存器121、一模拟信号输入端口Vin、一校正信号输入端口Vcal、一参考信号输入端口Vr、一时钟输入端口CLK、一使能端口EN和一输出端口VOUT组成。
所述比较器失调电压自校正电路200的模拟信号输入端口Vin，用于接收模拟信号；校正信号输入端口Vcal，用于接收校正信号；参考信号输入端口Vr，用于接收参考信号；时钟端口CLK，用于接收输入时钟信号；使能端口EN，用于启动校正过程；输出端口VOUT，用于输出比较结果。
所述比较器失调电压自校正电路200的多路选择器125的1号选择端连接校正信号输入端口Vcal，2号选择端连接模拟信号输入端口Vin，输出端连接失调数字调节放器180的正相输入端VP。失调数字调节放器180的负相输入端VM连接参考信号输入端口Vr。失调数字调节放器180的正相输出端VOP连接动态比较器159正相输入端VP，失调数字调节放大器180的负相输出端VOM连接动态比较器159负相输入端VM，动态比较器159的输出端连接输出端口VOUT，逐次逼近寄存器121数字输出端D0、D1、D2、D3、D4、D5、D6、D7连接失调数字调节放大器180的数字输入端D0、D1、D2、D3、D4、D5、D6、D7，逐次逼近寄存器121的使能端EN连接使能端口EN，时钟端连接时钟输入端口，数据端Din连接动态比较器159的输出端。时钟输入端口CLK同时连接逐次逼近寄存器121时钟端CLK和接动态比较器159的时钟端CLK。
所述失调数字调节放大器180包括一差分对电路140，两个对称的负载电阻141、142，两个对称的失调调节电阻143、144，两个对称的电流镜145、146，两个对称的电流型数模转换器147、148，一个模拟信号输入端口VIN，一个参考信号输入端口VREF，正、反相输入端口VP和VM，正、反相输出端口VOP和VOM，数字输入端D0、D1、D2、D3、D4、D5、D6、D7。
所述失调数字调节放大器180的差分对电路140包括两个对称的NMOS晶体管149、150，和一个尾电流源151。NMOS晶体管149、150的源极连接到一起后连接电流源151的电流输入端，电流源151电流输出端接地。NMOS晶体管149的栅极连接正相输入端口VP；NMOS晶体管150的栅极连接负相输入端口VM。NMOS晶体管149漏极接负载电阻141的负端，负载电阻141的正端接电源VCC；NMOS晶体管150漏极接负载电阻142的负端，负载电阻142的正端连接电源电压VCC。失调调节电阻143的正端连接NMOS晶体管149的漏极，负端同时连接电流镜145的输出端和负相输出端口VOM；失调调节电阻144的正端连接NMOS晶体管150的漏极，负端同时连接电流镜146的输出端和正向输出端口VOP。
所述失调数字调节放大器180电流镜145包括PMOS晶体管152、153；电流镜146包括PMOS晶体管154、155。PMOS晶体管152的栅极和漏极连接在一起作为电流镜145的输入端，源极连接电源VCC。PMOS晶体管153的栅极连接PMOS晶体管152的栅极，源极连接电源VCC，漏极作为电流镜145的输出端。PMOS晶体管154的栅极和漏极连接在一起作为电流镜146的输入端，源极连接电源VCC,PMOS晶体管155的栅极连接PMOS晶体管154的栅极，源极连接电源VCC，漏极作为电流镜146的输出端。把电流镜145把其输入电流I1按1:1比例镜象到输出端得到输出电流I3，把电流镜146把其输入电流I2按1:1比例镜象到输出端得到输出电流I4。
所述失调数字调节放大器180，电流型数模转换器147的输出端连接电流镜145的输入端，并输出电流I1；电流型数模转换器148的电流输出端连接电流镜146的输入端，并输出电流I2。电流型模数转换器147接收来自数字输入端D0、D1、D2、D3、D4、D5、D6、D7的数字信号，电流型模数转换器148接收数字信号D7D6D5D4D3D2D1D0的补码。
所述比较器失调电压自校正电路200的动态比较器159，为差分结构，由四部分组成：前置放大器160，锁存电路161，数字部分162，偏置电路186。
所述动态比较器159还包括一正相输入端口、一负相输入端口、一时钟输入端口CLK和一输出端口VO。
所述动态比较器159，前置放大器160为一差分放大器，其提供一定差分增益，以降低动态比较器159的亚稳态效应。其包含两个相互对称的NMOS晶体管163、164，还包括另外两个相互对称的NMOS晶体管165、166，两个相互对称的电阻167、168，一个尾电流源169。
所述前置放大器160，对称的NMOS晶体管163、164构成一差分对，它们的源极连接在一起后接尾电流源169的电流输入端，尾电流源169的电流输出端接地。NMOS晶体管163的栅极连接比较器159负相输入端口VM；NMOS晶体管164的栅极连接比较器159正相输入端口VP。NMOS晶体管163的漏极连接NMOS晶体管165的源极；NMOS晶体管164的漏极连接NMOS晶体管166的源极。NMOS晶体管165、166的栅极连接在一起连接偏置电路186的输出端。NMOS晶体管165的漏极连接电阻167的负端并输出电压信号SP；NMOS晶体管166的漏极连接电阻168的负端并输出电压信号SM。电压信号SP、SM为一对差分信号，其分别为正、反相信号。电阻167、158的正端接电源VCC。
所述动态比较器159，前置放大器160把端口VP与VM差分信号放大后得到差分信号SP、SM。
所述动态比较器159，锁存电路161包括两个相互对称的NMOS晶体管172、173，一个尾电流源174，两个相互对称的PMOS晶体管175、176，两个相互对称的NMOS晶体管177、178，一个PMOS开关晶体管180，一个NMOS开关晶体管179。
所述锁存电路161，NMOS晶体管172、173构成一差分对，它们的源极连接在一起后接电流源174的电流输入端，电流源的电流输出端接地。NMOS晶体管172的栅接收电压信号SM；NMOS晶体管173接收电压信号SP。电容器170的下极板连接NMOS晶体管173的栅极，上极板连接节点C；电容器171的下极板连接NMOS晶体管172的栅极，上极板连接节点D。PMOS晶体管175与176交叉耦合：PMOS晶体管175的栅极连接PMOS晶体管176的漏极，PMOS晶体管176的栅极连接PMOS晶体管175的漏极。PMOS晶体管175和176的源极连接电源VCC，PMOS晶体管175的漏极连接节点C，PMOS晶体管176的漏极连接节点D。NMOS晶体管177与178交叉耦合：NMOS晶体管177的栅极连接NMOS晶体管178的漏极，NMOS晶体管178的栅极连接NMOS晶体管177的漏极。NMOS晶体管177的漏极连接节点D，NMOS晶体管178的漏极连接节点C。NMOS晶体管177和178的源极连接在一起后连接NMOS开关晶体管179的漏极，NMOS开关晶体管179的源极接地，栅极连接时钟输入端口CLK。PMOS开关晶体管180的源极连接节点C，漏极连接节点D，栅极连接时钟输入端口CLK。
所述锁存电路161的工作过程如下：
当时钟信号CLK为低电平时，开关NMOS晶体管179截止，交叉耦合NMOS晶体管177、178无电流流过，不工作；开关PMOS晶体管开启，节点C和D短接，交叉耦合PMOS晶体管175、176的栅漏短接，作为二极管工作。
电压信号SP、SM分别作用于差分对晶体管173与172的栅极，把尾电流源174的电流重新再分配：当SP大于SM时，流过NMOS晶体管173的电流大于流过NMOS晶体管172的电流；当SM大于SP时，通过NMOS晶体管172的电流大于流过NMOS晶体管173的电流。具体分配的比例由跨导NMOS晶体管172和173构成的差分对的跨导决定。
当时钟信号CLK的上升沿到来，时钟信号从低电平变为高电平。NMOS开关晶体管179开启，交叉耦合NMOS晶体管177、178开始工作。同时，PMOS开关晶体管截止，节点C和D连接被断开，交叉耦合PMOS晶体管175、176的栅漏连接被断开。
如果在时钟信号上升沿到来时，电压信号SM大于SP，流过晶体管172的电流大于流过晶体管173的电流。节点C、D间的连接被断开后，节点C的电压将被拉低，节点D的电压将被拉高。交叉耦合NMOS晶体管177、178与交叉耦合PMOS晶体管175、176构成一正反馈，通过这一正反馈机构，节点C被速度拉至地电位GND，节点D被迅速拉至电源电压VCC。
如果在时钟信号上升沿到来时，电压信号SP大于SM，流过晶体管173的电流大于流过晶体管172的电流。节点C、D间的连接被断开后，节点D的电压将被拉低，节点C的电压将被拉高。交叉耦合NMOS晶体管177、178与交叉耦合PMOS晶体管175、176构成一正反馈，通过这一正反馈机构，节点D被速度拉至地电位GND，节点C被迅速拉至电源电压VCC。
可见，端口信号VP与VM的差被前置放大器放大后，在时钟信号上升沿被锁存，并迅速地放大至地和电源电压之间。即，当VP大于VM时，在节点C得到一个电源电位VCC，在节点D得到一个地电位；即当VP小于VM时，在节点D得到一个电源电位VCC，在节点C得到一个地电位。
所述动态比较器159的数字部分162包括两个与非门182、182，一个反相器182。与非门181、182交叉耦合：与非门181的输出连接到与非门182的一输入端，与非门182的输出连接到与非门181的一输入端。与非门181的另一输入端连接节点C，与非门182的另一输入端连接节点D。反相器183的输出端连接与非门181的输出端，与非门181的输出端输出端连接动态比较器159的输出端口VO。数字部分162把节点C和D差分信号转换成单端数字信号输出。
所述比较器失调电压自校正电路200，其特征在于：模拟信号Vin，校正信号Vcal，参考信号Vr还可采用差分信号。相应地，失调数字调节放大器180正相输入端(VP+，VP-)和负相输入端(VM+，VM-)同时又是差分输入端，并增加了另一差分对电路159，与差分对电路140对称，包括：两个对称的NMOS晶体管156和157，一个尾电流源158。NMOS晶体管156源极与NMOS晶体管157的源极连接在一起后连接尾电流源158的电流输入端，尾电流源158的电流输出端接地；NMOS晶体管156的漏极同时连接NMOS晶体管149的漏极和负载电阻141的负端；NMOS晶体管157的漏极同时连接NMOS晶体管150的漏极和负载电阻142的负端。NMOS晶体管149的栅连接正相差分输入端的正极VP+，NMOS晶体管157的栅连接正相差分输入端的负极VP－，NMOS晶体管150的栅连接负相差分输入端的正极VM+，NMOS晶体管149的栅连接负相差分输入端的负极VM－。
本发明的有益性体现在，通过一自校正过程，用一芯片外接的或者芯片内部产生的参考信号来校正比较器的失调电压，从而消除flash ADC的失码、提高DNL和INL性能指标。另外通过失调校正后，比较器可以采用较小尺寸的器件来实现，提高了比较器的速度。
附图说明
图1为3位并行转换型模数转换器电路图；
图2为理想情况下比较器参考电压分布图；
图3为包含比较器失调电压的3位并行转换型模数转换器电路图；
图4表示比较器失调引起比较器参考电压的变化；
图5为本发明比较器失调电压自校正电路示意图；
图6为本发明比较器失调电压自校正电路校正时序图；
图7为本发明比较器失调电压自校正电路实际电路框图；
图8为图7中失调数字调节放大器180线路图；
图9为图7动态比较器159线路图；
图10为图7中失调数字调节放大器180全差分实现线路图。
本发明的阐述中，根据本领域的约定俗成，端口表示单元电路中与外部电路连接的线网。端口名称在单元电路的符号图中出现，也在该单元的内部电路图中出现。为了叙述的方便，在不引起混淆的情况下，有时候也用端口名、节点名或者线网名表示位于该端口、节点或者线网的电压信号。
以上内容本领域技术人已经熟知，这里指出是为了让更广泛领域的技术人员理解本发明的意图
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。需说明的是，在不冲突的情况下，以下实施例及实施例中的特征可以相互组合。
需要说明的是，以下实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
如图5所示为本发明比较器失调电压自校正电路120的原理图，其包括一比较器123、一电压源124、一失调数字调节电路122、一逐次逼近寄存器121、一多路选择器125、一使能端口EN、一时钟端口CLK、一参考电压输入端口Vr、一模拟信号输入端口Vin、一校正电压输入端口Vcal和一输出端口VOUT。
电压源124用于模拟实际比较器的失调电压，端口Vr接收由图3中电阻串产生的参考电压，端口Vcal接收一校正电压，该校正电压可以由同一芯片上的高精度DAC产生，也可以由测试仪器产生，通过芯片引脚接入芯片。模拟信号输入端口Vin用于接收模拟信号。输出端口用于输出比较结果。正常工作时多路选择器125连接模拟信号输入端口Vin，校正的时候多路选择器连接正电压输入端口Vcal。
参考电压输入端口Vr连接失调数字调节电路122的端口A，失调数字调节电路122的端口B连接电压源124负端，电压源124正端连接比较器123的负相输入端，比较器123的正相输入端连接多路选择器125的输出端口。多路选择器的1号输入端口连接校正电压输入端口Vcal，2号输入端口连接模拟信号输入端口Vin。比较器123的输出端连接逐次逼近寄存器121的数据输入端Din，逐次逼近寄存器121的使能端EN连接使能端口EN，逐次逼近寄存器121的时钟端CLK时钟端口CLK。逐次逼近寄存器121数字输出端D0、D1、D2、D3、D4、D5、D6、D7输出数字信号D0、D1、D2、D3、D4、D5、D6、D7。数字信号D0、D1、D2、D3、D4、D5、D6、D7分别控制失调数字调节电路122的数据端口D0、D1、D2、D3、D4、D5、D6、D7。
失调数字调节电路122的端口B与端口A间的电压VAB与数字信号端口信号D0、D1、D2、D3、D4、D5、D6、D7间的关系如下式所示
由(1)式可知失调数字调节电路122端口B与端口A间电压VAB与数字信号D0、D1、D2、D3、D4、D5、D6、D7是一带偏移量Vs/2的加权求和关系，最低权重位是D0，最高权重位是D7，最小变化步长是Vs/28，其中Vs为一设计变量。
根据基尔霍夫定律，比较器负相输入端VM的电势为
VM＝V124+VAB+Vr (2)
上式中，V124表示电压源124两端电压。V124和Vr对于被校正比较器来说都是恒定的。根据(1)式，VAB数字可调，因此VM也数字可调。比较器正相输入端的电势为Vcal。
图5所示比较器失调自校正电路120的校正过程如下：
如图6，开始，使能信号EN为低电平，逐次逼近寄存器121复位，数字信号D7、D6、D5、D4、D3、D2、D1、D0为默认值10000000。根据(1)式，VAB为0，根据(2)式比较器负相输入端VM电势为(Vr+V124)，如图中0时刻所示。
在t1时刻，使能信号EN从低电平跳变为高电平，启动校正过程，多路选择器连接到1号输入端口，选择校正电压Vcal。随后，第一个时钟信号CLK上升沿到来(如图6中t2时刻所示)，逐次逼近寄存器121保持数字信号D7、D6、D5、D4、D3、D2、D1、D0为默认值10000000不变，比较器负相输入端VM电势保持为(Vr+V124)不变。之后，比较器123比较其正、负相输入端的电压信号，并把比较结果反馈到逐次逼近寄存器121的数据输入端Din。
如果VM低于Vcal，在第二个时钟信号CLK上升沿到来时，逐次逼近寄存器121保持D7为1，同时把D6置1。根据(1)、(2)式，VM增加Vs/4，如图6中t3时刻所示。
如果VM高于Vcal，在第二个时钟信号CLK上升沿到来时，逐次逼近寄存器121把D7置0，同时把D6置1。根据(1)、(2)式，VM减少Vs/4。
之后，比较器123再次把VM与Vcal比较，并把比较结果反馈到逐次逼近寄存器121的数据输入端Din。
如果VM低于Vcal，在第三个时钟信号CLK上升沿到来时，逐次逼近寄存器121保持D6为1，同时把D5置1。根据(1)、(2)式，VM增加Vs/8
如果VM高于Vcal，在第三个时钟信号CLK上升沿到来时，逐次逼近寄存器121把D6置0，同时把D5置1。根据(1)、(2)式，VM减少Vs/8，如图6中t4时刻所示。
之后，比较器123再次把VM与Vcal比较，并把比较结果反馈到逐次逼近寄存器121的数据输入端Din。
如果VM低于Vcal，在第四个时钟信号CLK上升沿到来时，逐次逼近寄存器121保持D5为1，同时把D4置1。根据(1)、(2)式，VM增加Vs/16，如图6中t5时刻所示
如果VM高于Vcal，在第四个时钟信号CLK上升沿到来时，逐次逼近寄存器121把D5置0，同时把D4置1。根据(1)、(2)式，VM减少Vs/16。
相同的过程，在第五个时钟信号CLK上升沿到来时，逐次逼近寄存器121确定D4、在第六个时钟信号CLK上升沿到来时，逐次逼近寄存器121确定D3、在第七个时钟信号CLK上升沿到来时，逐次逼近寄存器121确定D2、在第八个时钟信号CLK上升沿到来时，逐次逼近寄存器121确定D1、在第九个时钟信号CLK上升沿到来时，逐次逼近寄存器121确定D0。最后，校正过程结束。数字信号D7、D6、D5、D4、D3、D2、D1、D0的值被逐次逼近寄存器121保持并用于比较器正常工作过程。
在整个校正过程，根据比较器123的比较结果，VM围绕Vcal逐次增加或者减少Vs/22、Vs/23、Vs/24、Vs/25、Vs/26、Vs/27、Vs/28、Vs/28，逐渐收敛于Vcal。最终VM与Vcal相差仅Vs/28。Vs越小，校正结束后，VM越接近Vcal，但是校正范围也越小。采用较高的校正位数，如10位、12位、14位，可以同时保持较高的校正精度和校正范围。
由以上可知，通过图5的校正电路可以把比较器的实际参考电压校正到接近Vcal，并达到一定的精度。Vcal不受比较器失调电压影响，是一个可设计和可控的量。因此我们的发明解决了比较器失调电压的工艺随机性对flash ADC性能和功能影响的问题。
图5只是用来说明本发明思想的原理框图，本发明的实际电路框图200如图7所示，其包括一多路选择器125，一失调数字调节放器180，一动态比较器159，一逐次逼近寄存器121、一模拟信号输入端口Vin、一校正信号输入端口Vcal、一参考信号输入端口Vr、一时钟端口CLK、一使能端口EN、一输出端口VOUT。
模拟信号输入端口Vin，用于接收模拟信号；校正信号输入端口Vcal，用于接收校正信号；参考信号输入端口Vr，用于接收参考信号(如图1中的参考电压Vi，i＝1～7)；时钟端口CLK，用于接收输入时钟信号；使能端口EN，用于启动校正过程；输出端口VOUT，用于输出比较结果。
多路选择器125的1号选择端连接校正信号输入端口Vcal，2号选择端连接模拟信号输入端口Vin，输出端连接失调数字调节放器180的正相输入端VP。失调数字调节放器180的负相输入端VM连接参考信号输入端口Vr。失调数字调节放器180的正相输出端VOP连接动态比较器159正相输入端VP，失调数字调节放大器180的负相输出端VOM连接动态比较器159负相输入端VM，动态比较器159的输出端连接输出端口VOUT，逐次逼近寄存器121数字输出端D0、D1、D2、D3、D4、D5、D6、D7连接失调数字调节放大器180的数字输入端D0、D1、D2、D3、D4、D5、D6、D7，逐次逼近寄存器121的使能端EN连接使能端口EN，时钟端连接时钟输入端口，数据端Din连接动态比较器159的输出端。时钟输入端口CLK同时连接逐次逼近寄存器121时钟端CLK和接动态比较器159的时钟端CLK。
图7的电路和图5的电路相比，用失调数字调节放器180代替了失调数字调节电路122。用动态比较器159代替了比较器123，因为动态比较器具有较高的灵敏度和分辨率。由于图7是实际的电路框图，所以失调电压不在单独列出，而是包含在动态比较器159中。图7的校正过程和图5类同，这里不在赘述。
以下描述中，如没有特殊说明，NMOS晶体管衬底接地，PMOS晶体管衬底接电源。
如图8所示，失调数字调节放大器180包括一差分对电路140，两个对称的负载电阻141、142，两个对称的失调调节电阻143、144，两个对称的电流镜145、146，两个对称的电流型数模转换器147、148，一个模拟信号输入端口VIN，一个参考信号输入端口VREF，正、反相输入端口VP和VM，正、反相输出端口VOP和VOM，数字输入端D0、D1、D2、D3、D4、D5、D6、D7。
差分对电路140包括两个对称的NMOS晶体管149、150，和一个尾电流源151。NMOS晶体管149、150的源极连接到一起后连接电流源151的电流输入端，电流源151电流输出端接地。NMOS晶体管149的栅极连接正相输入端口VP；NMOS晶体管150的栅极连接负相输入端口VM。NMOS晶体管149漏极接负载电阻141的负端，负载电阻141的正端接电源VCC；NMOS晶体管150漏极接负载电阻142的负端，负载电阻142的正端连接电源电压VCC。失调调节电阻143的正端连接NMOS晶体管149的漏极，负端同时连接电流镜145的输出端和负相输出端口VOM；失调调节电阻144的正端连接NMOS晶体管150的漏极，负端同时连接电流镜146的输出端和正向输出端口VOP。
电流镜145包括PMOS晶体管152、153；电流镜146包括PMOS晶体管154、155。PMOS晶体管152的栅极和漏极连接在一起作为电流镜145的输入端，源极连接电源VCC。PMOS晶体管153的栅极连接PMOS晶体管152的栅极，源极连接电源VCC，漏极作为电流镜145的输出端。PMOS晶体管154的栅极和漏极连接在一起作为电流镜146的输入端，源极连接电源VCC,PMOS晶体管155的栅极连接PMOS晶体管154的栅极，源极连接电源VCC，漏极作为电流镜146的输出端。把电流镜145把其输入电流I1按1:1比例镜象到输出端得到输出电流I3，把电流镜146把其输入电流I2按1:1比例镜象到输出端得到输出电流I4。
电流型数模转换器147的输出端连接电流镜145的输入端，并输出电流I1；电流型数模转换器148的电流输出端连接电流镜146的输入端，并输出电流I2。电流型模数转换器147接收来自数字输入端D0、D1、D2、D3、D4、D5、D6、D7的数字信号，电流型模数转换器147输入——输出关系如下：
上式c表示一常数量。
电流型模数转换器148接收数字信号D7D6D5D4D3D2D1D0的补码。由于电流型数模转换器148与数模转换器147对称，根据(3)式，有
由(3)式减去(4)式得到
整理后得
由于
I1＝I3 (7)
I2＝I4 (8)
根据(6)、(7)、(8)得
输出端口VOP、VOM接高阻抗电路，这样电流I3完全流经失调调节电阻143，电流I4完全流经失调调节电阻144。这样
VOM-VOP＝I3R143+VA-(I4R144+VB) (10)
上式中，VA和VB分别表示NMOS晶体管149和150的漏端电压。
由于电阻143和144是完全对称的两个电阻，即
R143＝R144 (11)
把(11)代入(10)，整理后得
VOM-VOP＝(I3-I4)R143+(VA-VB) (12)
另外，由于
VA-VB＝-I5R141+I6R142 (13)
由于电阻141与142是完全对称的电阻，即
R141＝R142 (14)
把(14)代入(13)得
VA-VB＝R141(I6-I5) (15)
把(15)代入(12)得
VOM-VOP＝R143(I3-I4)+R141(I6-I5) (16)
如果
VP＝VM (17)
则
上式中I151为尾电流源151提供电流
把(18)、(19)整理后，带入(12)消掉I5和I6得
VOM-VOP＝(R143+R141)(I3-I4) (20)
把(9)代入(20)，整理得
在VP＝VN的情况下，(21)式表示失调数字调节放大器180的输出失调。失调数字调节放大器180的电压放大倍数由下式给出
G＝gmR141 (22)
用(22)去除(21)式，得到失调数字调节放大器180的等效输入失调为
整理(23)式得
其中gm表示失调数字调节放大器180的跨导系数，R141表示电阻141的电阻值，R143表示电阻143的电阻值，上式中左边第二项是常数项，与数字信号Di(i＝1～7)无关；左边第一项为数字信号Di(i＝1～7)的加权求和项，最大权重位是D7，最小权重位是D0。(24)式和(1)式具有相同的形式。
动态比较器159的内部线路如图9所示，为差分结构，由四部分组成：前置放大器160，锁存电路161，数字部分162，偏置电路186。动态比较器159还包括一正相输入端口、一负相输入端口、一时钟输入端口CLK和一输出端口VO。
前置放大器160为一差分放大器，其提供一定差分增益，以降低动态比较器159的亚稳态效应。其包含两个相互对称的NMOS晶体管163、164，还包括另外两个相互对称的NMOS晶体管165、166，两个相互对称的电阻167、168，一个尾电流源169。
对称的NMOS晶体管163、164构成一差分对，它们的源极连接在一起后接尾电流源169的电流输入端，尾电流源169的电流输出端接地。NMOS晶体管163的栅极连接比较器159负相输入端口VM；NMOS晶体管164的栅极连接比较器159正相输入端口VP。NMOS晶体管163的漏极连接NMOS晶体管165的源极；NMOS晶体管164的漏极连接NMOS晶体管166的源极。NMOS晶体管165、166的栅极连接在一起后连接偏置电路186的输出端。NMOS晶体管165的漏极连接电阻167的负端并输出电压信号SP；NMOS晶体管166的漏极连接电阻168的负端并输出电压信号SM。电压信号SP、SM为一对差分信号，其分别为正、反相信号。电阻167、168的正端接电源VCC。
前置放大器160把端口VP与VM差分信号放大后得到差分信号SP、SM。
锁存电路161包括两个相互对称的NMOS晶体管172、173，一个尾电流源174，两个相互对称的PMOS晶体管175、176，两个相互对称的NMOS晶体管177、178，一个PMOS开关晶体管180，一个NMOS开关晶体管179。
NMOS晶体管172、173构成一差分对，它们的源极连接在一起后接电流源174的电流输入端，电流源174的电流输出端接地。NMOS晶体管172的栅极接收电压信号SM；NMOS晶体管173的栅极接收电压信号SP。PMOS晶体管175与176交叉耦合：PMOS晶体管175的栅极连接PMOS晶体管176的漏极，PMOS晶体管176的栅极连接PMOS晶体管175的漏极。PMOS晶体管175和176的源极连接电源VCC，PMOS晶体管175的漏极连接节点C，PMOS晶体管176的漏极连接节点D。NMOS晶体管177与178交叉耦合：NMOS晶体管177的栅极连接NMOS晶体管178的漏极，NMOS晶体管178的栅极连接NMOS晶体管177的漏极。NMOS晶体管177的漏极连接节点D，NMOS晶体管178的漏极连接节点C。NMOS晶体管177和178的源极连接在一起后连接NMOS开关晶体管179的漏极，NMOS开关晶体管179的源极接地，栅极连接时钟输入端口CLK。PMOS开关晶体管180的源极连接节点C，漏极连接节点D，栅极连接时钟输入端口CLK。
锁存电路161工作过程如下：
当时钟信号CLK为低电平时，开关NMOS晶体管179截止，交叉耦合NMOS晶体管177、178无电流流过，不工作；开关PMOS晶体管开启，节点C和D短接，交叉耦合PMOS晶体管175、176的栅漏短接，作为二极管工作。
电压信号SP、SM分别作用于差分对晶体管173与172的栅极，把尾电流源174的电流重新再分配：当SP大于SM时，流过NMOS晶体管173的电流大于流过NMOS晶体管172的电流；当SM大于SP时，通过NMOS晶体管172的电流大于流过NMOS晶体管173的电流。具体分配的比例由跨导NMOS晶体管172和173构成的差分对的跨导决定。
当时钟信号CLK的上升沿到来，时钟信号从低电平变为高电平。NMOS开关晶体管179开启，交叉耦合NMOS晶体管177、178开始工作。同时，PMOS开关晶体管180截止，节点C和D连接被断开，交叉耦合PMOS晶体管175、176的栅漏连接被断开。
如果在时钟信号上升沿到来时，电压信号SM大于SP，流过晶体管172的电流大于流过晶体管173的电流。节点C、D间的连接被断开后，节点C的电压将被拉低，节点D的电压将被拉高。交叉耦合NMOS晶体管177、178与交叉耦合PMOS晶体管175、176构成一正反馈，通过这一正反馈机构，节点C被速度拉至地电位GND，节点D被迅速拉至电源电压VCC。
如果在时钟信号上升沿到来时，电压信号SP大于SM，流过晶体管173的电流大于流过晶体管172的电流。节点C、D间的连接被断开后，节点D的电压将被拉低，节点C的电压将被拉高。交叉耦合NMOS晶体管177、178与交叉耦合PMOS晶体管175、176构成一正反馈，通过这一正反馈机构，节点D被速度拉至地电位GND，节点C被迅速拉至电源电压VCC。
可见，端口信号VP与VM的差被前置放大器放大后，在时钟信号上升沿被锁存，并迅速地放大至地和电源电压之间。即，当VP大于VM时，在节点C得到一个电源电位VCC，在节点D得到一个地电位；即当VP小于VM时，在节点D得到一个电源电位VCC，在节点C得到一个地电位。
数字部分162包括两个与非门181、182，一个反相器183。与非门181、182交叉耦合：与非门181的输出端连接到与非门182的一输入端，与非门182的输出端连接到与非门181的一输入端。与非门181的另一输入端连接节点C，与非门182的另一输入端连接节点D。反相器183的输入端连接与非门181的输出端，反相器183的输出端连接动态比较器159的输出端口VO。数字部分162把节点C和D差分信号转换成单端数字信号输出。
图5中的逐次逼近寄存器121为逐次逼近寄存器模数转换器(SAR ADC)中常规电路。本领域技术人员可以查阅SAR ADC相关文献，得到电路实例，这里不再赘述。
图5中的模拟信号Vin，校正信号Vcal，参考信号Vr还可采用差分信号。这种情况下，失调数字调节放大器180采用图10的电路。
图10电路与图8电路相比，正相输入端(VP+，VP-)和负相输入端(VM+，VM-)同时又是差分输入端，并在图8电路基础上增加了另一差分对电路159，与差分对电路140对称，包括：两个对称的NMOS晶体管156和157，一个尾电流源158。NMOS晶体管156源极与NMOS晶体管157的源极连接在一起后连接尾电流源158的电流输入端，尾电流源158的电流输出端接地；NMOS晶体管156的漏极同时连接NMOS晶体管149的漏极和负载电阻141的负端；NMOS晶体管157的漏极同时连接NMOS晶体管150的漏极和负载电阻142的负端。NMOS晶体管149的栅连接正相差分输入端的正极VP+，NMOS晶体管157的栅连接正相差分输入端的负极VP－，NMOS晶体管150的栅连接负相差分输入端的正极VM+，NMOS晶体管149的栅连接负相差分输入端的负极VM－。图10电路其余部分与图8相同。

Claims (10)

1.一种比较器失调电压自校正电路，其特征在于：包括一比较器123、一失调数字调节电路122、一逐次逼近寄存器121、一多路选择器125、一使能端口EN、一时钟端口CLK、一参考电压输入端口Vr、一模拟信号输入端口Vin、一校正电压输入端口Vcal和一输出端口VOUT，端口Vr用于接收参考电压，端口Vcal用于接收一校正电压，该校正电压由同一芯片上的高精度DAC产生，或者由测试仪器产生，通过芯片引脚接入芯片；模拟信号输入端口Vin用于接收模拟信号；输出端口用于输出比较结果；正常工作时多路选择器125连接模拟信号输入端口Vin，校正的时候多路选择器连接正电压输入端口Vcal；参考电压输入端口Vr连接失调数字调节电路122的端口A，失调数字调节电路122的端口B连接比较器123的负相输入端，比较器123的正相输入端连接多路选择器125的输出端口；多路选择器的1号输入端口连接校正电压输入端口Vcal，2号输入端口连接模拟信号输入端口Vin；比较器123的输出端连接逐次逼近寄存器121的数据输入端Din，逐次逼近寄存器121的使能端EN连接使能端口EN，逐次逼近寄存器121的时钟端CLK时钟端口CLK；逐次逼近寄存器121数字输出端D0、D1、D2、D3、D4、D5、D6、D7输出数据信号D0、D1、D2、D3、D4、D5、D6、D7；数据信号D0、D1、D2、D3、D4、D5、D6、D7分别控制失调数字调节电路122的数据端口D0、D1、D2、D3、D4、D5、D6、D7；所述失调数字调节电路122的端口B与端口A间的电压VAB为其中Vs为一设计电压值。
2.如权利要求1所述比较器失调电压自校正电路，其特征在于：所述失调数字调节电路122的端口B与端口A间的电压VAB与其数据端口D0、D1、D2、D3、D4、D5、D6、D7间的关系是一带偏移量Vs/2的加权求和关系，最低权重位是D0，最高权重位是D7，最小变化步长是Vs/27。
3.如权利要求1所述比较器失调电压自校正电路，其特征在于：比较器123负向输入端VM的电势为参考电压输入端口Vr电压与失调数字调节电路122端口压降之和。
4.如权利要求1所述比较器失调电压自校正电路，其特征在于：所述比较器失调电压自校正电路的校正过程如下：
开始，使能信号EN为低电平，逐次逼近寄存器121复位，数字信号D7、D6、D5、D4、D3、D2、D1、D0为默认值10000000，失调数字调节电路122端口压降为0，比较器负相输入端VM电势等于参考电压与比较器失调电压之和；
之后，使能信号EN从低电平跳变为高电平，启动校正过程，多路选择器连接到1号输入端口，选择校正电压Vcal；
随后，第一个时钟信号CLK上升沿到来，逐次逼近寄存器121保持数字信号D7、D6、D5、D4、D3、D2、D1、D0为默认值10000000不变，比较器负相输入端VM电势保持不变；
之后，比较器123比较其正、负相端口电压信号，并把比较结果反馈到逐次逼近寄存器121的数据输入端Din；
如果VM低于Vcal，在第二个时钟信号CLK上升沿到来时，逐次逼近寄存器121保持D7为1，同时把D6置1，VM增加Vs/4；
如果VM高于Vcal，在第二个时钟信号CLK上升沿到来时，逐次逼近寄存器121把D7置0，同时把D6置1，VM减少Vs/4；
之后，比较器123再次把VM与Vcal比较，并把比较结果反馈到逐次逼近寄存器121的数据输入端Din；
如果VM低于Vcal，在第三个时钟信号CLK上升沿到来时，逐次逼近寄存器121保持D6为1，同时把D5置，VM增加Vs/8；
如果VM高于Vcal，在第三个时钟信号CLK上升沿到来时，逐次逼近寄存器121把D6置0，同时把D5置1，VM减少Vs/8；
之后，比较器123再次把VM与Vcal比较，并把比较结果反馈到逐次逼近寄存器121的数据输入端Din；
如果VM低于Vcal，在第四个时钟信号CLK上升沿到来时，逐次逼近寄存器121保持D5为1，同时把D4置1，VM增加Vs/16；
如果VM高于Vcal，在第四个时钟信号CLK上升沿到来时，逐次逼近寄存器121把D5置0，同时把D4置1，VM减少Vs/16；
相同的过程，在第五个时钟信号CLK上升沿到来时，逐次逼近寄存器121确定D4、在第六个时钟信号CLK上升沿到来时，逐次逼近寄存器121确定D3、在第七个时钟信号CLK上升沿到来时，逐次逼近寄存器121确定D2、在第八个时钟信号CLK上升沿到来时，逐次逼近寄存器121确定D1、在第九个时钟信号CLK上升沿到来时，逐次逼近寄存器121确定D0；最后，校正过程结束；数字信号D7、D6、D5、D4、D3、D2、D1、D0的值被逐次逼近寄存器121保持并用于比较器正常工作过程。
5.如权利要求4所述比较器失调电压自校正电路，其特征在于：在整个校正过程，根据比较器123的比较结果，比较器负相输入端VM电势围绕Vcal逐次增加或者减少Vs/22、Vs/23、Vs/24、Vs/25、Vs/26、Vs/27、Vs/28、Vs/28，逐渐收敛于Vcal；最终VM与Vcal相差仅Vs/28，Vs越小，校正结束后，VM越接近Vcal，同时校正范围也越小，采用较高的校正位数，以同时保持较高的校正精度和校正范围。
6.如权利要求1所述比较器失调电压自校正电路，其特征在于：把比较器的实际参考电压校正到接近Vcal，并达到一定的精度，Vcal不受比较器失调电压影响，是一个可设计和可控的量。
7.一种比较器失调电压自校正电路，其特征在于：包括一多路选择器125，一失调数字调节放器180，一动态比较器159，一逐次逼近寄存器121、一模拟信号输入端口Vin、一校正信号输入端口Vcal、一参考信号输入端口Vr、一时钟输入端口CLK、一使能端口EN和一输出端口VOUT，模拟信号输入端口Vin，用于接收模拟信号；校正信号输入端口Vcal，用于接收校正信号；参考信号输入端口Vr，用于接收参考信号；时钟输入端口CLK，用于接收输入时钟信号；使能端口EN，用于启动校正过程；输出端口VOUT，用于输出比较结果；多路选择器125的1号选择端连接校正信号输入端口Vcal，2号选择端连接模拟信号输入端口Vin，输出端连接失调数字调节放器180的正相输入端VP；失调数字调节放器180的负相输入端VM连接参考信号输入端口Vr；失调数字调节放器180的正相输出端VOP连接动态比较器159正相输入端VP，失调数字调节放大器180的负相输出端VOM连接动态比较器159负相输入端VM，动态比较器159的输出端连接输出端口VOUT，逐次逼近寄存器121数字输出端D0、D1、D2、D3、D4、D5、D6、D7连接失调数字调节放大器180的数字输入端D0、D1、D2、D3、D4、D5、D6、D7，逐次逼近寄存器121的使能端EN连接使能端口EN，时钟端连接时钟输入端口，数据端Din连接动态比较器159的输出端；时钟输入端口CLK同时连接逐次逼近寄存器121时钟端CLK和接动态比较器159的时钟端CLK，所述失调数字调节放大器180的等效输入失调为其中c为常量，gm表示失调数字调节放大器180的跨导系数，R141表示电阻141的电阻值，R143表示电阻143的电阻值。
8.如权利要求7所述比较器失调电压自校正电路，其特征在于：所述失调数字调节放大器180包括一差分对电路140，两个对称的负载电阻141、142，两个对称的失调调节电阻143、144，两个对称的电流镜145、146，两个对称的电流型数模转换器147、148，一个模拟信号输入端口VIN，一个参考信号输入端口VREF，正、反相输入端口VP和VM，正、反相输出端口VOP和VOM，数字输入端D0、D1、D2、D3、D4、D5、D6、D7，所述差分对电路140包括两个对称的NMOS晶体管149、150，和一个尾电流源151；NMOS晶体管149、150的源极连接到一起后连接电流源151的电流输入端，电流源151电流输出端接地；NMOS晶体管149的栅极连接正相输入端口VP；NMOS晶体管150的栅极连接负相输入端口VM；NMOS晶体管149漏极接负载电阻141的负端，负载电阻141的正端接电源VCC；NMOS晶体管150漏极接负载电阻142的负端，负载电阻142的正端连接电源电压VCC；失调调节电阻143的正端连接NMOS晶体管149的漏极，负端同时连接电流镜145的输出端和负相输出端口VOM；失调调节电阻144的正端连接NMOS晶体管150的漏极，负端同时连接电流镜146的输出端和正向输出端口VOP；电流镜145包括PMOS晶体管152、153；电流镜146包括PMOS晶体管154、155；PMOS晶体管152的栅极和漏极连接在一起作为电流镜145的输入端，源极连接电源VCC；PMOS晶体管153的栅极连接PMOS晶体管152的栅极，源极连接电源VCC，漏极作为电流镜145的输出端；PMOS晶体管154的栅极和漏极连接在一起作为电流镜146的输入端，源极连接电源VCC,PMOS晶体管155的栅极连接PMOS晶体管154的栅极，源极连接电源VCC，漏极作为电流镜146的输出端；把电流镜145把其输入电流I1按1:1比例镜象到输出端得到输出电流I3，把电流镜146把其输入电流I2按1:1比例镜象到输出端得到输出电流I4；电流型数模转换器147的输出端连接电流镜145的输入端，并输出电流I1；电流型数模转换器148的电流输出端连接电流镜146的输入端，并输出电流I2；电流型模数转换器147接收来自数字输入端D0、D1、D2、D3、D4、D5、D6、D7的数字信号，电流型模数转换器148接收数字信号D7D6D5D4D3D2 D1D0的补码。
9.如权利要求7所述比较器失调电压自校正电路，其特征在于：所述动态比较器159为差分结构，包括前置放大器160，锁存电路161，数字部分162，偏置电路186，一正相输入端口、一负相输入端口、一时钟输入端口CLK和一输出端口VO；前置放大器160为一差分放大器，其提供一定差分增益，以降低动态比较器159的亚稳态效应；其包含两个相互对称的NMOS晶体管163、164，还包括另外两个相互对称的NMOS晶体管165、166，两个相互对称的电阻167、168，一个尾电流源169；对称的NMOS晶体管163、164构成一差分对，它们的源极连接在一起后接尾电流源169的电流输入端，尾电流源169的电流输出端接地；NMOS晶体管163的栅极连接比较器159负相输入端口VM；NMOS晶体管164的栅极连接比较器159正相输入端口VP；NMOS晶体管163的漏极连接NMOS晶体管165的源极；NMOS晶体管164的漏极连接NMOS晶体管166的源极；NMOS晶体管165、166的栅极连接在一起后连接偏置电路186的输出端；NMOS晶体管165的漏极连接电阻167的负端并输出电压信号SP；NMOS晶体管166的漏极连接电阻168的负端并输出电压信号SM；电压信号SP、SM为一对差分信号，其分别为正、反相信号；电阻167、168的正端接电源VCC；前置放大器160把端口VP与VM差分信号放大后得到差分信号SP、SM；锁存电路161包括两个相互对称的NMOS晶体管172、173，一个尾电流源174，两个相互对称的PMOS晶体管175、176，两个相互对称的NMOS晶体管177、178，一个PMOS开关晶体管180，一个NMOS开关晶体管179；NMOS晶体管172、173构成一差分对，它们的源极连接在一起后接电流源174的电流输入端，电流源174的电流输出端接地；NMOS晶体管172的栅极接收电压信号SM；NMOS晶体管173的栅极接收电压信号SP；PMOS晶体管175与176交叉耦合：PMOS晶体管175的栅极连接PMOS晶体管176的漏极，PMOS晶体管176的栅极连接PMOS晶体管175的漏极；PMOS晶体管175和176的源极连接电源VCC，PMOS晶体管175的漏极连接节点C，PMOS晶体管176的漏极连接节点D；NMOS晶体管177与178交叉耦合：NMOS晶体管177的栅极连接NMOS晶体管178的漏极，NMOS晶体管178的栅极连接NMOS晶体管177的漏极；NMOS晶体管177的漏极连接节点D，NMOS晶体管178的漏极连接节点C；NMOS晶体管177和178的源极连接在一起后连接NMOS开关晶体管179的漏极，NMOS开关晶体管179的源极接地，栅极连接时钟输入端口CLK；PMOS开关晶体管180的源极连接节点C，漏极连接节点D，栅极连接时钟输入端口CLK；所述数字部分162包括两个与非门181、182，一个反相器183，与非门181、182交叉耦合：与非门181的输出端连接到与非门182的一输入端，与非门182的输出端连接到与非门181的一输入端；与非门181的另一输入端连接节点C，与非门182的另一输入端连接节点D；反相器183的输入端连接与非门181的输出端，反相器183的输出端连接动态比较器159的输出端口VO；数字部分162把节点C和D差分信号转换成单端数字信号输出。
10.如权利要求9所述比较器失调电压自校正电路，其特征在于：所述锁存电路161工作过程如下：
当时钟信号CLK为低电平时，开关NMOS晶体管179截止，交叉耦合NMOS晶体管177、178无电流流过，不工作；开关PMOS晶体管开启，节点C和D短接，交叉耦合PMOS晶体管175、176的栅漏短接，作为二极管工作；
电压信号SP、SM分别作用于差分对晶体管173与172的栅极，把尾电流源174的电流重新再分配：当SP大于SM时，流过NMOS晶体管173的电流大于流过NMOS晶体管172的电流；当SM大于SP时，通过NMOS晶体管172的电流大于流过NMOS晶体管173的电流；具体分配的比例由跨导NMOS晶体管172和173构成的差分对的跨导决定；
当时钟信号CLK的上升沿到来，时钟信号从低电平变为高电平；NMOS开关晶体管179开启，交叉耦合NMOS晶体管177、178开始工作；同时，PMOS开关晶体管截止，节点C和D连接被断开，交叉耦合PMOS晶体管175、176的栅漏连接被断开；
如果在时钟信号上升沿到来时，电压信号SM大于SP，流过晶体管172的电流大于流过晶体管173的电流；节点C、D间的连接被断开后，节点C的电压将被拉低，节点D的电压将被拉高；交叉耦合NMOS晶体管177、178与交叉耦合PMOS晶体管175、176构成一正反馈，通过这一正反馈机构，节点C被速度拉至地电位GND，节点D被迅速拉至电源电压VCC；
如果在时钟信号上升沿到来时，电压信号SP大于SM，流过晶体管173的电流大于流过晶体管172的电流；节点C、D间的连接被断开后，节点D的电压将被拉低，节点C的电压将被拉高；交叉耦合NMOS晶体管177、178与交叉耦合PMOS晶体管175、176构成一正反馈，通过这一正反馈机构，节点D被速度拉至地电位GND，节点C被迅速拉至电源电压VCC；
可见，端口信号VP与VM的差被前置放大器放大后，在时钟信号上升沿被锁存，并迅速地放大至地和电源电压之间；即，当VP大于VM时，在节点C得到一个电源电位VCC，在节点D得到一个地电位；即当VP小于VM时，在节点D得到一个电源电位VCC，在节点C得到一个地电位。
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