CN102647189B - 动态比较器 - Google Patents

动态比较器 Download PDF

Info

Publication number
CN102647189B
CN102647189B CN201210159696.3A CN201210159696A CN102647189B CN 102647189 B CN102647189 B CN 102647189B CN 201210159696 A CN201210159696 A CN 201210159696A CN 102647189 B CN102647189 B CN 102647189B
Authority
CN
China
Prior art keywords
nmos pass
pass transistor
pmos
grid
input
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN201210159696.3A
Other languages
English (en)
Other versions
CN102647189A (zh
Inventor
朱樟明
吴红兵
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kunshan Qida Micro Electronics Co ltd
Original Assignee
CHENGDU CHIP-RAIL MICROELECTRONIC Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by CHENGDU CHIP-RAIL MICROELECTRONIC Co Ltd filed Critical CHENGDU CHIP-RAIL MICROELECTRONIC Co Ltd
Priority to CN201210159696.3A priority Critical patent/CN102647189B/zh
Publication of CN102647189A publication Critical patent/CN102647189A/zh
Application granted granted Critical
Publication of CN102647189B publication Critical patent/CN102647189B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Landscapes

  • Amplifiers (AREA)

Abstract

本发明提供了一种动态比较器，包括顺序连接的前置放大电路、动态锁存电路和输出级电路，其中，所述的前置放大电路，包括采用输入失调存储技术的第一级放大单元和采用输出失调存储技术的第二级放大单元；所述动态锁存电路，用于放大所述前置放大电路的输出信号，并将放大后的信号转换为数字逻辑输出电平；所述输出级电路，用于在锁存相位输出该数字逻辑输出电平，在复位相位输出逻辑零。本发明所述的动态比较器通过在前置放大电路中采用失调消除技术和采用隔离踢回噪声的结构，有效地减小了输入失调电压，能够很好的满足高速高精度模数转换器设计的需求。

Description

动态比较器
技术领域
本发明涉及一种比较器，尤其涉及一种动态比较器。
背景技术
比较器作为流水线A/D（模/数）转换器的重要构成单元，其性能对流水线A/D转换器有着重要的影响。随着流水线A/D转换器向高速高精度方向发展，对其内部子电路，特别是比较器的要求越来越高。在流水线A/D转换器的MDAC（乘法数模转换器）中，内部的多个比较器需要把该级输入模拟电压信号转化成后续电路所需的逻辑电平，再通过D/A（数/模）转换器将逻辑电平信号转换成模拟电压信号，最终进行减法运算得到余差。通常比较器的传输时延占用了MDAC模块中运放的建立时间，限制了整个流水线A/D转换器的速度。
现有的比较器结构包括：多级开环比较器、锁存比较器、动态比较器和预放大锁存比较器。其中，多级开环比较器由于受到带宽的限制，难以做到高速度，而锁存器结构虽然满足速度高，但踢回噪声比较大，从而难以做到高精度。所以一般的高速高精度比较器采用预放大锁存比较器结构，以满足速度和精度的要求。
现有技术中至少存在如下问题：一般预放大锁存比较器只关注减小锁存器的踢回噪声，而没有关注前置放大器的失调，这严重影响了比较器的精度，限制了CMOS比较器在高速高精度模数转换器中的应用。
发明内容
本发明的目的是提供一种动态比较器，在保证高速度的同时，可以有效减小失调电压。
为了达到上述目的，本发明提供了一种动态比较器，包括顺序连接的前置放大电路、动态锁存电路和输出级电路，其中，
所述的前置放大电路，包括依次连接的第一级放大单元和第二级放大单元；
所述第一级放大单元包括第一放大器、第一输入失调存储电容和第二输入失调存储电容；
所述第一输入失调存储电容、所述第二输入失调存储电容分别串联于所述第一放大器的正相输入端、反相输入端，以在失调消除阶段存储所述第一放大器的失调电压；
所述第二级放大单元包括第二放大器、第一输出失调存储电容和第二输出失调存储电容；
所述第一输出失调存储电容、所述第二输出失调存储电容分别串联于所述第二放大器的反相输出端、正相输出端，以在失调消除阶段存储所述第二放大器的失调电压；
所述动态锁存电路，用于放大所述前置放大电路的输出信号，并将放大后的信号转换为数字逻辑输出电平；
所述输出级电路，用于在锁存相位输出该数字逻辑输出电平，在复位相位输出逻辑零。
实施时，所述前置放大电路还包括源极跟随器，其与所述第二级放大单元的输出端连接。
实施时，所述前置放大电路为全差分结构。
实施时，所述动态锁存电路设置有以反相器首尾连接成的双稳态结构。
实施时，正参考电压通过依次串联的第一时钟开关和第一输入失调存储电容输入所述第一级放大单元的正相输入端；正输入电压通过依次串联的第二时钟开关和第一输入失调存储电容输入所述第一级放大单元的正相输入端；负参考电压通过依次串联的第三时钟开关和第二输入失调存储电容输入所述第一级放大单元的反相输入端；负输入电压通过依次串联的第四时钟开关和第二输入失调存储电容输入所述第一级放大单元的反相输入端；
所述第一级放大单元的正相输入端和反相输出端之间连接有第五时钟开关；所述第一级放大单元的反相输入端和正相输出端之间连接有第六时钟开关；所述第一级放大单元的反相输出端与所述第二级放大单元的正相输入端连接；所述第一级放大单元的正相输出端与所述第二级放大单元的反相输入端连接；
所述第二级放大单元的反相输出端通过第一输出失调存储电容连接至所述源极跟随器的正相输入端；所述第二级放大单元的正相输出端通过第二输出失调存储电容连接至所述源极跟随器的反相输入端；
所述源极跟随器的正相输入端和反相输入端之间连接有相互串联的第七时钟开关和第八时钟开关；所述源极跟随器的正相输出端、反相输出端分别通过第九时钟开关、第十时钟开关与所述动态锁存电路的输入端连接；
所述第一时钟开关、所述第三时钟开关、第五时钟开关、第六时钟开关、第七时钟开关和第八时钟开关都由第一时钟信号控制；
所述第二时钟开关、所述第四时钟开关、所述第九时钟开关和所述第十时钟开关都由第二时钟信号控制；
所述第一时钟信号和所述第二时钟信号反相。
实施时，所述第一放大器包括第一NMOS晶体管、第二NMOS晶体管、第三NMOS晶体管、第四NMOS晶体管、第五NMOS晶体管、第六NMOS晶体管、第七NMOS晶体管、第八NMOS晶体管、第九NMOS晶体管、第一PMOS晶体管、第二PMOS晶体管、第三PMOS晶体管和第四PMOS晶体管，其中，
第一时钟信号输入第三NMOS晶体管的栅极、第四NMOS晶体管的栅极、第八NMOS晶体管的栅极和第九NMOS晶体管的栅极；
第二时钟信号输入第一NMOS晶体管的栅极和第二NMOS晶体管的栅极；
第一PMOS晶体管的源极、第二PMOS晶体管的源极、第三PMOS晶体管的源极和第四PMOS晶体管的源极分别和电源VDD相连；
第二PMOS晶体管的漏极和第三PMOS晶体管的栅极相连，第二PMOS晶体管的栅极和第三PMOS晶体管的漏极相连，第二PMOS晶体管和第三PMOS晶体管构成两个负电阻；
第一PMOS晶体管的栅极与第一PMOS晶体管的漏极短接；
第四PMOS晶体管的栅极与第四PMOS晶体管的漏极短接；
第一PMOS晶体管的漏极与第二PMOS晶体管的栅极相连；
第四PMOS晶体管的漏极与第三PMOS晶体管的栅极相连；
第五NMOS晶体管的栅极、第八NMOS晶体管的源极和第一输入失调存储电容的右极板相连，第六NMOS晶体管的栅极、第九NMOS晶体管的源极和第二输入失调存储电容的右极板相连，构成负反馈回路；
第五NMOS晶体管的源极、第六NMOS晶体管的源极与第七NMOS晶体管的漏极相连，第七NMOS晶体管的栅极接入偏置电压，第七NMOS晶体管的源极接地，构成电流源；
第一参考电压通过第三NMOS晶体管与第一输入失调存储电容的左极板连接，第二参考电压通过第四NMOS晶体管与第二输入失调存储电容的左极板连接；
第一输入电压通过第一NMOS晶体管与第一输入失调存储电容的左极板连接，第二输入电压通过第二NMOS晶体管与第二输入失调存储电容的左极板连接，构成全差分结构；
第二放大器包括第十NMOS晶体管、第十一NMOS晶体管、第十二NMOS晶体管、第十三NMOS晶体管、第十四NMOS晶体管、第十五NMOS晶体管和第十六NMOS晶体管，其中，
第一时钟信号输入第十五NMOS晶体管的栅极和第十六NMOS晶体管的栅极；
第十二NMOS晶体管的栅极和漏极与电源短接，第十三NMOS晶体管的栅极和漏极与电源短接，构成正电阻；
第十二NMOS晶体管的源极与第一输出失调存储电容的左极板相连，所述源极跟随器的输入共模电平通过第十五NMOS晶体管与第一输出失调存储电容的右极板相连，第十三NMOS晶体管的源极与第二输出失调存储电容的左极板相连，所述源极跟随器的输入共模电平通过第十六NMOS晶体管与第二输出失调存储电容的右极板相连，构成失调消除回路；
第十NMOS晶体管的栅极与第五NMOS晶体管的漏极相连，第十NMOS晶体管的漏极与第一输出失调存储电容的左极板相连，第十一NMOS晶体管的栅极与第六NMOS晶体管的漏极相连，第十一NMOS晶体管的漏极与第二输出失调存储电容的左极板相连，构成全差分输入；
第十NMOS晶体管的源极和第十一NMOS晶体管的源极与第十四NMOS晶体管的漏极相连，偏置电压输入第十四NMOS晶体管的栅极，第十四NMOS晶体管的源极接地，构成电流源；
所述源极跟随器包括第十七NMOS晶体管、第十八NMOS晶体管、第十九NMOS晶体管、第二十NMOS晶体管、第二十一NMOS晶体管和第二十二NMOS晶体管，其中，
第二时钟信号输入第二十一NMOS晶体管的栅极和第二十二NMOS晶体管的栅极；
第十七NMOS晶体管的栅极与第一输出失调存储电容的右极板相连，第十八NMOS晶体管的栅极与第二输出失调存储电容的右极板相连，第十七NMOS晶体管的漏极和第十八NMOS晶体管的漏极与电源连接，构成全差分输入；
第十七NMOS晶体管的源极通过第二十一NMOS晶体管连接到动态锁存电路的第一节点，第十八NMOS晶体管的源极通过第二十二NMOS晶体管连接到动态锁存电路的第二节点，第十九NMOS晶体管的漏极与第十七NMOS晶体管的源极相连，第二十NMOS晶体管的漏极与第十八NMOS晶体管的源极相连，第十九NMOS晶体管的栅极和第二十NMOS晶体管的栅极连接到偏置电压，第十九NMOS晶体管的源极和第二十NMOS晶体管的源极接地，构成电流源。
实施时，第二PMOS晶体管的宽长比与第一PMOS晶体管的宽长比相互匹配，第三PMOS晶体管的宽长比与第四PMOS晶体管的宽长比相互匹配。
实施时，所述动态锁存电路包括第二十三NMOS晶体管、第二十四NMOS晶体管、第二十五NMOS晶体管、第五PMOS晶体管、第六PMOS晶体管、第七PMOS晶体管和第二十六NMOS晶体管，其中，
第三时钟信号输入第二十五NMOS晶体管的栅极；
第四时钟信号输入第五PMOS晶体管的栅极和第二十六NMOS晶体管的栅极；
第三时钟信号和第四时钟信号反相；
第六PMOS晶体管的源极和第七PMOS晶体管的源极通过第五PMOS晶体管连接到电源，第二十三NMOS晶体管的源极和第二十四NMOS晶体管的源极通过第二十五NMOS晶体管接地，第二十六NMOS晶体管的漏极连接到所述第一节点，第二十六NMOS晶体管的源极连接到所述第二节点，第六PMOS晶体管的栅极连接到第七PMOS晶体管的漏极，第七PMOS晶体管的栅极连接到第六PMOS晶体管的漏极，第六PMOS晶体管的栅极与第二十三NMOS晶体管的栅极相连，并且第六PMOS晶体管的漏极与第二十三NMOS晶体管的漏极相连，第七PMOS晶体管的栅极与第二十四NMOS晶体管的栅极相连，并且第七PMOS晶体管的漏极与第二十四NMOS晶体管的漏极相连，构成交叉耦合反相器。
实施时，所述输出级电路包括第一与门和第二与门;
所述第一与门的两输入端分别与所述第二节点和第三时钟信号连接；
所述第二与门的两输入端分别与所述第一节点和第三时钟信号连接。
与现有技术相比，本发明所述的动态比较器通过在前置放大电路中采用失调消除技术和采用隔离踢回噪声的结构，有效地减小了动态比较器的输入失调电压，能够很好的满足高速高精度模数转换器设计的需求。
附图说明
图1是本发明所述的动态比较器的第一实施例的结构框图；
图2（a）是本发明所述的动态比较器的前置放大电路包括的所述第一级放大单元的原理示意图；
图2（b）是本发明所述的动态比较器的前置放大电路包括的所述第二级放大单元的原理示意图；
图3是本发明所述的动态比较器的第二实施例的电路图；
图4是本发明所述的动态比较器的第三实施例的电路图；
图5是第一时钟信号CK1’、第二时钟信号CK2’、第三时钟信号CK1和第四时钟信号CK2的时序图。
具体实施方式
为使得本发明的目的、技术方案和优点表达得更加清楚明白，下面结合附图及具体实施例对本发明再做进一步详细的说明。
本发明的具体实施的方式不仅限于下面的描述，现结合附图加以进一步的说明。
本发明提供了一种应用于高速高精度流水线A/D（模/数）转换器的动态比较器，在高速度的情况下可以有效减小动态比较器的失调电压。
如图1所示，本发明所述的动态比较器的第一实施例，包括顺序连接的前置放大电路1、动态锁存电路2和输出级电路3，其中，
所述前置放大电路1，包括顺序连接的第一级放大单元和第二级放大单元，其中，
所述第一级放大单元，采用了输入失调存储技术；
所述第二级放大单元，采用了输出失调存储技术；
所述第一级放大单元包括第一放大器、第一输入失调存储电容和第二输入失调存储电容；
所述第一输入失调存储电容、所述第二输入失调存储电容分别串联于所述第一放大器的正相输入端、反相输入端，以在失调消除阶段存储所述第一放大器的失调电压；
所述第二级放大单元包括第二放大器、第一输出失调存储电容和第二输出失调存储电容；
所述第一输出失调存储电容、所述第二输出失调存储电容分别串联于所述第二放大器的反相输出端、正相输出端，以在失调消除阶段存储所述第二放大器的失调电压；
所述动态锁存电路2，用于放大所述前置放大电路1的输出信号，并将放大后的信号转换为数字逻辑输出电平；
所述输出级电路3，用于在锁存相位输出该数字逻辑输出电平，在复位相位输出逻辑零。
在该第一实施例中，通过在所述前置放大电路1中采用失调消除技术，这样为了得到低失调的动态比较器，对所述前置放大电路1的增益要求不是很高，甚至当所述前置放大电路1的增益只有18时就能得到失调电压为1mV的比较器，因此该第一实施例所述的动态比较器对所述前置放大电路1的增益要求低，从而提高了速度，并且能够有效地减小比较器的输入失调电压，能够很好的满足高速高精度模数转换器设计的要求。
根据一种具体实施例，所述第一级放大单元的原理参见图2（a）。
如图2(a)所示，所述第一级放大单元包括失调电压为VOS的第一电压源112、增益为Av的第一放大器111、第一开关S1、第二开关S2、第一输入失调存储电容C1和第二输入失调存储电容C2；Vin是所述第一级放大单元的输入电压，Vout是所述第一级放大单元的输出电压，A节点是位于所述第一输入失调存储电容C1和所述第一电压源112之间的节点，B节点是位于所述第二输入失调存储电容C2和所述第一放大器111的反相输入端之间的节点，VAB是A节点与B节点之间的电位差；Vcm1的作用是：在小信号时使第一输入失调存储电容C1的左极板和第二输入失调存储电容C2的左极板相连，从而将第一放大器111的失调电压存储在第一输入失调存储电容C1和第二输入失调存储C2上。
所述第一级放大单元工作时：
当第二开关S2闭合，第一开关S1断开时，由Vout＝-Av×(Vout-Vos)可得Vout＝-(Av/(Av+1))×Vos＝VAB≈VOS，所以失调电压存储在第一输入失调存储电容C1和第二输入失调存储电容C2上；
当第一开关S1闭合，第二开关S2断开时，此时对于由第一输入失调存储电容C1、第二输入失调存储电容C2和第一放大器111组成的整体，由放大器失调电压的定义可知，是一个失调近似为零的放大器；
这种失调方法也需要一个专用的消除失调周期。
第二级放大单元采用了输出失调存储技术，原理参见图2（b）。如图2（b）所示，所述第二级放大单元包括失调电压为VOS的第二电压源122、增益为Av的第二放大器121、第三开关S3、第四开关S4、第一输出失调存储电容C3和第二输出失调存储电容C4；Vin是所述第二级放大单元的输入电压，Vout是所述第二级放大单元的输出电压，节点X是所述第二放大器121的反相输出端，节点Y是所述第二放大器121的正相输出端，VXY是X节点与Y节点之间的电位差；Vcm1是所述第二放大器121的输入共模电平，提供所述第二放大器121正常工作所需要的共模电平。Vcm2为所述第二放大器121的下级放大器的输入共模电平，一方面，提供所述第二放大器121的下级放大器正常工作时所需要的输入共模电压，同时，当开关S4闭合时，Vout为零，所述第二放大器121的失调电压存储在C3和C4上，从而使整体成为一个零失调的放大器。
所述第二级放大单元工作时：
当第四开关S4闭合，第三开关S3断开时，VXY＝VOS×Av，VXY存储在第一输出失调存储电容C3和第二输出失调存储电容C4上，此时把第二放大器121、第一输出失调存储电容C3和第二输出失调存储电容C4看成整体，由放大器失调电压的定义知，该整体是一个零失调的放大器；
当第三开关S3闭合，第四开关S4断开时，零失调的放大器对输入信号进行放大，因此电路需要一个专用的消除失调周期。
本发明所述的动态比较器的第二实施例的电路图如图3所示，该第二实施例基于该第一实施例。
如图3所示，在本发明所述的动态比较器的第二实施例中，第一级放大单元的标号为11，第二级放大单元的标号为12，所述前置放大电路1还包括源极跟随器13；
所述第一级放大单元11的增益为Av1，所述第二级放大单元12的增益为Av2;
正参考电压Vref+通过依次串联的第一时钟开关SC1和第一输入失调存储电容C1输入所述第一级放大单元11的正相输入端；
正输入电压Vin+-通过依次串联的第二时钟开关SC2和第一输入失调存储电容C1输入所述第一级放大单元11的正相输入端；
负参考电压Vref-通过依次串联的第三时钟开关SC3和第二输入失调存储电容C2输入所述第一级放大单元11的反相输入端；
负输入电压Vin-通过依次串联的第四时钟开关SC4和第二输入失调存储电容C2输入所述第一级放大单元11的反相输入端；
所述第一级放大单元11的正相输入端和反相输出端之间连接有第五时钟开关SC5；
所述第一级放大单元11的反相输入端和正相输出端之间连接有第六时钟开关SC6；
所述第一级放大单元11的反相输出端与所述第二级放大单元12的正相输入端连接；
所述第一级放大单元11的正相输出端与所述第二级放大单元12的反相输入端连接；
所述第二级放大单元12的反相输出端通过第一输出失调存储电容C3连接至所述源极跟随器13的正相输入端；
所述第二级放大单元12的正相输出端通过第二输出失调存储电容C4连接至所述源极跟随器13的反相输入端；
所述源极跟随器13的正相输入端和反相输入端之间连接有相互串联的第七时钟开关SC7和第八时钟开关SC8；该第七时钟开关SC7和所述第八时钟开关SC8之间的节点与所述源极跟随器13的输入共模电平Vcm连接；
所述源极跟随器13的正相输出端、反相输出端分别通过第九时钟开关SC9、第十时钟开关SC10与所述动态锁存电路2的输入端连接；
所述动态锁存电路2的输出端与所述输出级电路3的输入端连接；
所述输出级电路3的输出端为该第二实施例所述动态比较器的输出端；
所述输出级电路3分别输出正输出电压Vout+和负输出电压Vout-；
所述第一时钟开关SC1、所述第三时钟开关SC3、第五时钟开关SC5、第六时钟开关SC6、第七时钟开关SC7和第八时钟开关SC8都由第一时钟信号CK1’控制；
所述第二时钟开关SC2、所述第四时钟开关SC4、所述第九时钟开关SC9和所述第十时钟开关SC10都由第二时钟信号CK2’控制；所述第一时钟信号和所述第二时钟信号反相。
该第二实施例采用了源极跟随器13，可以减小输出电阻，降低动态锁存电路的踢回噪声，提高速度。
在优选情况下，所述前置放大电路为全差分结构，用于放大输入差分信号。
实施时，所述动态锁存电路2设置有以反相器首尾连接成的双稳态结构，用于放大所述前置放大电路1的输出信号，并将前级输出建立到数字逻辑输出电平。
实施时，所述输出级电路3，由时钟控制的与门逻辑构成，起到恢复电平，增加驱动强度的作用。
图4是本发明所述的动态比较器的第三实施例的电路图，该第三实施例基于该第一实施例。
如图4所示，所述第一级放大单元包括第一NMOS晶体管MN1、第二NMOS晶体管MN2、第三NMOS晶体管MN3、第四NMOS晶体管MN4、第一输入失调存储电容C1、第二输入失调存储电容C2、第五NMOS晶体管MN5、第六NMOS晶体管MN6、第七NMOS晶体管MN7、第八NMOS晶体管MN8、第九NMOS晶体管MN9、第一PMOS晶体管MP1、第二PMOS晶体管MP2、第三PMOS晶体管MP3和第四PMOS晶体管MP4，其中，
第一时钟信号CK1’输入第三NMOS晶体管MN3的栅极、第四NMOS晶体管MN4的栅极、第八NMOS晶体管MN8的栅极和第九NMOS晶体管MN9的栅极；
第二时钟信号CK2’输入第一NMOS晶体管MN1的栅极和第二NMOS晶体管MN2的栅极；
第一时钟信号CK1’和第二时钟信号CK2’反相；
MN1、MN2、MN3、MN4、MN8和MN9是开关管；
MP1的源极、MP2的源极、MP3的源极和MP4的源极分别和电源VDD相连；
MP2的漏极和MP3的栅极相连，MP2的栅极和MP3的漏极相连，MP2和MP3构成两个负电阻；
MP1的栅极与MP1的漏极短接，构成正电阻；
MP4的栅极与MP4的漏极短接，构成正电阻；
MP1的漏极与MP2的栅极相连，构成并联的正负电阻；
MP4的漏极与MP3的栅极相连，构成并联的正负电阻；
MN5的栅极、MN8的源极和第一输入失调存储电容C1的右极板相连，MN6的栅极、MN9的源极和第二输入失调存储电容C2的右极板相连，构成负反馈回路；
MN5的源极、MN6的源极与MN7的漏极相连，MN7的栅极接偏置电压Vbias，MN7的源极接地电平VSS，构成电流源；
第一参考电压Vrefp通过MN3与第一输入失调存储电容C1的左极板连接，第二参考电压Vrefn通过MN4与第二输入失调存储电容C2的左极板连接，形成比较器的阈值电压；
第一输入电压Vip通过MN1与第一输入失调存储电容C1的左极板连接，第二输入电压Vin通过MN2与第二输入失调存储电容C2的左极板连接，构成全差分结构。
如图4所示，第二级放大单元包括：第十NMOS晶体管MN10、第十一NMOS晶体管MN11、第十二NMOS晶体管MN12、第十三NMOS晶体管MN13、第十四NMOS薄膜晶体管MN14、第一输出失调存储电容C3、第二输出失调存储电容C4、第十五NMOS晶体管MN15和第十六NMOS晶体管MN16，其中，
MN15和MN16是开关管；
第一时钟信号CK1’输入第十五NMOS晶体管MN15的栅极和第十六NMOS晶体管MN16的栅极；
MN12的栅极和漏极与电源VDD短接，MN13的栅极和漏极与电源VDD短接，构成正电阻；
MN12的源极与第一输出失调存储电容C3的左极板相连，所述源极跟随器的输入共模电平Vcm通过MN15与第一输出失调存储电容C3的右极板相连，MN13的源极与第二输出失调存储电容C4的左极板相连，所述源极跟随器的输入共模电平Vcm通过MN16与第二输出失调存储电容C4的右极板相连，构成失调消除回路；
MN10的栅极与MN5的漏极相连，MN10的漏极与第一输出失调存储电容C3的左极板相连，MN11的栅极与MN6的漏极相连，MN11的漏极与第二输出失调存储电容C4的左极板相连，构成全差分输入；
MN10的源极和MN11的源极与MN14的漏极相连，偏置电压Vbias输入MN14的栅极，MN14的源极接地电平VSS，构成电流源。
如图4所示，所述源极跟随器包括：第十七NMOS晶体管MN17、第十八NMOS晶体管MN18、第十九NMOS晶体管MN19、第二十NMOS晶体管MN20、第二十一NMOS晶体管MN21和第二十二NMOS晶体管M22，其中，
MN21和MN22为开关管；
第二时钟信号CK2’输入第二十一NMOS晶体管MN21的栅极和第二十二NMOS晶体管MN22的栅极；
第一时钟信号CK1’和第二时钟信号CK2’反相；
MN17的栅极与第一输出失调存储电容C3的右极板相连，MN18的栅极与第二输出失调存储电容C4的右极板相连，MN17的漏极和MN18的漏极与电源VDD连接，构成全差分输入；
MN17的源极通过MN21连接到动态锁存电路的第一节点Vo+，MN18的源极通过MN22连接到动态锁存电路的第二节点Vo-，MN19的漏极与MN17的源极相连，MN20的漏极与MN18的源极相连，MN19的栅极和MN20的栅极连接到偏置电压Vbias，MN19的源极和MN20的源极连接到地电平VSS，构成电流源。
优选地，MP2的宽长比与MP1的宽长比设置为相互匹配，MP3的宽长比与MP4的宽长比设置为相互匹配。
如图4所示，所述动态锁存电路包括：第二十三NMOS晶体管MN23、第二十四NMOS晶体管MN24、第二十五NMOS晶体管MN25、第五PMOS晶体管MP5、第六PMOS晶体管MP6、第七PMOS晶体管MP7和第二十六NMOS晶体管MN26，其中，
MP5和MN25为开关管，MN26为复位开关管；
第三时钟信号CK1输入第二十五NMOS晶体管MN25的栅极；
第四时钟信号CK2输入第五PMOS晶体管MP5的栅极和第二十六NMOS晶体管MN26的栅极；
第三时钟信号CK1和第四时钟信号CK2反相；
MP6的源极和MP7的源极通过MP5连接到电源VDD，MN23的源极和MN24的源极通过MN25连接到地电平VSS，MN26的漏极连接到Vo+，MN26的源极连接到Vo-，MP6的栅极连接到MP7的漏极，MP7的栅极连接到MP6的漏极，MP6的栅极与MN23栅极相连，并且MP6的漏极与MN23漏极相连，MP7的栅极与MN24栅极相连，并且MP7的漏极与MN24的漏极相连，构成交叉耦合反相器。
如图4所示，所述的输出级电路由与门逻辑构成，包括第一与门41和第二与门42;
所述第一与门41的输出端为Vout-，所述第一与门41的两输入端分别与Vo-和时钟CK1连接；
所述第二与门42的输出端为Vout+，所述第二与门42的两输入端分别与Vo+和时钟CK1连接。
如图5所示，本发明所述的动态比较器在工作时，当时钟处于锁存相位时，前置放大电路1处于消除放大器失调电压阶段，此时，由于第二时钟信号CK2’为低电位，前置放大电路1与动态锁存电路2隔离，同时动态锁存电路2进入放大状态，以交叉耦合反相器为核心的动态锁存电路2将前置放大电路1的输出建立到数字输出逻辑电平，输出级电路3将动态锁存电路2的结果输出；当时钟信号处于复位相位时，输入差分信号经过前置放大电路1放大，并将输出结果保存到动态锁存电路2的第一节点Vo+和第二节点Vo-，此时由于MN26导通，动态锁存电路2复位，输出级电路3输出始终为逻辑零电位。
由上述技术方案可知，通过在前置放大电路中采用失调消除技术和使用隔离的方法，减小了前置放大电路的失调电压和动态锁存器的踢回噪声，从而极大地降低了动态比较器的失调电压，由于本发明所述的动态比较器对前置放大电路的增益要求低，从而提高了速度，能更好的满足高速高精度转换器设计的需要。
以上说明对本发明而言只是说明性的，而非限制性的，本领域普通技术人员理解，在不脱离所附权利要求所限定的精神和范围的情况下，可做出许多修改、变化或等效，但都将落入本发明的保护范围内。

Claims (7)

1.一种动态比较器，其特征在于，包括顺序连接的前置放大电路、动态锁存电路和输出级电路，其中，
所述的前置放大电路，包括依次连接的第一级放大单元和第二级放大单元；
所述第一级放大单元包括第一放大器、第一输入失调存储电容和第二输入失调存储电容；
所述第一输入失调存储电容、所述第二输入失调存储电容分别串联于所述第一放大器的正相输入端、反相输入端，以在失调消除阶段存储所述第一放大器的失调电压；
所述第二级放大单元包括第二放大器、第一输出失调存储电容和第二输出失调存储电容；
所述第一输出失调存储电容、所述第二输出失调存储电容分别串联于所述第二放大器的反相输出端、正相输出端，以在失调消除阶段存储所述第二放大器的失调电压；
所述动态锁存电路，用于放大所述前置放大电路的输出信号，并将放大后的信号转换为数字逻辑输出电平；
所述输出级电路，用于在锁存相位输出该数字逻辑输出电平，在复位相位输出逻辑零；
所述前置放大电路还包括源极跟随器，其与所述第二级放大单元的输出端连接；
正参考电压通过依次串联的第一时钟开关和第一输入失调存储电容输入所述第一级放大单元的正相输入端；正输入电压通过依次串联的第二时钟开关和第一输入失调存储电容输入所述第一级放大单元的正相输入端；负参考电压通过依次串联的第三时钟开关和第二输入失调存储电容输入所述第一级放大单元的反相输入端；负输入电压通过依次串联的第四时钟开关和第二输入失调存储电容输入所述第一级放大单元的反相输入端；
所述第一级放大单元的正相输入端和反相输出端之间连接有第五时钟开关；所述第一级放大单元的反相输入端和正相输出端之间连接有第六时钟开关；所述第一级放大单元的反相输出端与所述第二级放大单元的正相输入端连接；所述第一级放大单元的正相输出端与所述第二级放大单元的反相输入端连接；
所述第二级放大单元的反相输出端通过第一输出失调存储电容连接至所述源极跟随器的正相输入端；所述第二级放大单元的正相输出端通过第二输出失调存储电容连接至所述源极跟随器的反相输入端；
所述源极跟随器的正相输入端和反相输入端之间连接有相互串联的第七时钟开关和第八时钟开关；所述源极跟随器的正相输出端、反相输出端分别通过第九时钟开关、第十时钟开关与所述动态锁存电路的输入端连接；
所述第一时钟开关、所述第三时钟开关、第五时钟开关、第六时钟开关、第七时钟开关和第八时钟开关都由第一时钟信号控制；
所述第二时钟开关、所述第四时钟开关、所述第九时钟开关和所述第十时钟开关都由第二时钟信号控制；
所述第一时钟信号和所述第二时钟信号反相。
2.如权利要求1所述的动态比较器，其特征在于，所述前置放大电路为全差分结构。
3.如权利要求1所述的动态比较器，其特征在于，所述动态锁存电路设置有以反相器首尾连接成的双稳态结构。
4.如权利要求1所述的动态比较器，其特征在于，
所述第一放大器包括第一NMOS晶体管、第二NMOS晶体管、第三NMOS晶体管、第四NMOS晶体管、第五NMOS晶体管、第六NMOS晶体管、第七NMOS晶体管、第八NMOS晶体管、第九NMOS晶体管、第一PMOS晶体管、第二PMOS晶体管、第三PMOS晶体管和第四PMOS晶体管，其中，
第一时钟信号输入第三NMOS晶体管的栅极、第四NMOS晶体管的栅极、第八NMOS晶体管的栅极和第九NMOS晶体管的栅极；
第二时钟信号输入第一NMOS晶体管的栅极和第二NMOS晶体管的栅极；
第一PMOS晶体管的源极、第二PMOS晶体管的源极、第三PMOS晶体管的源极和第四PMOS晶体管的源极分别和电源VDD相连；
第二PMOS晶体管的漏极和第三PMOS晶体管的栅极相连，第二PMOS晶体管的栅极和第三PMOS晶体管的漏极相连，第二PMOS晶体管和第三PMOS晶体管构成两个负电阻；
第一PMOS晶体管的栅极与第一PMOS晶体管的漏极短接，构成正电阻；
第四PMOS晶体管的栅极与第四PMOS晶体管的漏极短接，构成正电阻；
第一PMOS晶体管的漏极与第二PMOS晶体管的栅极相连，构成并联的正负电阻；
第四PMOS晶体管的漏极与第三PMOS晶体管的栅极相连，构成并联的正负电阻；
第五NMOS晶体管的栅极、第八NMOS晶体管的源极和第一输入失调存储电容的右极板相连，第六NMOS晶体管的栅极、第九NMOS晶体管的源极和第二输入失调存储电容的右极板相连，构成负反馈回路；
第五NMOS晶体管的源极、第六NMOS晶体管的源极与第七NMOS晶体管的漏极相连，第七NMOS晶体管的栅极接入偏置电压，第七NMOS晶体管的源极接地，构成电流源；
第一参考电压通过第三NMOS晶体管与第一输入失调存储电容的左极板连接，第二参考电压通过第四NMOS晶体管与第二输入失调存储电容的左极板连接，形成比较器的阈值电压；
第一输入电压通过第一NMOS晶体管与第一输入失调存储电容的左极板连接，第二输入电压通过第二NMOS晶体管与第二输入失调存储电容的左极板连接，构成全差分结构；
第二放大器包括第十NMOS晶体管、第十一NMOS晶体管、第十二NMOS晶体管、第十三NMOS晶体管、第十四NMOS晶体管、第十五NMOS晶体管和第十六NMOS晶体管，其中，
第一时钟信号输入第十五NMOS晶体管的栅极和第十六NMOS晶体管的栅极；
第十二NMOS晶体管的栅极和漏极与电源短接，第十三NMOS晶体管的栅极和漏极与电源短接，构成正电阻；
第十二NMOS晶体管的源极与第一输出失调存储电容的左极板相连，所述源极跟随器的输入共模电平通过第十五NMOS晶体管与第一输出失调存储电容的右极板相连，第十三NMOS晶体管的源极与第二输出失调存储电容的左极板相连，所述源极跟随器的输入共模电平通过第十六NMOS晶体管与第二输出失调存储电容的右极板相连，构成失调消除回路；
第十NMOS晶体管的栅极与第五NMOS晶体管的漏极相连，第十NMOS晶体管的漏极与第一输出失调存储电容的左极板相连，第十一NMOS晶体管的栅极与第六NMOS晶体管的漏极相连，第十一NMOS晶体管的漏极与第二输出失调存储电容的左极板相连，构成全差分输入；
第十NMOS晶体管的源极和第十一NMOS晶体管的源极与第十四NMOS晶体管的漏极相连，偏置电压输入第十四NMOS晶体管的栅极，第十四NMOS晶体管的源极接地，构成电流源；
所述源极跟随器包括第十七NMOS晶体管、第十八NMOS晶体管、第十九NMOS晶体管、第二十NMOS晶体管、第二十一NMOS晶体管和第二十二NMOS晶体管，其中，
第二时钟信号输入第二十一NMOS晶体管的栅极和第二十二NMOS晶体管的栅极；
第十七NMOS晶体管的栅极与第一输出失调存储电容的右极板相连，第十八NMOS晶体管的栅极与第二输出失调存储电容的右极板相连，第十七NMOS晶体管的漏极和第十八NMOS晶体管的漏极与电源连接，构成全差分输入；
第十七NMOS晶体管的源极通过第二十一NMOS晶体管连接到动态锁存电路的第一节点，第十八NMOS晶体管的源极通过第二十二NMOS晶体管连接到动态锁存电路的第二节点，第十九NMOS晶体管的漏极与第十七NMOS晶体管的源极相连，第二十NMOS晶体管的漏极与第十八NMOS晶体管的源极相连，第十九NMOS晶体管的栅极和第二十NMOS晶体管的栅极连接到偏置电压，第十九NMOS晶体管的源极和第二十NMOS晶体管的源极接地，构成电流源。
5.如权利要求4所述的动态比较器，其特征在于，第二PMOS晶体管的宽长比与第一PMOS晶体管的宽长比相互匹配，第三PMOS晶体管的宽长比与第四PMOS晶体管的宽长比相互匹配。
6.如权利要求4或5所述的动态比较器，其特征在于，
所述动态锁存电路包括第二十三NMOS晶体管、第二十四NMOS晶体管、第二十五NMOS晶体管、第五PMOS晶体管、第六PMOS晶体管、第七PMOS晶体管和第二十六NMOS晶体管，其中，
第三时钟信号输入第二十五NMOS晶体管的栅极；
第四时钟信号输入第五PMOS晶体管的栅极和第二十六NMOS晶体管的栅极；
第三时钟信号和第四时钟信号反相；
第六PMOS晶体管的源极和第七PMOS晶体管的源极通过第五PMOS晶体管连接到电源，第二十三NMOS晶体管的源极和第二十四NMOS晶体管的源极通过第二十五NMOS晶体管接地，第二十六NMOS晶体管的漏极连接到所述第一节点，第二十六NMOS晶体管的源极连接到所述第二节点，第六PMOS晶体管的栅极连接到第七PMOS晶体管的漏极，第七PMOS晶体管的栅极连接到第六PMOS晶体管的漏极，第六PMOS晶体管的栅极与第二十三NMOS晶体管的栅极相连，并且第六PMOS晶体管的漏极与第二十三NMOS晶体管的漏极相连，第七PMOS晶体管的栅极与第二十四NMOS晶体管的栅极相连，并且第七PMOS晶体管的漏极与第二十四NMOS晶体管的漏极相连，构成交叉耦合反相器。
7.如权利要求6所述的动态锁存器，其特征在于，所述输出级电路包括第一与门和第二与门；
所述第一与门的两输入端分别与所述第二节点和第三时钟信号连接；
所述第二与门的两输入端分别与所述第一节点和第三时钟信号连接。
CN201210159696.3A 2012-05-22 2012-05-22 动态比较器 Expired - Fee Related CN102647189B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201210159696.3A CN102647189B (zh) 2012-05-22 2012-05-22 动态比较器

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201210159696.3A CN102647189B (zh) 2012-05-22 2012-05-22 动态比较器

Publications (2)

Publication Number Publication Date
CN102647189A CN102647189A (zh) 2012-08-22
CN102647189B true CN102647189B (zh) 2014-12-10

Family

ID=46659799

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201210159696.3A Expired - Fee Related CN102647189B (zh) 2012-05-22 2012-05-22 动态比较器

Country Status (1)

Country Link
CN (1) CN102647189B (zh)

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103036512B (zh) * 2012-12-17 2016-01-06 清华大学深圳研究生院 一种具有大失调电压校正范围的动态比较器
CN103973273B (zh) * 2013-01-24 2016-11-09 西安电子科技大学 一种高速、高精度、低失调全差分动态比较器
CN103441736B (zh) * 2013-08-27 2016-02-10 西北工业大学 Cmos比较器的前置放大器电路
CN103746700B (zh) * 2014-01-10 2016-08-31 东南大学 一种应用于流水线型模数转换器的比较器
CN105743507B (zh) * 2016-02-02 2018-09-18 东南大学 一种应用于流水线型adc的低功耗比较器
CN106067822B (zh) * 2016-06-06 2020-02-18 东南大学 一种高速高精度的cmos锁存比较器
CN106130557B (zh) * 2016-06-20 2019-10-11 中国电子科技集团公司第二十四研究所 一种比较器失调电压自校正电路
CN106603047A (zh) * 2016-11-23 2017-04-26 江苏进睿芯电子科技有限公司 一种高摆率高增益比较器
CN108574489B (zh) * 2017-03-09 2021-08-06 中芯国际集成电路制造(上海)有限公司 一种比较器及逐次逼近式模拟数字转换器
CN107800413B (zh) * 2017-11-20 2020-04-21 北京华大九天软件有限公司 一种低失调高速动态比较器
CN108199700B (zh) * 2017-12-12 2021-07-20 上海集成电路研发中心有限公司 一种高精度的比较器电路
CN108667447A (zh) * 2018-04-13 2018-10-16 上海华力集成电路制造有限公司 锁存器电路
CN110401449B (zh) * 2019-09-04 2022-03-08 福州大学 一种高精度sar adc结构及校准方法
CN111294003B (zh) * 2020-02-17 2023-05-12 电子科技大学 一种新型宽可变增益低相移可变增益放大器
CN112332818A (zh) * 2020-11-06 2021-02-05 海光信息技术股份有限公司 比较器、判决反馈均衡器、接收器、接口电路及电子设备
US11044124B1 (en) * 2020-12-21 2021-06-22 Faraday Technology Corporation Dynamic module and decision feedback equalizer
CN112671359B (zh) * 2020-12-24 2024-04-02 上海贝岭股份有限公司 比较器电路和rs485接收器电路
CN113452374A (zh) * 2021-07-07 2021-09-28 哈尔滨工业大学（威海） 一种低失调开关电容比较器
CN116131822B (zh) * 2022-12-30 2024-03-15 北京士模微电子有限责任公司 比较器电路、比较器、模数转换器及电子设备

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101217279A (zh) * 2008-01-11 2008-07-09 清华大学 一种具有失调校准的低功耗比较器
CN101562441A (zh) * 2008-10-08 2009-10-21 西安电子科技大学 一种低失调的超高速比较器
CN102394610A (zh) * 2011-11-24 2012-03-28 福州大学 一种高精度电压比较器及其设计方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5191214B2 (ja) * 2006-12-21 2013-05-08 セイコーインスツル株式会社 コンパレータ回路

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101217279A (zh) * 2008-01-11 2008-07-09 清华大学 一种具有失调校准的低功耗比较器
CN101562441A (zh) * 2008-10-08 2009-10-21 西安电子科技大学 一种低失调的超高速比较器
CN102394610A (zh) * 2011-11-24 2012-03-28 福州大学 一种高精度电压比较器及其设计方法

Also Published As

Publication number Publication date
CN102647189A (zh) 2012-08-22

Similar Documents

Publication Publication Date Title
CN102647189B (zh) 动态比较器
CN103023437B (zh) 一种校正失调电压的动态比较器
CN104242879A (zh) 一种用于高速模数转换器的高速低失调动态比较器
CN108574489A (zh) 一种比较器及逐次逼近式模拟数字转换器
WO2017049989A1 (zh) 一种高速低功耗动态比较器
CN106374929B (zh) 一种快速响应动态锁存比较器
CN111049525B (zh) 一种超高速逐次逼近型模数转换器
CN103973274B (zh) 锁存比较器
CN105680834A (zh) 一种高速低功耗的动态比较器
CN102571093B (zh) 比较器及a/d转换器
CN105099159B (zh) 一种用于dc‑dc变换器的快速启动电路
CN103905046A (zh) 一种9级十位流水线adc电路
Moni et al. High-speed and low-power dynamic latch comparator
CN106067822B (zh) 一种高速高精度的cmos锁存比较器
CN106026996A (zh) 一种正反馈隔离动态锁存比较器
CN112187226A (zh) 一种低压低功耗的动态比较器
CN107565966A (zh) 一种应用于高速流水线adc的比较器
WO2020057269A1 (zh) 一种高速可再生比较器电路
CN117767896A (zh) 放大电路及比较器
CN206259921U (zh) 一种快速响应动态锁存比较器
CN107241086A (zh) 一种高压器件工作在低电压下的全差分低功耗比较器
CN103368542B (zh) 一种高精度延时小的连续时间比较器
CN112910447A (zh) 一种低功耗的轨至轨输入摆幅的比较器电路
CN111313871A (zh) 动态预放大电路和动态比较器
CN116418325A (zh) 高速低功耗比较器

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C56 Change in the name or address of the patentee
CP03 Change of name, title or address

Address after: 611731, room 1, building 3, No. 401, West Avenue, Chengdu hi tech Zone (West District, Sichuan)

Patentee after: CHENGDU CHIP-RAIL MICROELECTRONICS Co.,Ltd.

Address before: 611731 innovation center, No. 4, West core road, hi tech West District, Sichuan, Chengdu C341-343

Patentee before: CHENGDU CHIP-RAIL MICROELECTRONICS CO.,LTD.

TR01 Transfer of patent right
TR01 Transfer of patent right

Effective date of registration: 20190322

Address after: 710075 No. 2 Taibai South Road, Yanta District, Xi'an City, Shaanxi Province

Patentee after: Zhu Zhangming

Address before: Room 401, Building No. 3, Xixin Avenue, Chengdu High-tech Zone, Sichuan 611731

Patentee before: CHENGDU CHIP-RAIL MICROELECTRONICS Co.,Ltd.

TR01 Transfer of patent right
TR01 Transfer of patent right

Effective date of registration: 20190531

Address after: 215300 Kunshan hi tech Zone, Jiangsu Province, No. 268

Patentee after: KUNSHAN QIDA MICRO-ELECTRONICS CO.,LTD.

Address before: 710075 No. 2 Taibai South Road, Yanta District, Xi'an City, Shaanxi Province

Patentee before: Zhu Zhangming

CF01 Termination of patent right due to non-payment of annual fee
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20141210