CN105990267A - 半导体装置 - Google Patents

半导体装置 Download PDF

Info

Publication number
CN105990267A
CN105990267A CN201510095088.4A CN201510095088A CN105990267A CN 105990267 A CN105990267 A CN 105990267A CN 201510095088 A CN201510095088 A CN 201510095088A CN 105990267 A CN105990267 A CN 105990267A
Authority
CN
China
Prior art keywords
chip
semiconductor chip
electrode
salient pole
protective film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201510095088.4A
Other languages
English (en)
Other versions
CN105990267B (zh
Inventor
筑山慧至
向田秀子
栗田洋郎
栗田洋一郎
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kioxia Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Publication of CN105990267A publication Critical patent/CN105990267A/zh
Application granted granted Critical
Publication of CN105990267B publication Critical patent/CN105990267B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3135—Double encapsulation or coating and encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Memories (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

本发明的半导体装置包括：第一半导体芯片，包括具第一、二表面的第一芯片主体、在第一芯片主体第一表面的第一电极、露出第一电极且覆盖第一芯片主体第一表面的第一无机保护膜、及在第一电极上的第一凸块电极；第二半导体芯片，包括具第一、二表面的第二芯片主体、在第二芯片主体第一表面的第二电极、露出第二电极且覆盖第二芯片主体第一表面的第二无机保护膜、露出第二电极且覆盖第二无机保护膜的有机保护膜、贯通第二芯片主体且与第二电极电连接的第一贯通电极、及在第二芯片主体第二表面侧且与第一贯通电极电连接的第三凸块电极；第一树脂层，在第一、二半导体芯片间且与第一无机保护膜接触；模具树脂层，覆盖第一、二半导体芯片及第一树脂层。

Description

半导体装置
[相关申请案]
本申请案享有以日本专利申请案2014-188531号(申请日：2014年9月17日)为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的全部内容。
技术领域
本发明的实施方式涉及一种半导体装置。
背景技术
在内置NAND型闪速存储器等存储器芯片的半导体存储装置中，为了实现小型、高容量化，而应用将使薄厚化的存储器芯片积层为多段的存储器芯片积层体配置在电路衬底上的构造。被积层为多段的存储器芯片之间的电连接使用设置在存储器芯片内的贯通电极与将贯通电极之间电连接的微凸块。在存储器芯片积层体上配置着搭载着在存储器芯片与外部装置之间进行资料通信的介面(IF)电路的半导体芯片(IF芯片等)。由于IF芯片的电极排列与存储器芯片的电极排列不同，所以进行如下情况：例如在位于存储器芯片积层体的最上段的存储器芯片上形成对电极进行再配置的再布线层。IF芯片的电极经由形成在再布线层上的微凸块而与存储器芯片的电极电连接。
在使用微凸块将半导体芯片之间连接的情况下，在将设置在上下的半导体芯片的凸块电极彼此进行位置对准后，一面施加热一面对上下的半导体芯片进行压接而将凸块电极彼此连接。在半导体芯片之间，为了提高连接可靠性等而填充底胶填充树脂。在底胶填充树脂被填充之前的阶段，由于上下的半导体芯片之间仅通过微凸块连接，所以容易因凸块连接后的半导体芯片的翘曲而在凸块电极之间产生连接不良(打开不良)。对于此种问题，进行如下情况：在半导体芯片之间局部配置接着剂而提高半导体芯片之间的接着强度。然而，随着半导体芯片的积层数增加而半导体芯片的翘曲量增大，有无法充分抑制凸块电极之间的连接不良的担忧。
发明内容
本发明所要解决的问题在于提供一种在利用凸块电极将经积层的半导体芯片之间连接时，可抑制因半导体芯片的翘曲等而导致产生凸块电极之间的连接不良的半导体装置。
实施方式的半导体装置包括第一半导体芯片、第二半导体芯片、第一树脂层、以及模具树脂层，该第一半导体芯片包括：第一芯片主体，具有第一表面与第二表面；第一电极，设置在第一芯片主体的第一表面；第一无机保护膜，使第一电极露出，且覆盖第一芯片主体的第一表面；以及第一凸块电极，设置在第一电极上；该第二半导体芯片包括：第二芯片主体，具有第一表面与第二表面；第二电极，设置在第二芯片主体的第一表面；第二无机保护膜，使第二电极露出，且覆盖第二芯片主体的第一表面；有机保护膜，使第二电极露出，且覆盖第二无机保护膜；第一贯通电极，以贯通第二芯片主体的方式设置，且与第二电极电连接；以及第三凸块电极，设置在第二芯片主体的第二表面侧，且与第一贯通电极电连接；该第二半导体芯片使第三凸块电极连接在所述第一凸块电极，且该第二半导体芯片积层在第一半导体芯片上；该第一树脂层设置在第一半导体芯片与第二半导体芯片之间，且与第一无机保护膜相接；该模具树脂层覆盖第一半导体芯片、第二半导体芯片以及第一树脂层。
附图说明
图1是表示实施方式的半导体装置的剖视图。
图2是将图1所示的半导体装置的一部分放大表示的剖视图。
图3是将用于图1所示的半导体装置的半导体芯片的一部分放大表示的剖视图。
图4是将用于图1所示的半导体装置的半导体芯片的一部分放大表示的剖视图。
图5是将用于图1所示的半导体装置的半导体芯片的一部分放大表示的剖视图。
图6是将用于图1所示的半导体装置的半导体芯片的一部分放大表示的剖视图。
具体实施方式
以下，参照附图对实施方式的半导体装置进行说明。图1是表示实施方式的半导体装置的剖视图，图2是将图1所示的半导体装置的一部分放大表示的剖视图。图3至图6是将用于图1所示的半导体装置的半导体芯片的构成局部放大表示的剖视图。图1所示的半导体装置1是包括存储器芯片以及介面(IF)芯片作为半导体芯片的半导体存储装 置。半导体装置1包括电路衬底2。电路衬底2是在绝缘树脂衬底的表面或内部设置着布线网3，具体而言使用利用玻璃-环氧树脂或BT(Bismaleimide Triazine，双马来酰亚胺三嗪)树脂(双马来酰亚胺三嗪树脂)等绝缘树脂的印刷布线板(多层印刷衬底等)。
电路衬底2具有成为外部连接端子的形成面的第一面2a与成为半导体芯片的搭载面的第二面2b。在电路衬底2的第一面2a形成着外部连接端子4。在将半导体装置1用作BGA(Ball Grid Array，球栅阵列)封装体的情况下，外部连接端子4是由包含焊料球、镀锡铅合金、镀Au等的突起端子构成。在将半导体装置1用作LGA(Land Grid Array，平台柵格阵列)封装体的情况下，设置金属焊盘作为外部连接端子4。在电路衬底2的第二面2b设置着内部连接端子5。内部连接端子5是在与半导体芯片连接时作为连接部(连接焊垫)而发挥功能，且经由电路衬底2的布线网3而与外部连接端子4电连接。
在电路衬底2的第二面2b上配置着具有多个存储器芯片6(6A、6Ba～6Bf、6C)与IF芯片7的芯片积层体8。存储器芯片6是包括例如NAND型闪速存储器般的非易失性存储元件的半导体芯片。IF芯片7是搭载着在多个存储器芯片6与外部装置之间进行资料通信的IF电路的半导体芯片。图1表示具有8个存储器芯片6A、6Ba～6Bf、6C的芯片积层体8，但存储器芯片6的数量并不限定在此。存储器芯片6的数量是根据1个存储器芯片6的存储容量、半导体存储装置1的存储容量或使用用途等适当设定。
芯片积层体8是在与积层顺序相反的状态下搭载在电路衬底2的第二面2b上。芯片积层体8是通过将多个存储器芯片6A、6Ba～6Bf、6C按此顺序依序积层而形成积层体61，进而在积层体61上积层IF芯片7制作而成。在与积层顺序相反的状态下将此种芯片积层体8搭载在电路衬底2的第二面2b上。因此，以芯片积层体8的积层顺序中的最上段的半导体芯片、即IF芯片7最接近电路衬底2的方式将芯片积层体8配置在电路衬底2的第二面2b上。
此外，芯片积层体8只要具有积层体61的积层顺序中的最下段的半导体芯片(存储器芯片6A)以及最上段的半导体芯片(存储器芯片6C)、经由下述再布线层与其等电连接的半导体芯片(IF芯片7)即可，中间的半导体芯片(存储器芯片6Ba～6Bf)为任意。所谓芯片积层体8或存储器芯片的积层体61中的最下段以及最上段的词语是以多个半导体芯片6A、6Ba～6Bf、6C、7的积层顺序为基准，未必与电路衬底2上的配置位置一致。另外，半导体芯片6、7的上表面或下表面等的上下的方向也以多个半导体芯片的积层顺序为基准。
参照图2至图6对芯片积层体8的构造进行详细叙述。芯片积层体8是通过依序积层多个存储器芯片6A、6B、6C而形成积层体61，进而在积层体61上积层IF芯片7而 构成。积层体61的积层顺序中的最下段的存储器芯片6A与最上段的存储器芯片6C分别具有对应于积层位置的构成。在图1所示的积层体61中，中间的存储器芯片6Ba～6Bf具有相同的构成。在图2中图示存储器芯片6B以代表中间的存储器芯片6Ba～6Bf。如所述般，中间的存储器芯片6B为任意。积层体61可不具有中间的存储器芯片6B，另外，也可具有多个存储器芯片6B(6Ba～6Bf)。
积层体61中的最下段的存储器芯片6A具有：电极12A，设置在芯片主体11A的形成着存储器元件等的电路的上表面(电路面/第一表面)；无机保护膜13A，使电极12A露出，并且覆盖芯片主体11A的上表面；以及凸块电极14A，设置在电极12A上。如下文详细叙述般，存储器芯片6A的上表面(电路面)由无机保护膜13A覆盖，且未由使用聚酰亚胺树脂等的有机保护膜覆盖。存储器芯片6A的上表面侧的最表面层为无机保护膜13A，且下述底胶填充树脂与无机保护膜13A相接。
积层体61中的中间的存储器芯片6B具有：电极12B，设置在芯片主体11B的上表面(电路面/第一表面)；无机保护膜13B，使电极12B露出，并且覆盖芯片主体11B的上表面；以及凸块电极14B，设置在电极12B上。存储器芯片6B进而具有：贯通电极(Through Silicon Via(硅穿孔)，TSV)15B，以贯通芯片主体11B的方式设置，且与电极12B电连接；以及凸块电极16B，设置在芯片主体11B的下表面(非电路面/第二表面)，且与贯通电极15B电连接。存储器芯片6B的上表面(电路面)与存储器芯片6A相同，是由无机保护膜13B覆盖。下述底胶填充树脂与无机保护膜13B相接。
中间的存储器芯片6B使凸块电极16B连接在存储器芯片6A的凸块电极14A，并且积层在存储器芯片6A上。存储器芯片6B的电极12B经由贯通电极15B以及凸块电极14A与凸块电极16B的连接体17a而与存储器芯片6A的电极12A电连接。在积层体61具有多个存储器芯片6B(6Ba～6Bf)的情况下，使上段侧的存储器芯片6B的凸块电极16B与下段侧的存储器芯片6B的凸块电极14B连接，并且依序积层多个存储器芯片6B。多个存储器芯片6B的电极12B之间是经由贯通电极15B以及凸块电极14B与凸块电极16B的连接体而电连接。
在最下段的存储器芯片6A与中间的存储器芯片6B之间配置着多个接着性间隔件18。多个接着性间隔件18具有突起形状，且局部配置在存储器芯片6A、6B之间。接着性间隔件18在作为保持存储器芯片6A、6B之间的间隙的止动构件发挥功能的同时，在填充底胶填充树脂之前的阶段作为将存储器芯片6A、6B间接着的接着构件发挥功能。也可在存储器芯片6A、6B之间分别配置止动构件与接着构件。在积层多个存储器芯片6B的情况下，也在其等之间配置着接着性间隔件18。
积层体61中的最上段的存储器芯片6C具有：电极12C，设置在芯片主体11C的上表面(电路面/第一表面)；以及无机保护膜13C，使电极12C露出，并且覆盖芯片主体11C的上表面。在无机保护膜13C上以使电极12C露出的方式设置着第一有机保护膜19a。无机保护膜13C由第一有机保护膜19a覆盖。在第一有机保护膜19a上形成着与电极12C电连接的再布线层20。在再布线层20上形成着第二有机保护膜19b。第二有机保护膜19b具有使再布线层20露出的开口21。在第二有机保护膜19b上形成着经由开口21而与再布线层20电连接的凸块电极14C。再布线层20例如为对应于IF芯片7的电极形状对电极12C的位置进行再配置。
存储器芯片6C进而具有：贯通电极15C，以贯通芯片主体11C的方式而设置，且与电极12C电连接；以及凸块电极16C，设置在芯片主体11C的下表面(非电路面/第二表面)，且与贯通电极15C电连接。存储器芯片6C的上表面(电路面)由无机保护膜13C以及有机保护膜19覆盖。存储器芯片6C的上表面侧的最表面层为有机保护膜19，且与下述底胶填充树脂相接。存储器芯片6C使凸块电极16C连接在存储器芯片6B的凸块电极14B，并且积层在存储器芯片6B上。存储器芯片6C的电极12C经由贯通电极15C以及凸块电极14B与凸块电极16C的连接体17b而与存储器芯片6B的电极12B电连接。在中间的存储器芯片6B与最上段的存储器芯片6C之间，与存储器芯片6A、6B之间相同，局部配置着多个接着性间隔件18。
如此，在存储器芯片6A、6B、6C的积层体61中，多个存储器芯片6A、6B、6C之间是经由设置在除最下段的存储器芯片6A以外的存储器芯片6B、6C的贯通电极15与凸块连接体17而电连接。进而，通过配置在邻接的存储器芯片6A、6B、6C之间(在具有多个中间的存储器芯片6B的情况下，为其等多个存储器芯片6B之间)的接着性间隔件18，而保持存储器芯片6A、6B、6C之间的间隙，并且在填充底胶填充树脂之前的阶段存储器芯片6A、6B、6C之间被接着。
在位于积层体61的最上段的存储器芯片6C上搭载着介面(IF)芯片7。搭载在积层体61上的半导体芯片并不限定在仅搭载着IF电路的IF芯片7。IF芯片7除IF电路外，也可搭载着控制器电路。也可在存储器芯片的积层体61上搭载IF电路与控制器电路的混载芯片、即控制器兼IF芯片。这些是基于半导体存储装置1的使用用途或外部装置的构成等适当选择。IF芯片7是以面朝下方式覆晶(FC)连接在最上段的存储器芯片6C、甚至是存储器芯片的积层体61。
IF芯片7具有：电极23，设置在芯片主体22的下表面(电路面/第一表面)；无机保护膜24，使电极23露出，并且覆盖芯片主体22的上表面；以及凸块电极25，设置在 电极23上。IF芯片7的电路面由无机保护膜24覆盖，且未由有机保护膜覆盖。IF芯片7的下表面侧的最表面层为无机保护膜24，且下述底胶填充树脂与无机保护膜24相接。IF芯片7使凸块电极25连接在存储器芯片6C的凸块电极14C，且积层在存储器芯片6C上。IF芯片7的电极23是经由凸块电极25与凸块电极14C的连接体17c而与存储器芯片6C的电极12C电连接，进而与存储器芯片6A、6B的电极12A、12B电连接。
无机保护膜13、24可应用各种无机绝缘材料，例如可使用氮化硅膜(SiN膜)、氮氧化硅膜(SiON膜)、氧化硅膜(SiO膜)、掺碳氧化硅膜(SiOC膜)等单层膜或积层膜。有机保护膜19可应用各种有机绝缘材料，例如可使用聚酰亚胺树脂膜、酚树脂膜、丙烯酸类树脂膜、聚苯并恶唑树脂膜、聚苯并环丁烯树脂膜等。第一有机保护膜19a与第二有机保护膜19b既可为相同的有机树脂膜，也可为不同的有机树脂膜。
作为凸块电极14、16、25的形成材料，可列举包含在Sn中添加了Cu、Ag、Bi、In等的Sn合金的焊料材料或Cu、Ni、Au、Ag、Pd、Sn等金属材料。作为焊料材料(无铅焊料)的具体例，可列举Sn-Cu合金、Sn-Ag合金、Sn-Ag-Cu合金等。金属材料不限定于单层膜，也可为Cu/Ni、Cu/Ni/Cu、Cu/Ni/Au、Ni/Au、Cu/Au等的多个金属膜的积层膜。进而，金属材料也可为包含如所述般的金属的合金。作为凸块电极14与凸块电极16(或凸块电极25)的组合，可例示焊料/焊料、金属/焊料、焊料/金属、金属/金属等。另外，关于凸块电极14与凸块电极16、25的形状，使用半球状或柱状等突起形状彼此的组合或突起形状与如焊垫般的平坦形状的组合。
凸块电极14以及凸块电极16、25的至少一者优选包含焊料材料。若考虑到制作芯片积层体8时的存储器芯片6或IF芯片7的操作性等，则优选在存储器芯片6的上表面(电路面)形成包含Cu/Ni/Cu、Cu/Ni/Au、Ni/Au等金属材料的凸块电极14，在存储器芯片6的下表面(非电路面)或IF芯片7的上表面(电路面)形成包含Sn-Cu合金、Sn-Ag-Cu合金等焊料材料的凸块电极16、25。在该情况下，优选将包含金属材料的凸块电极14设为平坦形状，将包含焊料材料的凸块电极16、25设为突起形状。凸块连接体17是通过使凸块电极14与凸块电极16、25接触，且将至少一者(例如，包含焊料材料的凸块电极16、25)熔融并一体化而形成。
贯通电极15使用Cu、Ni、Au、Ag、包含这些的至少1种的合金等金属材料。再布线层20例如是由Cu、Ni、Ti、Au、Ag、Al、包含这些的至少1种的合金等金属材料的单层膜或积层膜形成。电极12、23通常为包含Al或Al合金的金属焊垫。
接着性间隔件18例如是由具有感光性以及热硬化性的树脂形成。作为感光性以及热硬化性树脂的具体例，可列举如感光性接着剂树脂般的含有感光剂的热硬化性树脂。 由于感光性以及热硬化性树脂在间隔件18的形成阶段通过紫外线的照射而硬化，所以可使间隔件18作为保持存储器芯片6之间的间隙的止动部发挥功能。进而，通过对树脂进行加热而使其热硬化，间隔件18接着在存储器芯片6，所以可提高填充底胶填充树脂之前的积层体61中的存储器芯片6之间的接着强度。通过这些，因凸块连接体17的过度压扁而引起的短路或因存储器芯片6的翘曲而引起的凸块连接体17的打开不良的产生得以抑制。但是，若仅形成接着性间隔件18，则有无法充分抑制如下述般增加存储器芯片6的积层数时的存储器芯片6的翘曲的担忧。因此，在实施方式的半导体装置1中，如下文详细叙述般规定形成在存储器芯片6或IF芯片7的电路面的保护膜的种类。
在构成存储器芯片的积层体61的存储器芯片6A、6B、6C之间的间隙填充着第一底胶填充树脂18。进而，在位于积层体61的最上段的存储器芯片6C与IF芯片7之间的间隙填充着第二底胶填充树脂18。第二底胶填充树脂18既可在第一底胶填充树脂18的形成步骤中同时形成，也可在与第一底胶填充树脂18的形成步骤不同的步骤中形成。底胶填充树脂18可使用环氧树脂、酚树脂、丙烯酸类树脂、聚硅氧树脂、聚酰亚胺树脂等热硬化性树脂。如所述般构成存储器芯片的积层体61以及芯片积层体8。
存储器芯片的积层体61以及芯片积层体8例如是如以下般形成。首先，在存储器芯片6A上积层存储器芯片6B。例如，在存储器芯片6B的下表面形成着凸块电极16B与接着性间隔件18。存储器芯片6B使凸块电极16B位置对准在存储器芯片6A的凸块电极14A，并且热压接在存储器芯片6A。在存储器芯片6A与存储器芯片6B之间配置着接着性间隔件18。因此，在将存储器芯片6B热压接在存储器芯片6A时，这些存储器芯片6A、6B之间的间隙被保持。以相同的方式在存储器芯片6B上积层存储器芯片6C。进而，将具有形成在电路面的凸块电极25的IF芯片7积层在存储器芯片6C上。
压接温度既可设为凸块电极14与凸块电极16、25的连接温度以上，也可为将凸块电极14、16(25)之间暂时固定的温度。在将凸块电极14、16(25)之间暂时固定的情况下，在积层了包含存储器芯片6以及IF芯片7在内的所有半导体芯片后，在还原性气氛中且在凸块电极14、16(25)的连接温度以上的温度下进行压接或回焊。接着性间隔件18在存储器芯片6的热压接步骤等中被固化。如所述般将凸块电极14与凸块电极16、25之间连接，并且将接着性间隔件18接着在存储器芯片6。也可在存储器芯片6C与IF芯片7之间配置接着性间隔件18。然后，对存储器芯片6A～6C之间的间隙以及存储器芯片6C与IF芯片7之间的间隙填充底胶填充树脂26a、26b，进而进行固化处理。底胶填充树脂26a、26b既可同时填充，也可分开填充。
如所述般，通过在存储器芯片6A、6B、6C之间、进而视需要在存储器芯片6C与 IF芯片7之间配置接着性间隔件18，可提高填充底胶填充树脂26之前的积层体61中的存储器芯片6A、6B、6C之间的接着强度，进而可提高积层体61与IF芯片7之间的接着强度。然而，在增加了存储器芯片6的积层数的情况下，有无法充分抑制压接步骤后的存储器芯片6的翘曲的担忧。即，在将为了对存储器芯片6之间进行热压接而施加的压力解放时，因存储器芯片6的翘曲而导致接着性间隔件18延伸，从而导致有在凸块电极14与凸块电极16的连接体17产生破断的担忧。
存储器芯片6的翘曲虽然会因种种因素而产生，但可认为尤其是因构成存储器芯片6的芯片主体11的Si与构成有机保护膜19的聚酰亚胺树脂等有机绝缘树脂的热膨胀差而产生。具体而言，Si的热膨胀系数为3ppm/℃，相对于此，聚酰亚胺树脂的热膨胀系数为10ppm/℃以上(例如10～50ppm/℃左右)。因此，关于存储器芯片6的热压接步骤中的膨胀，有机保护膜19大于芯片主体11。当在热压接后的冷却步骤中收缩时，在芯片积层体8中存储器芯片6的上表面侧容易产生凹状的翘曲。
因此，在实施方式的芯片积层体8中，虽然具有再布线层20的存储器芯片6C的电路面是由有机保护膜19覆盖，但除此以外的存储器芯片6A、6B以及IF芯片7的电路面是由无机保护膜13、24覆盖。即，存储器芯片6A、6B以及IF芯片7不具有有机保护膜。因此，关于存储器芯片6A、6B的电路面侧，无机保护膜13A、13B与第一底胶填充树脂26a相接。关于存储器芯片6C的电路面侧，有机保护膜19与第二底胶填充树脂26b相接，相对于此，关于IF芯片7的电路面侧，无机保护膜24与第二底胶填充树脂26b相接。
在实施方式的芯片积层体8中，存储器芯片6C具有形成再布线层20所必须的有机保护膜19，除此以外的存储器芯片6A、6B以及IF芯片7不具有有机保护膜19。构成无机保护膜13、24的无机绝缘材料例如是以氮化硅膜的热膨胀系数为2.5～3ppm/℃左右的方式使热膨胀系数接近Si的热膨胀系数，所以不会如有机保护膜般成为基于与Si的热膨胀差而使存储器芯片6产生翘曲的因素。即，即便存储器芯片6或IF芯片7具有无机保护膜13、24，也不会因此而导致在热压接步骤等中在存储器芯片6或IF芯片7产生翘曲。
在以往的使用存储器芯片或IF芯片的芯片积层体中，由于所有半导体芯片具有有机保护膜，所以若半导体芯片的积层数增加，则芯片主体与有机保护膜的热膨胀差的影响增大。因此，热压接步骤等中的半导体芯片的翘曲量增大。即便在在半导体芯片之间配置接着性间隔件的情况下，也可认为因增大的半导体芯片的翘曲量而导致接着性间隔件沿半导体芯片的翘曲方向延伸，从而导致在凸块连接体产生破断的顾虑增大。
相对于此，在实施方式的芯片积层体8中，由于仅在具有再布线层20的存储器芯片6C设置有机保护膜19，所以即便存储器芯片6的积层数增大，芯片主体与有机保护膜的热膨胀差的影响也不会改变。因此，因存储器芯片6的翘曲而引起的接着性间隔件18的延伸得以抑制，所以可有效地防止凸块连接体17的连接不良(打开不良)的产生。此外，即便在不具有接着性间隔件18的芯片积层体8中，通过限定设置着机保护膜的半导体芯片，而因芯片主体与有机保护膜的热膨胀差而引起的半导体芯片的翘曲也得以降低。因此，可抑制凸块连接体的连接不良(打开不良)的产生。
如图1所示，所述芯片积层体8是在与积层顺序相反的状态下搭载在电路衬底2的第二面2b上。IF芯片7的电极23的一部分经由凸块电极27而与再布线层20连接，进而再布线层20经由凸块电极28而与电路衬底2的内部连接端子5电连接。再布线层20除具有对存储器芯片6C的电极12C进行再配置的布线功能以外，也具有对应于电路衬底2的内部连接端子5对IF芯片7的电极23的一部分进行再配置的布线功能。存储器芯片的积层体61经由IF芯片7而与电路衬底2电连接。
在利用凸块电极28将再布线层20与内部连接端子5连接时，衬底连接用的凸块电极28具有大于芯片连接用的凸块电极27的尺寸。即，衬底连接用的凸块电极28具有可确保IF芯片7的厚度以及IF芯片7与电路衬底2的间隙的大小(高度)。在芯片积层体8与电路衬底2之间的间隙填充着底胶填充树脂29。包含环氧树脂等绝缘树脂的密封树脂层30例如是以密封芯片积层体8的方式模具成形在电路衬底2上。底胶填充树脂29也可省略。在此情况下，将密封树脂(30)填充至芯片积层体8与电路衬底2的间隙。如所述般构成实施方式的半导体装置(半导体存储装置)1。
对本发明的实施方式进行了说明，但实施方式仅作为例子而提出，并不意图限定发明的范围。本发明的实施方式可以其他各种方式实施，且可在不脱离发明的主旨的范围内进行各种省略、替换、变更。实施方式或其变化包含在发明的范围或主旨，同时包含在权利要求书所记载的发明以及其均等的范围。
[符号的说明]
1 半导体装置
2 布线衬底
6A、6B、6C 存储器芯片
7 IF芯片
8 芯片积层体
11A、11B、11C、22 芯片主体
12A、12B、12C、23 电极
13A、13B、13C、24 无机保护膜
14A、14B、14C、16B、16C、25 凸块电极
15B、15C 贯通电极
17a、17b、17c 凸块连接体
18 接着性间隔件
19a、19b 有机保护膜
20 再布线层
26a、26b 树脂层。

Claims (7)

1.一种半导体装置，其特征在于包括：
第一半导体芯片，包括：第一芯片主体，具有第一表面与第二表面；第一电极，设置在所述第一芯片主体的所述第一表面；第一无机保护膜，使所述第一电极露出，且覆盖所述第一芯片主体的所述第一表面；以及第一凸块电极，设置在所述第一电极上；
第二半导体芯片，包括：第二芯片主体，具有第一表面与第二表面；第二电极，设置在所述第二芯片主体的所述第一表面；第二无机保护膜，使所述第二电极露出，且覆盖所述第二芯片主体的所述第一表面；有机保护膜，使所述第二电极露出，且覆盖所述第二无机保护膜；再布线层，设置在所述有机保护膜上，且与所述第二电极电连接；第二凸块电极，与所述再布线层电连接；第一贯通电极，以贯通所述第二芯片主体的方式设置，且与所述第二电极电连接；以及第三凸块电极，设置在所述第二芯片主体的所述第二表面侧，且与所述第一贯通电极电连接；并且该第二半导体芯片使所述第三凸块电极连接在所述第一凸块电极，且该第二半导体芯片积层在所述第一半导体芯片上；
第三半导体芯片，包括：第三芯片主体，具有第一表面与第二表面；第三电极，设置在所述第三芯片主体的所述第一表面；第三无机保护膜，使所述第三电极露出，且覆盖所述第三芯片主体的所述第一表面；以及第四凸块电极，设置在所述第三电极上；并且该第三半导体芯片使所述第四凸块电极连接在所述第二凸块电极，且该第三半导体芯片积层在所述第二半导体芯片上；
第一树脂层，设置在所述第一半导体芯片与所述第二半导体芯片之间，且与所述第一无机保护膜相接；以及
第二树脂层，设置在所述第二半导体芯片与所述第三半导体芯片之间，且与所述有机保护膜以及所述第三无机保护膜相接。
2.一种半导体装置，其特征在于包括：
第一半导体芯片，包括：第一芯片主体，具有第一表面与第二表面；第一电极，设置在所述第一芯片主体的所述第一表面；第一无机保护膜，使所述第一电极露出，且覆盖所述第一芯片主体的所述第一表面；以及第一凸块电极，设置在所述第一电极上；
第二半导体芯片，包括：第二芯片主体，具有第一表面与第二表面；第二电极，设置在所述第二芯片主体的所述第一表面；第二无机保护膜，使所述第二电极露出，且覆盖所述第二芯片主体的所述第一表面；有机保护膜，使所述第二电极露出，且覆盖所述第二无机保护膜；第一贯通电极，以贯通所述第二芯片主体的方式设置，且与所述第二电极电连接；以及第三凸块电极，设置在所述第二芯片主体的所述第二表面侧，且与所述第一贯通电极电连接；并且该第二半导体芯片使所述第三凸块电极连接在所述第一凸块电极，且该第二半导体芯片积层在所述第一半导体芯片上；
第一树脂层，设置在所述第一半导体芯片与所述第二半导体芯片之间，且与所述第一无机保护膜相接；以及
模具树脂层，覆盖所述第一半导体芯片、所述第二半导体芯片以及所述第一树脂层。
3.根据权利要求2所述的半导体装置，其特征在于进而包括：
第三半导体芯片，包括：第三芯片主体，具有第一表面与第二表面；第三电极，设置在所述第三芯片主体的所述第一表面；第三无机保护膜，使所述第三电极露出，且覆盖所述第三芯片主体的所述第一表面；以及第四凸块电极，设置在所述第三电极上；并且该第三半导体芯片使所述第四凸块电极连接在所述第二凸块电极，且该第三半导体芯片积层在所述第二半导体芯片上；以及
第二树脂层，设置在所述第二半导体芯片与所述第三半导体芯片之间，且与所述有机保护膜以及所述第三无机保护膜接触；并且
所述第二半导体芯片进而包括：
再布线层，设置在所述有机保护膜上，且与所述第二电极电连接；以及
第二凸块电极，与所述再布线层电连接。
4.根据权利要求1或3所述的半导体装置，其特征在于进而包括：
第四半导体芯片，包括：第四芯片主体，具有第一表面与第二表面；第四电极，设置在所述第四芯片主体的所述第一表面；第四无机保护膜，使所述第四电极露出，且覆盖所述第四芯片主体的所述第一表面；第五凸块电极，设置在所述第四电极上；第二贯通电极，以贯通所述第四芯片主体的方式设置，且与所述第四电极电连接；以及第六凸块电极，设置在所述第四芯片主体的所述第二表面，且与所述第二贯通电极电连接；并且该第四半导体芯片使所述第五凸块电极连接在所述第三凸块电极，且使所述第六凸块电极连接在所述第一凸块电极，且该第四半导体芯片配置在所述第一半导体芯片与所述第二半导体芯片之间；并且
在所述第一半导体芯片与所述第四半导体芯片之间、以及所述第四半导体芯片与所述第二半导体芯片之间设置着所述第一树脂层，且所述第一树脂层与所述第四无机保护膜相接。
5.根据权利要求4所述的半导体装置，其特征在于进而包括：
接着性间隔件，局部配置在所述第一半导体芯片与所述第二半导体芯片之间、或者所述第一半导体芯片与所述第四半导体芯片之间、以及所述第四半导体芯片与所述第二半导体芯片之间的各者。
6.根据权利要求4所述的半导体装置，其特征在于进而包括：
经积层的多个所述第四半导体芯片；并且
所述多个第四半导体芯片使上段侧的所述第四半导体芯片的所述第六凸块电极连接在下段侧的所述第四半导体芯片的所述第五凸块电极，且所述多个第四半导体芯片依序积层；且
在所述多个第四半导体芯片之间设置着所述第一树脂层，且所述第一树脂层与所述多个第四半导体芯片的所述第四无机保护膜相接。
7.根据权利要求4所述的半导体装置，其特征在于进而包括：
电路衬底，包括具备外部连接端子的第一面与具备内部连接端子的第二面，且在所述第二面上搭载着包括所述第一至第三半导体芯片的芯片积层体、或包括所述第一至第四半导体芯片的芯片积层体；
连接构件，将所述第三半导体芯片的所述第三电极与所述内部连接端子电连接；以及
第三树脂层，以密封所述芯片积层体的方式形成在所述电路衬底的所述第二面上。
CN201510095088.4A 2014-09-17 2015-03-04 半导体装置 Active CN105990267B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2014-188531 2014-09-17
JP2014188531A JP6276151B2 (ja) 2014-09-17 2014-09-17 半導体装置

Publications (2)

Publication Number Publication Date
CN105990267A true CN105990267A (zh) 2016-10-05
CN105990267B CN105990267B (zh) 2018-11-30

Family

ID=55455490

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201510095088.4A Active CN105990267B (zh) 2014-09-17 2015-03-04 半导体装置

Country Status (4)

Country Link
US (2) US9972600B2 (zh)
JP (1) JP6276151B2 (zh)
CN (1) CN105990267B (zh)
TW (1) TWI620291B (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108206176A (zh) * 2016-12-18 2018-06-26 南亚科技股份有限公司 三维集成电路封装及其制造方法
CN108630668A (zh) * 2017-03-22 2018-10-09 东芝存储器株式会社 半导体装置
CN110634880A (zh) * 2018-06-21 2019-12-31 东芝存储器株式会社 半导体装置及其制造方法

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6478853B2 (ja) * 2015-07-14 2019-03-06 新光電気工業株式会社 電子部品装置及びその製造方法
JP6489965B2 (ja) * 2015-07-14 2019-03-27 新光電気工業株式会社 電子部品装置及びその製造方法
KR102019352B1 (ko) * 2016-06-20 2019-09-09 삼성전자주식회사 팬-아웃 반도체 패키지
TWI724224B (zh) * 2016-08-31 2021-04-11 日商大日本印刷股份有限公司 貫通電極基板、貫通電極基板之製造方法及安裝基板
JP6753743B2 (ja) * 2016-09-09 2020-09-09 キオクシア株式会社 半導体装置の製造方法
JP6727111B2 (ja) * 2016-12-20 2020-07-22 新光電気工業株式会社 半導体装置及びその製造方法
JP2019054160A (ja) * 2017-09-15 2019-04-04 東芝メモリ株式会社 半導体装置
KR20190083054A (ko) * 2018-01-03 2019-07-11 삼성전자주식회사 반도체 패키지
JP2019153619A (ja) * 2018-02-28 2019-09-12 東芝メモリ株式会社 半導体装置
TWI700798B (zh) * 2018-07-12 2020-08-01 南韓商三星電子股份有限公司 半導體封裝
JP2020155591A (ja) 2019-03-20 2020-09-24 株式会社東芝 半導体装置
US10818640B1 (en) * 2019-04-02 2020-10-27 Taiwan Semiconductor Manufacturing Company, Ltd. Die stacks and methods forming same
JP2021048195A (ja) * 2019-09-17 2021-03-25 キオクシア株式会社 半導体装置及び半導体装置の製造方法
KR20210066049A (ko) * 2019-11-27 2021-06-07 삼성전자주식회사 반도체 패키지
TWI725820B (zh) * 2020-04-15 2021-04-21 瑞峰半導體股份有限公司 具有矽穿孔結構的半導體元件及其製作方法
TWI787685B (zh) * 2020-12-11 2022-12-21 力成科技股份有限公司 三維積體電路構裝及其製造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101630672A (zh) * 2008-07-17 2010-01-20 东部高科股份有限公司 半导体芯片及半导体芯片堆叠式封装
US20110057327A1 (en) * 2009-09-10 2011-03-10 Elpida Memory, Inc. Semiconductor device and method of manufacturing the same
US20130075895A1 (en) * 2011-09-22 2013-03-28 Masayuki Miura Semiconductor device and manufacturing method thereof
CN203521406U (zh) * 2013-10-25 2014-04-02 矽力杰半导体技术(杭州)有限公司 多芯片叠合封装结构

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3772066B2 (ja) 2000-03-09 2006-05-10 沖電気工業株式会社 半導体装置
JP4126891B2 (ja) 2001-08-03 2008-07-30 セイコーエプソン株式会社 半導体装置の製造方法
JP2003282819A (ja) * 2002-03-27 2003-10-03 Seiko Epson Corp 半導体装置の製造方法
KR100537892B1 (ko) * 2003-08-26 2005-12-21 삼성전자주식회사 칩 스택 패키지와 그 제조 방법
KR100570514B1 (ko) * 2004-06-18 2006-04-13 삼성전자주식회사 웨이퍼 레벨 칩 스택 패키지 제조 방법
JP4016984B2 (ja) * 2004-12-21 2007-12-05 セイコーエプソン株式会社 半導体装置、半導体装置の製造方法、回路基板、及び電子機器
JP2007180529A (ja) * 2005-12-02 2007-07-12 Nec Electronics Corp 半導体装置およびその製造方法
KR100832845B1 (ko) * 2006-10-03 2008-05-28 삼성전자주식회사 반도체 패키지 구조체 및 그 제조 방법
US8749065B2 (en) * 2007-01-25 2014-06-10 Tera Probe, Inc. Semiconductor device comprising electromigration prevention film and manufacturing method thereof
JP2011123955A (ja) * 2009-12-11 2011-06-23 Elpida Memory Inc 半導体システム
JP2012069903A (ja) 2010-08-27 2012-04-05 Elpida Memory Inc 半導体装置及びその製造方法
JP2012209497A (ja) * 2011-03-30 2012-10-25 Elpida Memory Inc 半導体装置
US8710654B2 (en) 2011-05-26 2014-04-29 Kabushiki Kaisha Toshiba Semiconductor device and manufacturing method thereof
JP2015177061A (ja) * 2014-03-14 2015-10-05 株式会社東芝 半導体装置の製造方法および半導体装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101630672A (zh) * 2008-07-17 2010-01-20 东部高科股份有限公司 半导体芯片及半导体芯片堆叠式封装
US20110057327A1 (en) * 2009-09-10 2011-03-10 Elpida Memory, Inc. Semiconductor device and method of manufacturing the same
US20130075895A1 (en) * 2011-09-22 2013-03-28 Masayuki Miura Semiconductor device and manufacturing method thereof
CN203521406U (zh) * 2013-10-25 2014-04-02 矽力杰半导体技术(杭州)有限公司 多芯片叠合封装结构

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108206176A (zh) * 2016-12-18 2018-06-26 南亚科技股份有限公司 三维集成电路封装及其制造方法
CN108630668A (zh) * 2017-03-22 2018-10-09 东芝存储器株式会社 半导体装置
CN108630668B (zh) * 2017-03-22 2021-12-07 东芝存储器株式会社 半导体装置
CN110634880A (zh) * 2018-06-21 2019-12-31 东芝存储器株式会社 半导体装置及其制造方法

Also Published As

Publication number Publication date
CN105990267B (zh) 2018-11-30
US10096574B2 (en) 2018-10-09
TW201613050A (en) 2016-04-01
US20160365336A1 (en) 2016-12-15
TWI620291B (zh) 2018-04-01
US20160079184A1 (en) 2016-03-17
JP2016063017A (ja) 2016-04-25
US9972600B2 (en) 2018-05-15
JP6276151B2 (ja) 2018-02-07

Similar Documents

Publication Publication Date Title
CN105990267A (zh) 半导体装置
KR102620629B1 (ko) 반도체 장치의 제조 방법
US10276553B2 (en) Chip package structure and manufacturing method thereof
CN109314100B (zh) 具有电磁干扰屏蔽结构的半导体封装
US9099459B2 (en) Semiconductor device and manufacturing method of the same
TWI483376B (zh) Semiconductor device and manufacturing method thereof
US20190237374A1 (en) Electronic package and method for fabricating the same
KR102530763B1 (ko) 반도체 패키지의 제조방법
US8710642B2 (en) Semiconductor device, method of manufacturing semiconductor device, and electronic apparatus
JP2016062995A (ja) 半導体装置および半導体装置の製造方法
JP2015177061A (ja) 半導体装置の製造方法および半導体装置
CN111128914A (zh) 一种低翘曲的多芯片封装结构及其制造方法
JP6495692B2 (ja) 半導体装置及びその製造方法
KR20120058118A (ko) 적층 패키지의 제조 방법, 및 이에 의하여 제조된 적층 패키지의 실장 방법
TWI688067B (zh) 半導體裝置及其製造方法
US20170025386A1 (en) Semiconductor device
JP6486855B2 (ja) 半導体装置および半導体装置の製造方法
JP2014192171A (ja) 半導体装置及びその製造方法
JP7251951B2 (ja) 半導体装置及び半導体装置の製造方法
TWI550805B (zh) 晶片堆疊封裝結構
JP2013157363A (ja) 積層型半導体装置
JP2008034446A (ja) 半導体装置及びその製造方法
CN112530914A (zh) 半导体装置以及半导体装置的制造方法
JP2015222837A (ja) 半導体装置
CN114975296A (zh) 半导体结构及其制造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
TA01 Transfer of patent application right

Effective date of registration: 20170814

Address after: Tokyo, Japan

Applicant after: TOSHIBA MEMORY Corp.

Address before: Tokyo, Japan

Applicant before: Toshiba Corp.

TA01 Transfer of patent application right
GR01 Patent grant
GR01 Patent grant
CP01 Change in the name or title of a patent holder

Address after: Tokyo

Patentee after: Kaixia Co.,Ltd.

Address before: Tokyo

Patentee before: TOSHIBA MEMORY Corp.

Address after: Tokyo

Patentee after: TOSHIBA MEMORY Corp.

Address before: Tokyo

Patentee before: Pangea Co.,Ltd.

CP01 Change in the name or title of a patent holder
TR01 Transfer of patent right

Effective date of registration: 20220126

Address after: Tokyo

Patentee after: Pangea Co.,Ltd.

Address before: Tokyo

Patentee before: TOSHIBA MEMORY Corp.

TR01 Transfer of patent right