CN103198349A - 安全的低引脚数扫描 - Google Patents

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Abstract

本发明公开了仅需要两个引脚用于进行标准ATPG测试的无接触智能卡型集成电路。可以采用用于时钟的一个引脚和用于扫描测试数据输入的另一引脚进行扫描测试。此外，通过采用嵌入式签名产生器避免观察到移出的数据，增强了安全性。

Description

安全的低引脚数扫描
技术领域
本发明涉及无接触智能卡集成电路。
背景技术
集成电路的自动测试图案产生扫描，无论是具有测试压缩还是不具有测试压缩，通常都需要连接至集成电路的、具有下述功能的至少四个引脚：一个扫描输入引脚，一个扫描输出引脚，一个时钟引脚和一个扫描使能信号引脚。然而，例如，诸如图1中示出的无接触智能卡集成电路100之类的低引脚数集成电路通常仅具有总共四个引脚：用于也提供时钟并经由射频场提供功率至模拟模块140和数字模块130的天线的两个引脚120、121，专用于测试的一个输入/输出引脚124、和一个接地引脚128。因此，通常采用功能测试来测试无接触智能卡集成电路。然而，随着无接触智能卡集成电路100的数字模块130的复杂性增加，功能测试通常是不足够的，并且采用扫描链方法的结构测试通常在较少测试时间内提供更好的测试覆盖，但通常由于引脚要求而不可用。此外，允许在安全集成电路上进行直接扫描链访问，这通过允许访问集成电路的内部寄存器值而损害了安全性。
发明内容
本发明实施例提供了一种无接触智能卡集成电路，包括：数字模块；用于输入时钟信号的第一引脚，该第一引脚电耦接至所述数字模块；用于输入测试扫描序列和输出扫描数据的第二引脚，该第二引脚电耦接至所述数字模块；和测试控制逻辑，用于控制至所述第二引脚的输入和来自所述第二引脚的输出。
附图说明
图1示出典型的无接触智能卡。
图2示出根据本发明的实施例。
图3a-d示出根据本发明的实施例的时序图。
图4示出根据本发明的实施例。
图5a-e示出根据本发明的实施例的时序图。
具体实施方式
根据本发明，公开了基于安全扫描的测试，其仅需要使用诸如无接触智能卡之类的集成电路的一个时钟引脚和输入/输出引脚。此外，采用两级数据压缩以及保护集成电路的功能寄存器值的屏蔽信号。
屏蔽信号通常用于采用AND运算(与运算)来屏蔽不定(indeterminate)测试输出状态，使得这些状态不传播到签名(signature)产生器电路中，导致针对签名产生器的无效状态。例如可以通过集成电路的时钟域互通信(intercommunication)或非扫描部分，来产生这些不定测试输出状态。当产生扫描测试图案时这些不定状态的位置是已知的，因为扫描测试期间的所有扫描数据输入都由测试器控制。对于从不同的扫描测试图案值产生的不同测试扫描序列，不定状态可能在不同位置。例如，假设扫描输出值为“0101X001”，其中“X”指示不定状态的位置。例如，随后为屏蔽不定值所需的屏蔽信号为“11110111”，作为扫描输出值和屏蔽信号之间的AND运算的结果，其强制不定值“X”为“0”并输出“01010001”。应当注意，AND门用来进行屏蔽操作以防止不定值输入到签名产生器中。因此，可以采用能够屏蔽不定值并且对所有其它值都透明的其它组合逻辑。例如，与屏蔽值“0001000”相关联的OR(或)门提供与上述AND门相同的功能。对于本公开的剩余部分，采用AND门用于示例目的。
屏蔽值用来提供有意义的扫描签名，因为无效的扫描签名通常在用来产生扫描签名的值中包括一个或更多个不定值时产生。在对智能卡芯片攻击的情况下，例如，不能预先计算不定输出测试状态，使得攻击期间固定的或错误的屏蔽信号导致无效扫描签名。因此，如果攻击者在不知道正确屏蔽值的情况下试图移出扫描链，则攻击者将获得无效签名，该无效签名通常使得无法提取到任何有意义的信息。因此，需要正确屏蔽值，用来禁止对智能卡芯片的攻击。
图2示出根据本发明的实施例。智能卡集成电路200具有时钟引脚/焊盘201和测试引脚/焊盘202。时钟引脚/焊盘201连接至多路复用器275的输入217、时钟分频器270的输入261和测试控制逻辑230的输入273。时钟分频器270的输出262连接至数字模块240的时钟输入263和反相器260的输入。反相器260输出连接至多路复用器275的输入216。多路复用器275的输出218连接至签名产生器220。
测试引脚/焊盘202连接至输入缓冲器205和有源低三态输出缓冲器206的输出。有源低三态输出缓冲器206的输入连接至签名产生器220的输出215。有源低三态输出缓冲器206的控制输入连接至测试控制逻辑230的输出257。测试控制逻辑230的输出257还连接至数字模块240的输入266、签名产生器220和多路复用器275的选择线。输入缓冲器205连接至数字模块240。数字模块240包括接收来自输入缓冲器205的输入的扫描链解压器241、以及输出至AND门235的输入212的扫描链压缩器242。AND门235的输入213连接至输入缓冲器205。AND门235的输出214连接至签名产生器220。
图3a-d示出了图2中实施例的典型时序图。在图3a-d中，针对每个测试扫描序列(移入，捕获，移出)，读取(移出)签名399。经由时钟引脚/焊盘201将时钟信号303输入至集成电路200。经由测试焊盘/引脚202将测试值304输入至集成电路200。测试值304对扫描测试图案值304a和屏蔽值304b进行交织，如图3a所示。测试控制逻辑230产生信号“scan_enable”、“pad_enable”和“signature_control”，这些信号在测试控制逻辑230的输出257变为“1”或高时都被使能，并且在测试控制逻辑230的输出257变为“0”或低时都被禁用，如图3b所示。时钟分频器270将图3a中示出的、从时钟引脚/焊盘201接收的时钟信号303的频率除以2，并输出图3c中示出的扫描时钟信号303a。将扫描时钟信号303a提供至数字模块240的时钟输入263并提供至反相器260。反相器260输出如图3d所示的签名时钟信号303b并将签名时钟信号303b提供至多路复用器275的输入216。注意，时钟信号303a和303b因此是彼此反转的。此外，图3a中示出的时钟信号303从时钟引脚/焊盘201提供至多路复用器275的输入217。
在根据本发明实施例的集成电路200的数字模块240的测试期间，将去往有源低三态输出缓冲器206的控制输入的“pad_enable”信号设置为高，并且采用时钟信号303将测试值304按时钟输入在测试焊盘/引脚202。时钟信号303a和303b(时钟信号303a的反转，参见图3c和3d)确保分别将屏蔽值304b提取到AND门235和将扫描测试图案值304a提取到数字模块240。采用以时钟信号303的频率的一半运行的时钟信号303a，将扫描测试图案值304a移入扫描链解压器241以形成扫描链250-1...250-N。扫描移位输入序列的长度由需要被初始化的最长内部扫描链限定。类似地，采用时钟信号303b将屏蔽值304b在输入213上移入AND门235。扫描链解压器241产生针对扫描链250-1...250-N的扫描输入向量，并且扫描链250-1...250-N被捕获在数字模块241的触发器中，随后被移出到扫描压缩器242中。扫描移位输出序列的长度由需要被输出的最长内部扫描链限定。在根据本发明的实施例中，当可以同时执行第n序列的扫描移位输入和第(n-1)扫描序列的扫描移位输出时，可以将扫描移位输入和扫描移位输出交织以减少测试时间。
扫描链压缩器242接收扫描链250-1...250-N，并根据扫描链250-1...250-N产生单个扫描输出链251，单个扫描链251移出至AND门235的输入212。根据本发明，可以采用由扫描测试压缩工具实现的多种扫描链压缩器结构。扫描链压缩器结构可在商用工具中获得，诸如来自MENTOR-GRAPHICS的TESTKOMPRESS、来自CADENCE的ENCOUNTER和来自SYNOPSYS的DFTMAX。
屏蔽值304b按照时钟信号303b移位至AND门235的输入213。当扫描链251中的对应值不定时，通过将“0”屏蔽值发送到AND门235中，将扫描链251中的不定值强制为“0”，来屏蔽单个扫描链251中的不定状态。这防止扫描链251中的不定值输入到签名产生器220中，扫描链251中的不定值输入签名产生器220中通常会导致签名产生器220进入无效状态，因而使得扫描签名输出无意义。签名产生器220(时间压缩器)通常采用线性反馈移位寄存器(LFSR)或单元式自动装置(cellularautomata)产生扫描签名399。
当测试控制逻辑230的输出257如图3b所示变低时，“scan_enable”、“pad_enable”和“signature_control”值变为“0”或低。参照图2和图3a-d，这引起至多路复用器275的选择线变低，导致时钟信号303在多路复用器275的输出218上被供给至签名产生器220，并且导致扫描签名399(参见图3a)从签名产生器220中移出。此外，“scan_enable”变为“0”或低，这停止扫描值304a至数字模块240的输入(参见图3c)以及屏蔽值304b至AND门235的输入(参见图3d)。最后，“pad_enable”变为“0”或低，这激活有源低三态输出缓冲器206，使得在测试引脚/焊盘202上输出扫描签名399。
在输出扫描签名399之后，经由测试焊盘/引脚202将测试值394输入集成电路200。测试值394将扫描测试图案值394a和屏蔽值394b交织，如图3a所示，该过程重复，直到整组扫描测试图案已经移位通过数字模块240，并且已经为自动测试设备产生的每组扫描测试图案值都产生了扫描签名。
典型地，如图2和3a-d所示，为每个输入扫描测试图案产生单独的签名，这为故障定位提供了更好的机会和更容易的实施，但也增加了成功攻击的机会，因为更容易分析签名。例如，如上所述，对于“scan_enable”、“pad_enable”和“signature_control”值，可以再使用测试控制逻辑230的输出257。然而，用来产生扫描签名的序列长度由扫描长度限定，因此对于相对短的扫描长度来说，重要的是确保签名产生器220针对每组扫描测试图案值产生独有的扫描签名。例如，在线性反馈移位寄存器(LFSR)用作签名产生器220的情况下，混淆(aliasing)概率Palias与用来产生扫描签名的扫描长度有关：
对于较大的M， P alias = 2 M - n - 1 2 M - 1 ~ 2 - n , - - - ( 1 )
其中M为扫描长度，n为LFSR的级数。例如，通过针对所有的扫描测试图案仅计算一个扫描签名，可以降低混淆概率。
图4示出根据本发明的实施例。智能卡集成电路400具有时钟引脚/焊盘401和测试引脚/焊盘402。时钟引脚/焊盘401连接至多路复用器475的输入417、时钟分频器470的输入461和测试控制逻辑230的输入473。时钟分频器470的输出462连接至数字模块440的时钟输入463和反相器460的输入。反相器460的输出连接至多路复用器475的输入416。多路复用器475的输出418连接至签名产生器420。
测试引脚/焊盘402连接至输入缓冲器405和有源低三态输出缓冲器406的输出。有源高三态输出缓冲器406的输入连接至签名产生器420的输出415。有源高三态输出缓冲器406的控制输入连接至测试控制逻辑230的输出457。测试控制逻辑230的输出457还连接至签名产生器420和多路复用器475的选择线。测试控制逻辑430的输出466连接至数字模块440。输入缓冲器405连接至数字模块440。数字模块440包括接收来自输入缓冲器405的输入的扫描链解压器441、以及输出至AND门435的输入412的扫描链压缩器442。AND门435的输入413连接至输入缓冲器405。AND门435的输出414连接至签名产生器420。
图5a-e示出图4中实施例的典型时序图。在图5a-e中，只有在所有测试扫描序列结束之后才产生和读取(移出)签名599，提供了改善的安全性，因为更少数据传出集成电路400。然而，该实施例通常也使签名分析变得复杂。经由时钟引脚/焊盘401将时钟信号503输入至集成电路400。经由测试焊盘/引脚402将测试值504输入至集成电路400。测试值504将扫描测试图案值504a和屏蔽值504b交织，如图5a所示。测试控制逻辑430产生信号“scan_enable”、“pad_enable”、“test_end”和“signature_control”。“Pad_enable”，“test_end”和“signature_control”由测试控制逻辑430的输出457控制，当输出457变为“1”或高时被使能，并且在测试控制逻辑430的输出457为“0”或低时被禁用，如图5b所示。“Scan_enable”在测试控制逻辑430的输出466为“1”或高时被使能，并且在测试控制逻辑430的输出466为“0”或低时被禁用，如图5c所示。时钟分频器470将图5a中示出的、从时钟引脚/焊盘401接收的时钟信号503的频率除以2，并输出图5c中示出的扫描时钟信号503a。将扫描时钟信号503a提供至数字模块440的时钟输入463以及提供至反相器460。反相器460输出如图5e所示的签名时钟信号503b，签名时钟信号503b被提供至多路复用器475的输入416。注意，时钟信号503a和503b因此是彼此反转的。此外，图5a中示出的时钟信号503从时钟引脚/焊盘401提供至多路复用器475的输入417。
在根据本发明的实施例中的集成电路400的数字模块440的测试期间，将去往有源高三态输出缓冲器406的控制输入的“pad_enale”信号设置为低，并且采用时钟信号503将测试值504按时钟输入测试焊盘/引脚402。时钟信号503a和503b(时钟信号503a的反转，参见图5c和5d)确保分别将屏蔽值504b提取到AND门435以及将扫描测试图案值504a提取到数字模块440。采用以时钟信号503的频率的一半运行的时钟信号503a将扫描测试图案值504a移入扫描链解压器441以形成扫描链450-1...450-N。扫描移位输入序列的长度由需要被初始化的最长内部扫描链限定。类似地，采用时钟信号503b将屏蔽值504b在输入413上移入AND门435。扫描链解压器441产生扫描链450-1...450-N的扫描输入向量，扫描链450-1...450-N被捕获在数字模块441的触发器中，随后在测试控制逻辑430的输出466上的“scan_enable”信号变为低(参见图5c)时被移出到扫描压缩器442中。扫描移位输出序列的长度由需要输出的最长内部扫描链限定。在根据本发明的实施例中，当可以同时执行第n扫描序列的扫描移位输入和第(n-1)扫描序列的扫描移位输出时，可以将扫描移位输入和扫描移位输出交织以减少测试时间。
扫描链压缩器442接收扫描链450-1...450-N并根据扫描链450-1...450-N产生单个扫描链451。随后，测试控制逻辑430的输出466上的“scan_enable”信号变为高(参见图5c)，并且另一个测试扫描序列移入数字模块440，如上所述重复该过程，所产生的扫描链由扫描链压缩器442添加至单个扫描链451。重复该过程，直到已经将所有所需的测试扫描序列输入数字模块440中。
随后，测试控制逻辑430的输出457上的“signature_control”，“test_end”和“pad_enable”信号变为高(参见图5b)，并且单个扫描链451移出至AND门435的输入412。根据本发明，可以采用由扫描测试压缩工具实现的多种扫描链压缩器结构。扫描链压缩器结构在商用工具中可获得，诸如来自MENTOR-GRAPHICS的TESTKOMPRESS、来自CADENCE的ENCOUNTER和来自SYNOPSYS的DFTMAX。
屏蔽值504b按照时钟信号503b移位至AND门435的输入413。在扫描链451中的对应值不定时，通过将“0”屏蔽值发送到AND门435中，将扫描链451中的不定值强制为“0”，来屏蔽单个扫描链451中的不定状态。这防止扫描链451中的不定值输入签名产生器420中，扫描链451中的不定值输入签名产生器420中通常会导致签名产生器420进入无效状态，因而使得扫描签名输出无意义。签名产生器420(时间压缩器)通常采用线性反馈移位寄存器(LFSR)或单元式自动装置产生扫描签名499。
当测试控制逻辑430的输出457如图5b所示变为高时，测试控制逻辑430的输出457上的“pad_enable”，“test_end”和“signature_control”值变为“1”或高。参照图4和图5a-d，这引起至多路复用器475的选择线变为高，导致时钟信号403在多路复用器475的输出418上被供给至签名产生器420。这导致扫描签名499(参见图5a)从信号产生器420中产生和移出。此外，“scan_enable”变为“0”或低，这停止扫描值504a至数字模块440的输入(参见图5c)。最后，“pad_enable”变为“1”或高，激活有源高三态输出缓冲器406，使得在测试引脚/焊盘402上输出扫描签名599，并且停止屏蔽值504b至AND门435的输入(参见图5e)。
为了提供对抗攻击的增强安全性和增加智能卡的安全性，在根据本发明的实施例中，数字模块240和440可以具有分别对特定集成电路200和400来说独有的嵌入式ID，作为加密密钥。加密密钥是内部扫描链的一部分并且对每个集成电路而言是独有的，如，类似于序列号的独有标识符，或者在集成电路中仅重复少量次数的标识符。加密密钥的比特可以耦合至分散在数字模块240和440中的添加的触发器输入。随后，在扫描捕获模式期间，由触发器捕获在各个集成电路之间不同的、例如类似于序列号的值。随后，在内部扫描链上捕获的密钥值对分别用来产生扫描签名399或599的压缩器242或442的输出上的比特进行修改。
修改后的输出比特的位置取决于移入的扫描测试图案值304a或504a。为了测试目的，为针对具有不同加密密钥的集成电路产生一致的扫描签名399或599，需要完全知晓每个修改比特的位置，以产生屏蔽值304b或504b，以便屏蔽所述修改比特，就像如上所述针对不定值所进行的那样。在不知道加密密钥位置和用于测试的扫描测试图案值304b和504b的情况下，攻击者通常不能屏蔽正确的位置，并且加密密钥在各个集成电路之间导致对扫描签名399或599的修改。因此加密密钥进一步增加了通过分别从扫描签名399或499中提取相关数据以分析安全设计特征而对集成电路200或400发起攻击的困难性。
虽然已经结合具体实施例描述了本发明，但对本领域技术人员来说明显的是，考虑以上描述，多种替换、修改和变化将是明显的。因此，本发明旨在包括落入随附权利要求的精神和范围内的所有其它这种替换、修改和变化。

Claims (15)

1.一种无接触智能卡集成电路，包括：
数字模块；
用于输入时钟信号的第一引脚，该第一引脚电耦接至所述数字模块；
用于输入测试扫描序列和输出扫描数据的第二引脚，该第二引脚电耦接至所述数字模块；和
测试控制逻辑，用于控制至所述第二引脚的输入和来自所述第二引脚的输出。
2.根据权利要求1所述的集成电路，其中所述数字模块包括用于产生至少一个扫描链的扫描链解压器，该扫描链解压器电耦接至所述第二引脚。
3.根据权利要求1所述的集成电路，其中所述数字模块包括用于产生单个扫描链的扫描链压缩器。
4.根据权利要求3所述的集成电路，其中所述扫描链压缩器电耦接至比较逻辑的第一输入，并且该比较逻辑的输出电耦接至签名产生器。
5.根据权利要求4所述的集成电路，其中所述签名产生器电耦接至输出缓冲器，该输出缓冲器电耦接至所述第二引脚。
6.根据权利要求4所述的集成电路，其中所述比较逻辑的第二输入电耦接至输入缓冲器，该输入缓冲器电耦接至所述第二引脚，以便能够将屏蔽数据从所述第二引脚提供至所述比较逻辑的第二输入。
7.根据权利要求1所述的集成电路，其中时钟分频器电耦接至所述第一引脚和所述数字模块，使得由所述数字模块接收经分频的时钟信号。
8.根据权利要求3所述的集成电路，其中所述扫描链压缩器电耦接至签名产生器，该签名产生器被配置为输出扫描签名至所述第二引脚。
9.根据权利要求7所述的集成电路，其中所述经分频的时钟信号通过反相器并被提供至签名产生器。
10.根据权利要求1所述的集成电路，其中数字模块具有独有的嵌入加密密钥。
11.一种无接触智能卡集成电路，包括：
数字模块；
用于输入时钟信号的第一引脚，该第一引脚电耦接至所述数字模块；
用于输入多个测试扫描序列和输出扫描数据的第二引脚，该第二引脚电耦接至所述数字模块；和
测试控制逻辑，用于控制至所述第二引脚的输入和来自所述第二引脚的输出。
12.根据权利要求11所述的集成电路，其中所述数字模块包括用于产生多个扫描链的扫描链解压器，该扫描链解压器电耦接至第二引脚。
13.根据权利要求12所述的集成电路，其中所述数字模块包括扫描链压缩器，该扫描链压缩器被配置为根据所述多个扫描链产生单个扫描链。
14.根据权利要求13所述的集成电路，其中所述扫描链压缩器电耦接至比较逻辑的第一输入，并且该比较逻辑的输出电耦接至签名产生器。
15.根据权利要求3所述的集成电路，其中所述扫描链压缩器电耦接至签名产生器，该签名产生器被配置为响应于所述多个测试扫描序列的输入，输出单个扫描签名至所述第二引脚。
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