CN105897223B

CN105897223B - 一种抗单粒子翻转的d触发器

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Publication number: CN105897223B
Application number: CN201610196541.5A
Authority: CN
Inventors: 黄鹏程; 陈书明; 郝培培
Original assignee: National University of Defense Technology
Current assignee: National University of Defense Technology
Priority date: 2016-03-31
Filing date: 2016-03-31
Publication date: 2018-10-12
Anticipated expiration: 2036-03-31
Also published as: CN105897223A

Abstract

本发明公开了一种抗单粒子翻转的D触发器，由主从两级锁存器(Latch)串联而成，主从锁存器的结构完全相同，Latch的内核不再是首尾相连的两个反相器，而是由6个PMOS晶体管P1～P6和6个NMOS晶体管N1～N6构成。在该Latch内核的基础上，通过增加带时钟控制的晶体管即可构成本发明的主Latch或从Latch。与传统的三模冗余技术相比，本发明不仅节约了一个选举电路的面积开销，还消除了选举电路带来的单粒子敏感性问题。同时，本发明中的D触发器在存储数值0时单粒子敏感性更低、抗单粒子翻转能力更强。由于实际应用中很多触发器需要长时间保持同一数值，因而本发明对进一步提高这类触发器的抗单粒子翻转能力具有重要意义。

Description

一种抗单粒子翻转的D触发器

技术领域

本发明涉及集成电路领域中触发器，尤其指辐射环境下抗单粒子翻转的D触发器。

背景技术

宇宙空间中存在大量高能粒子(质子、重离子等)和高能射线。集成电路中的时序单元，如触发器，受到这些高能粒子和射线的轰击后，会产生单粒子翻转(Single EventUpset,简称SEU)。单粒子翻转的产生会产生软错误，从而使得集成电路运算出错。随着工艺尺寸的持续缩减，集成电路晶体管密度持续增加，多个晶体管同时受到单粒子轰击的概率大大提升，并且晶体管本身尺寸的缩减使得表示器件状态的临界电荷持续降低，这给纳米尺度下触发器设计带来极大的挑战。一方面，多个晶体管同时受轰击引发的多节点电荷收集会带来单粒子多位翻转(Multiple Cell Upset，简称MCU)；另一方面，同时多节点电荷收集使得很多传统的触发器加固设计技术(如双互锁单元Dual Interlocked Cell(简称DICE)等)加固效果大大削弱。因而在纳米尺度下，设计新型的高可靠的抗单粒子翻转触发器电路显得很有必要。

普通D触发器如图1所示，由主从两级锁存器(Latch)串联而成，记为主Latch和从Latch，主Latch和从Latch的逻辑结构一样，均如图2(a)所示，由2个带时钟控制的输入反相器Inv1和反馈反相器Inv2、以及1个不带时钟控制的反相器(记为第三反相器Inv3)构成。输入反向器的输入端接收数据信号D，输出端与节点MN相连，另有两个时钟输入端分别接收时钟信号CLK和从功能的角度来看，如图2(b)所示，反馈反相器Inv2和第三反相器Inv3首尾相连构成普通D触发器中Latch的存储结构或者Lacth的内核，第三反相器Inv3的输入端连接节点MN，节点MN与输入反相器Inv1的输出端相连，第三反相器Inv3的输出端连接节点M和反馈反相器Inv2的输入端，节点M实际上直接连接到Latch的输出Q；反馈反相器Inv2的输入端与节点M相连，输出端与节点MN相连，另有两个时钟输入端分别接收时钟信号CLK和

第三反相器的实现如图3(a)所示，由一个PMOS晶体管P₀和一个NMOS晶体管N₀组成，其中PMOS晶体管和NMOS晶体管的漏极相连构成反相器的输出端Y，而PMOS晶体管和NMOS晶体管的栅极相连构成反相器的输入端A；PMOS晶体管的源极连接到电源VDD上，而NMOS晶体管的源极连接到地VSS上。如图3(b)-(d)所示，带时钟控制的输入反相器或反馈反相器则由2个PMOS晶体管P₁和P₂以及2个NMOS晶体管N₁和N₂组成，有3种实现方式。纵观这3种实现形式，它们均是在图3(a)所示的第三反相器(由PMOS晶体管P₁和NMOS晶体管N₁构成)的基础上添加一个时钟控制的PMOS晶体管P₂和一个时钟控制的NMOS晶体管N₂；而其增加的晶体管或者如图3(b)-(c)所示以串联的方式相连，或者如图3(d)所示以传输门(TransmissionGate,TG)的形式连接在反相器的输出端。传输门是由一个PMOS晶体管和一个NMOS晶体管组成，其中PMOS晶体管与NMOS晶体管的源极相互连接、漏极也相互连接，而各自的栅极由外部控制信号来控制源极到漏极的通断。值得注意的是，带时钟控制的输入反相器中时钟信号与带时钟控制的反馈反相器中时钟信号相位差为180度。也就是说，当带时钟控制的输入反相器中PMOS晶体管P2的栅极连接到某外部信号CLK时，带时钟控制的反馈反相器中PMOS晶体管P₂的栅极连接到由CLK信号经一反相器产生CLK的非信号上。

T.Calin等人在IEEE Transaction on Nuclear Science(IEEE原子能科学学报)上发表的“Upset hardened memory design for submicro CMOS Technology”(亚微米CMOS工艺中抗翻转加固的存储单元设计)(1996年12月第6期第43卷，第2874-2878页)首次提出了DICE结构，该结构采用双互锁的形式，在微米和亚微米工艺下能有效抑制单粒子翻转，因而到目前为止DICE结构广泛应用触发器加固设计。然而在纳米工艺下，N.Gaspard等人在IEEE Transaction on Nuclear Science(IEEE原子能科学学报)上发表的“Technology scaling com-parison of flip-flop heavy-ion single event upsetcross sections”(重离子辐射环境下触发器单粒子翻转截面受工艺缩减因素的影响比较)(2013年12月第6期第60卷，第4368-4373页)指出DICE触发器相对D触发器的加固效果急剧下降，DICE触发器和D触发器的单粒子翻转截面由原来相差1～2个数量级变成了仅相差1.2～5倍。在纳米CMOS工艺下，目前被广泛采用的触发器设计方案还有三模冗余加固的D触发器，如Y.He等人在Science China Information Sciences(中国科学信息科学)上发表的“Comparison of heavy-ion induced SEU for D-and TMR-flip-flop designs in 65nmbulk CMOS technology”(65纳米CMOS工艺下D触发器及其三模冗余设计的重离子单粒子翻转比较)(2014年10月第10期第57卷，第102405:1-7页)指出三模冗余技术对抑制单粒子翻转非常有效，然而三模冗余在65纳米工艺下翻转截面也仅仅减少了约一个数量级，并且三模冗余技术引入的选举电路本身也是单粒子敏感的。

工艺尺寸缩减到65nm及其以下工艺中，集成电路中电荷共享诱发的单粒子多节点电荷收集已经成为一种普遍现象。一方面，目前的加固D触发器越来越难以避免单粒子多节点电荷收集所带来的单粒子翻转，以致于不能满足辐射环境下抗单粒子翻转的需求；另一方面，传统的D触发器三模冗余加固技术虽然能很好地抑制单粒子翻转，但是无法避免三模冗余所需的选举电路所带来的单粒子翻转并需要4倍(含选举电路的面积)以上的面积开销。如何减少加固D触发器的单粒子翻转截面，进而提升D触发器抗单粒子翻转能力是本领域技术人员极为关注的技术问题。

发明内容

本发明要解决的技术问题是：针对现有加固D触发器不能满足辐射环境下抗单粒子翻转的需求、传统的D触发器三模冗余加固技术无法避免选举电路所带来的单粒子翻转且面积开销大的问题，提供一种抗单粒子翻转的D触发器，抗单粒子翻转能力更强，且有效降低三模冗余加固技术的面积开销，消除了选举电路带来的单粒子敏感性问题。

本发明的技术方案是：本发明中D触发器由主锁存器和从锁存器两级锁存器串联而成，主锁存器和从锁存器的结构完全相同，不过该Latch与普通D触发器中的Latch不完全相同，其中Latch的内核不再是首尾相连的两个反相器，而是如图4所示，由6个PMOS晶体管P1～P6和6个NMOS晶体管N1～N6构成。如图4所示，N1的漏极与P1的漏极、节点MN1相连，并连接到P2和N4的栅极上，N1的栅极与N2的漏极相连；N2的漏极与P2的漏极、节点M1相连，并连接到P3与N1的栅极上，N2的栅极与N5的漏极相连；N3的漏极与P3的漏极、节点MN2相连，并连接到P4和N6的栅极上，N3的栅极与N4的漏极相连；N4的漏极与P4的漏极、节点M2相连，并连接到P5和N3的栅极上，N4的栅极与N1的漏极相连；N5的漏极与P5的漏极、节点MN3相连，并连接到P6与N2的栅极上，N5的栅极与N6的漏极相连；N6的漏极与P6的漏极、节点M3相连，并连接到P1和N5的栅极上，N6的栅极与N3的漏极相连。P1的栅极与N6的漏极相连，P1的漏极与N1的漏极相连；P2的栅极与N1的漏极相连，P2的漏极与N2的漏极相连；P3的栅极与N2的漏极相连，P3的漏极与N3的漏极相连；P4的栅极与N3的漏极相连，P4的漏极与N4的漏极相连；P5的栅极与N4的漏极相连，P5的漏极与N5的漏极相连；P6的栅极与N5的漏极相连，P6的漏极与N6的漏极相连。6个PMOS晶体管P1～P6的源极均接电源VDD；6个NMOS晶体管N1～N6的源极均接地VSS。

在图4所示内核的基础上，通过增加带时钟控制的晶体管等即可构成本发明的主锁存器或从锁存器。本发明D触发器中主锁存器仍与从锁存器完全相同。如图5所示，主锁存器的数据输入D通过3个带时钟控制的输入反相器分别连接到锁存器内核中的节点MN1、MN2和MN3，而锁存器内核节点M1、M2和M3处只需按照现有技术中带时钟控制的反相器那样(如图3(b)-(c)所示的串联方式，或图3(d)所示传输门方式)各增添一个由时钟控制的PMOS和NMOS晶体管即可，最终主锁存器的M1或M2或M3节点中的任意一个节点连接到从锁存器的数据输入D，而从锁存器的M1或M2或M3节点中的任意一个节点即为本发明D触发器的数据输出Q。

图5-图7是本发明D触发器中主(或从)锁存器的3种具体实现形式。

图5所示锁存器采用了图3(b)所示实现方式，PMOS晶体管P2、P4和P6的源极各自通过一个由时钟信号控制的PMOS晶体管(即P7、P8和P9)连接到电源VDD，而NMOS晶体管N2、N4和N6的源极各自通过一个由时钟信号控制的NMOS晶体管(即N7、N8和N9)连接到地VSS。锁存器的数据输入D通过三个带时钟控制的输入反相器Inv1～Inv3分别连接到节点MN1、MN2和MN3，而节点M3被选为输出信号Q。两个这样的锁存器按图1的方式串联起来即可构成本发明的D触发器，主锁存器的M1或M2或M3节点中的任意一个节点连接到从锁存器的数据输入D，而本实例中，从锁存器的节点M3被选为输出信号Q。

图6所示锁存器采用了图3(c)所示实现方式，PMOS晶体管P2的漏极和NMOS晶体管N2的漏极之间依次***了一个由时钟信号控制的PMOS晶体管P10和一个由时钟信号控制的NMOS晶体管N10，PMOS晶体管P4的漏极和NMOS晶体管N4的漏极之间依次***了一个由时钟信号控制的PMOS晶体管P11和一个由时钟信号控制的NMOS晶体管N11，PMOS晶体管P6的漏极和NMOS晶体管N6的漏极之间依次***了一个由时钟信号控制的PMOS晶体管P12和一个由时钟信号控制的NMOS晶体管N12。同样、锁存器的数据输入D通过三个带时钟控制的输入反相器Inv1～Inv3分别连接到节点MN1、MN2和MN3，而节点M3被选为输出信号Q。两个这样的锁存器按图1的方式串联起来即可构成本发明的D触发器，主锁存器的M1或M2或M3节点中的任意一个节点连接到从锁存器的数据输入D，而本实例中，从锁存器的节点M3被选为输出信号Q。

图7所示锁存器采用了图3(d)所示的传输门方式，即通过传输门TG1、TG2和TG3实现时钟信号对数据通路的控制。PMOS晶体管P13和NMOS管N13构成传输门TG1，PMOS晶体管P14和NMOS管N14构成传输门TG2，PMOS晶体管P15和NMOS管N15构成传输门TG3。传输门TG1的一端连接到M1节点，另一端连接到NMOS晶体管N1和PMOS晶体管P3的栅极；传输门TG2的一端连接到M2节点，另一端连接到NMOS晶体管N3和PMOS晶体管P5的栅极；传输门TG3的一端连接到M3节点，另一端连接到NMOS晶体管N5和PMOS晶体管P1的栅极。同样地，锁存器的数据输入D通过三个带时钟控制的输入反相器Inv1～Inv3分别连接到节点MN1、MN2和MN3，而节点M3被选为输出信号Q。两个这样的锁存器按图1的方式串联起来即可构成本发明的D触发器，主锁存器的M1或M2或M3节点中的任意一个节点连接到从锁存器的数据输入D，而本实例中，从锁存器的节点M3被选为输出信号Q。

本发明抗单粒子翻转的工作过程为：

当空间中的高能粒子或射线轰击到本发明D触发器中主锁存器或从锁存器中的某处时，如图4中的PMOS晶体管P2和P3，P3上会产生单粒子瞬态，节点MN2上会产生0→1的满摆幅电压跳变，开启NMOS晶体管N6，从而使得节点M3上的电压变成一个中间电平值；与此同时，PMOS晶体管P2被粒子轰击而使得节点M1上的电压得到增强，并维持高电平状态，它作用于N1晶体管从而使得节点MN1不受N6晶体管驱动P1的影响而保持为逻辑低电平，因而该锁存器的存储结构不会发生数值翻转。当然，从电路的角度来看，以图4所示内核构成的锁存器并非完全不会产生单粒子翻转，如晶体管对(P1、P3)同时受到粒子轰击时，节点MN1和MN2都会产生0→1的满摆幅电压跳变；从而使得节点M2上产生1→0的满摆幅电压跳变，节点M3上产生1→1/2的半摆幅电压跳变；这时MN3节点受P5驱动更强，MN3节点缓慢发生0→1的满摆幅跳变，并带动M3上发生1→0的满摆幅跳变；最终Lacth发生数值翻转。图4所示内核构成的锁存器中，对于存储0和存储1两种数据模式，粒子同时轰击能造成翻转的晶体管对有9对，并且这些晶体管对都只在存储1这种数据模式下敏感；然而晶体管对(P1、P3)和(P3、P5)在版图实现中间隔距离最近，按最小版图设计规则实现都达到了1.79μm；因而这些晶体管对实际上很难同时受到粒子轰击，即本发明中的锁存器以及本发明的D触发器具有很高的抗单粒子翻转能力。

采用本发明可以达到以下技术效果：

1、由于本发明中每个锁存器的内核都由6个PMOS晶体管和6个NMOS晶体管构成，这与传统的三模冗余技术相比不仅节约了一个选举电路的面积开销，还消除了选举电路带来的单粒子敏感性问题；

2、本发明中D触发器内存储的数值对该单元的单粒子敏感性有重大影响。对于存储0这种数据模式，D触发器中任意两个晶体管受到粒子同时轰击都不会发生数值翻转，这使得本发明中的D触发器在存储数值0时单粒子敏感性更低、抗单粒子翻转能力更强。由于实际应用中很多触发器需要长时间保持同一数值，因而本发明对进一步提高这类触发器的抗单粒子翻转能力具有重要意义。

附图说明

图1是采用主从两级锁存器结构的D触发器的逻辑结构图；

图2是背景技术中普通D触发器中主从两级锁存器和锁存器内核的逻辑结构图；

图3(a)是背景技术中普通D触发器中第三反相器的逻辑结构，图3(b)-(d)是带时钟控制的输入反相器或反馈反相器的3种实现形式的逻辑结构；

图4是本发明中锁存器内核的逻辑结构图；

图5是本发明中运用图3(b)所示方式实现的锁存器内核逻辑结构图；

图6是本发明中运用图3(c)所示方式实现的锁存器内核逻辑结构图；

图7是本发明中运用图3(d)所示方式实现的锁存器内核逻辑结构图。

具体实施方式

图1是采用主从两级锁存器结构的D触发器的逻辑结构图。

普通D触发器和本发明D触发器均由主锁存器(锁存器)和从锁存器前后串联而成，主锁存器和从锁存器的结构完全相同。

图2是背景技术中普通D触发器中主从两级锁存器和锁存器内核的逻辑结构图。

普通D触发器的主锁存器或从锁存器均由1个带时钟控制的输入反相器、1个带时钟控制的反馈反相器和一个反相器构成。而锁存器的内核由两个首尾相连的反相器构成。

图3(a)是第三反相器，它由1个PMOS晶体管和1个NMOS晶体管构成，其中PMOS晶体管和NMOS晶体管的漏极相连构成反相器的输出端，而PMOS晶体管和NMOS晶体管的栅极相连构成反相器的输入端；PMOS晶体管的源极连接到电源上，而NMOS晶体管的源极连接到地上。图3(b)-(d)是带时钟控制的输入反相器或反馈反相器的3种实现形式。纵观这3种实现形式，它们均是在图3(a)所示的第三反相器(由PMOS晶体管P1和NMOS晶体管N1构成)的基础上添加一个时钟控制的PMOS晶体管P2和一个时钟控制的NMOS晶体管N2；而其增加的晶体管或者如图3(b)-(c)所示以串联的方式相连，或者如图3(d)所示以传输门的形式连接在反相器的输出端。值得注意的是，带时钟控制的输入反相器中时钟信号与带时钟控制的反馈反相器中时钟信号相位差为180度。也就是说，当带时钟控制的输入反相器中PMOS晶体管P2的栅极连接到某外部信号CLK时，带时钟控制的反馈反相器中PMOS晶体管P₂的栅极连接到由CLK信号经一反相器产生CLK的非信号上。

图4是本发明中锁存器的内核。

它不再像普通D触发器中锁存器的内核(图2所示)那样有两个首尾相连的反相器构成，而是由6个PMOS晶体管P1～P6以及6个NMOS晶体管N1～N6构成。N1的漏极与P1的漏极、节点MN1相连，并连接到P2和N4的栅极上，N1的栅极与N2的漏极相连；N2的漏极与P2的漏极、节点M1相连，并连接到P3与N1的栅极上，N2的栅极与N5的漏极相连；N3的漏极与P3的漏极、节点MN2相连，并连接到P4和N6的栅极上，N3的栅极与N4的漏极相连；N4的漏极与P4的漏极、节点M2相连，并连接到P5和N3的栅极上，N4的栅极与N1的漏极相连；N5的漏极与P5的漏极、节点MN3相连，并连接到P6与N2的栅极上，N5的栅极与N6的漏极相连；N6的漏极与P6的漏极、节点M3相连，并连接到P1和N5的栅极上，N6的栅极与N3的漏极相连。P1的栅极与N6的漏极相连，P1的漏极与N1的漏极相连；P2的栅极与N1的漏极相连，P2的漏极与N2的漏极相连；P3的栅极与N2的漏极相连，P3的漏极与N3的漏极相连；P4的栅极与N3的漏极相连，P4的漏极与N4的漏极相连；P5的栅极与N4的漏极相连，P5的漏极与N5的漏极相连；P6的栅极与N5的漏极相连，P6的漏极与N6的漏极相连。6个PMOS晶体管P1～P6的源极均接电源VDD；6个NMOS晶体管N1～N6的源极均接地VSS。

Claims

1.一种抗单粒子翻转的D触发器，由主锁存器和从锁存器两级锁存器串联而成，主锁存器和从锁存器的结构完全相同，其特征在于，主锁存器和从锁存器的锁存器内核均由6个PMOS晶体管P1～P6和6个NMOS晶体管N1～N6构成；N1的漏极与P1的漏极、节点MN1相连，并连接到P2和N4的栅极上，N1的栅极与N2的漏极相连；N2的漏极与P2的漏极、节点M1相连，并连接到P3与N1的栅极上，N2的栅极与N5的漏极相连；N3的漏极与P3的漏极、节点MN2相连，并连接到P4和N6的栅极上，N3的栅极与N4的漏极相连；N4的漏极与P4的漏极、节点M2相连，并连接到P5和N3的栅极上，N4的栅极与N1的漏极相连；N5的漏极与P5的漏极、节点MN3相连，并连接到P6与N2的栅极上，N5的栅极与N6的漏极相连；N6的漏极与P6的漏极、节点M3相连，并连接到P1和N5的栅极上，N6的栅极与N3的漏极相连；P1的栅极与N6的漏极相连，P1的漏极与N1的漏极相连；P2的栅极与N1的漏极相连，P2的漏极与N2的漏极相连；P3的栅极与N2的漏极相连，P3的漏极与N3的漏极相连；P4的栅极与N3的漏极相连，P4的漏极与N4的漏极相连；P5的栅极与N4的漏极相连，P5的漏极与N5的漏极相连；P6的栅极与N5的漏极相连，P6的漏极与N6的漏极相连；6个PMOS晶体管P1～P6的源极均接电源VDD；6个NMOS晶体管N1～N6的源极均接地VSS；

主锁存器或从锁存器的数据输入D通过3个带时钟控制的输入反相器分别连接到锁存器内核中的节点MN1、MN2和MN3，而锁存器内核节点M1、M2和M3处各增添一个由时钟控制的PMOS和NMOS晶体管，最终主锁存器的M1或M2或M3节点中的任意一个节点连接到从锁存器的数据输入D，而从锁存器的M1或M2或M3节点中的任意一个节点为数据输出Q。

2.如权利要求1所述的抗单粒子翻转的D触发器，其特征在于，所述锁存器内核节点M1、M2和M3处各增添一个由时钟控制的PMOS晶体管P7、P8和P9，和NMOS晶体管N7、N8和N9；PMOS晶体管P2、P4和P6的源极各自通过一个由时钟信号控制的PMOS晶体管即P7、P8和P9，连接到电源VDD，而NMOS晶体管N2、N4和N6的源极各自通过一个由时钟信号控制的NMOS晶体管即N7、N8和N9，连接到地VSS；锁存器的数据输入D通过三个带时钟控制的输入反相器Inv1～Inv3分别连接到节点MN1、MN2和MN3。

3.如权利要求1所述的抗单粒子翻转的D触发器，其特征在于，所述锁存器内核节点M1、M2和M3处各增添一个由时钟控制的PMOS晶体管P10、P11和P12，和NMOS晶体管N10、N11和N12；PMOS晶体管P2的漏极和NMOS晶体管N2的漏极之间依次***了一个由时钟信号控制的PMOS晶体管P10和一个由时钟信号控制的NMOS晶体管N10，PMOS晶体管P4的漏极和NMOS晶体管N4的漏极之间依次***了一个由时钟信号控制的PMOS晶体管P11和一个由时钟信号控制的NMOS晶体管N11，PMOS晶体管P6的漏极和NMOS晶体管N6的漏极之间依次***了一个由时钟信号控制的PMOS晶体管P12和一个由时钟信号控制的NMOS晶体管N12，锁存器的数据输入D通过三个带时钟控制的输入反相器Inv1～Inv3分别连接到节点MN1、MN2和MN3。

4.如权利要求1所述的抗单粒子翻转的D触发器，其特征在于，所述锁存器内核节点M1、M2和M3处各增添一个由时钟控制的PMOS晶体管P13、P14和P15，和NMOS晶体管N13、N14和N15；PMOS晶体管P13和NMOS管N13构成传输门TG1，PMOS晶体管P14和NMOS管N14构成传输门TG2，PMOS晶体管P15和NMOS管N15构成传输门TG3；传输门TG1的一端连接到M1节点，另一端连接到NMOS晶体管N1和PMOS晶体管P3的栅极；传输门TG2的一端连接到M2节点，另一端连接到NMOS晶体管N3和PMOS晶体管P5的栅极；传输门TG3的一端连接到M3节点，另一端连接到NMOS晶体管N5和PMOS晶体管P1的栅极；同样地，锁存器的数据输入D通过三个带时钟控制的输入反相器Inv1～Inv3分别连接到节点MN1、MN2和MN3。