CN105845097A - 移位寄存器单元、其驱动方法、栅极驱动电路及显示装置 - Google Patents

移位寄存器单元、其驱动方法、栅极驱动电路及显示装置 Download PDF

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CN105845097A CN201610425494.7A CN201610425494A CN105845097A CN 105845097 A CN105845097 A CN 105845097A CN 201610425494 A CN201610425494 A CN 201610425494A CN 105845097 A CN105845097 A CN 105845097A
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Abstract

本发明公开了一种移位寄存器单元、其驱动方法、栅极驱动电路及显示装置，在该移位寄存器单元中，输入模块可以控制第一节点的电位，使得第一输出模块在第一节点的控制下将参考信号端的信号提供给信号输出端，可以拉低信号输出端的电位，使得第二输出模块可以在第一节点的控制下将第二时钟信号端的信号提供给信号输出端，保证信号输出端的正常输出；复位模块可以在复位信号端的控制下将参考信号端的信号提供给信号输出端，可以拉低信号输出端的电位；控制模块可以控制第二节点的电位，使得第三输出模块在第二节点的控制下将参考信号端的信号提供给信号输出端，可以拉低信号输出端的电位；这样，可以降低移位寄存器单元的信号输出端输出信号的噪声。

Description

移位寄存器单元、其驱动方法、栅极驱动电路及显示装置
技术领域
本发明涉及显示技术领域，尤其涉及一种移位寄存器单元、其驱动方法、栅极驱动电路及显示装置。
背景技术
在液晶显示面板中，通常通过栅极驱动电路向像素区域的各个薄膜晶体管(TFT，Thin Film Transistor)的栅极提供栅极驱动信号。栅极驱动电路可以通过阵列工艺集成在液晶显示面板的阵列基板上，即阵列基板行驱动(Gate Driveron Array,GOA)工艺，这种集成工艺不仅节省了成本，而且可以做到液晶显示面板两边对称的美观设计，同时，也省去了栅极驱动电路的绑定区域以及扇出的布线空间，从而可以实现窄边框的设计；并且，这种集成工艺还可以省去栅极扫描线方向的绑定工艺，从而提高了产能和良率。
目前，现有的栅极驱动电路中的每级移位寄存器单元，主要是通过一个时钟信号来控制下拉节点，然后通过下拉节点控制上拉节点和栅极信号输出端的下拉，但是由于下拉节点的占空比为50％，所以栅极信号输出端在扫描周期的一半时间内被下拉，另一半时间内处于悬空，这样，导致栅极信号输出端输出的信号的噪声比较大。
因此，如何降低移位寄存器单元输出的信号的噪声，是本领域技术人员亟需解决的技术问题。
发明内容
有鉴于此，本发明实施例提供了一种移位寄存器单元、其驱动方法、栅极驱动电路及显示装置，用以降低移位寄存器单元输出的信号的噪声。
因此，本发明实施例提供了一种移位寄存器单元，包括：输入模块、复位模块、控制模块、第一输出模块、第二输出模块和第三输出模块；其中，
所述输入模块的第一控制端和输入端分别与信号输入端相连，第二控制端与第一时钟信号端相连，输出端与第一节点相连，用于分别在所述第一时钟信号端和所述信号输入端的控制下将所述信号输入端的信号提供给所述第一节点；
所述复位模块的控制端与复位信号端相连，输入端与参考信号端相连，第一输出端与所述第一节点相连，第二输出端与信号输出端相连，用于在所述复位信号端的控制下将所述参考信号端的信号分别提供给所述第一节点和所述信号输出端；
所述控制模块的第一控制端与所述第一节点相连，第一输入端与所述参考信号端相连，第一输出端与第二节点相连，第二控制端和第二输入端分别与所述第一时钟信号端相连，第二输出端与所述第二节点相连，用于在所述第一节点的控制下将所述参考信号端的信号提供给所述第二节点以及在所述第一时钟信号端的控制下将所述第一时钟信号端的信号提供给所述第二节点；
所述第一输出模块的控制端与所述第一节点相连，输入端与所述参考信号端相连，输出端与所述信号输出端相连，用于在所述第一节点的控制下将所述参考信号端的信号提供给所述信号输出端；
所述第二输出模块的控制端与所述第一节点相连，输入端与第二时钟信号端相连，输出端与所述信号输出端相连，用于在所述第一节点的控制下将所述第二时钟信号端的信号提供给所述信号输出端；
所述第三输出模块的控制端与所述第二节点相连，输入端与所述参考信号端相连，第一输出端与所述第一节点相连，第二输出端与所述信号输出端相连，用于在所述第二节点的控制下将所述参考信号端的信号分别提供给所述第一节点和所述信号输出端。
在一种可能的实现方式中，在本发明实施例提供的上述移位寄存器单元中，还包括：第四输出模块；
所述第四输出模块的控制端与所述第一时钟信号端相连，输入端与所述参考信号端相连，输出端与所述信号输出端相连，用于在所述第一时钟信号端的控制下将所述参考信号端的信号提供给所述信号输出端。
在一种可能的实现方式中，在本发明实施例提供的上述移位寄存器单元中，所述第一输出模块，具体包括：第一开关晶体管；
所述第一开关晶体管的栅极与所述第一节点相连，所述第一开关晶体管的源极与所述参考信号端相连，所述第一开关晶体管的漏极与所述信号输出端相连。
在一种可能的实现方式中，在本发明实施例提供的上述移位寄存器单元中，所述第二输出模块，具体包括：第二开关晶体管和电容；其中，
所述第二开关晶体管的栅极与所述第一节点相连，所述第二开关晶体管的源极与所述第二时钟信号端相连，所述第二开关晶体管的漏极与所述信号输出端相连；
所述电容连接于所述第二开关晶体管的栅极和漏极之间。
在一种可能的实现方式中，在本发明实施例提供的上述移位寄存器单元中，所述第三输出模块，具体包括：第三开关晶体管和第四开关晶体管；其中，
所述第三开关晶体管的栅极与所述第二节点相连，所述第三开关晶体管的源极与所述参考信号端相连，所述第三开关晶体管的漏极与所述第一节点相连；
所述第四开关晶体管的栅极与所述第二节点相连，所述第四开关晶体管的源极与所述参考信号端相连，所述第四开关晶体管的漏极与所述信号输出端相连。
在一种可能的实现方式中，在本发明实施例提供的上述移位寄存器单元中，所述第四输出模块，具体包括：第五开关晶体管；
所述第五开关晶体管的栅极与所述第一时钟信号端相连，所述第五开关晶体管的源极与所述参考信号端相连，所述第五开关晶体管的漏极与所述信号输出端相连。
在一种可能的实现方式中，在本发明实施例提供的上述移位寄存器单元中，所述输入模块，具体包括：第六开关晶体管和第七开关晶体管；
所述第六开关晶体管的栅极和源极分别与所述信号输入端相连，所述第六开关晶体管的漏极与所述第一节点相连；
所述第七开关晶体管的栅极与所述第一时钟信号端相连，所述第七开关晶体管的源极与所述信号输入端相连，所述第七开关晶体管的输出端与所述第一节点相连。
在一种可能的实现方式中，在本发明实施例提供的上述移位寄存器单元中，所述复位模块，具体包括：第八开关晶体管和第九开关晶体管；其中，
所述第八开关晶体管的栅极与所述复位信号端相连，所述第八开关晶体管的源极与所述参考信号端相连，所述第八开关晶体管的漏极与所述第一节点相连；
所述第九开关晶体管的栅极与所述复位信号端相连，所述第九开关晶体管的源极与所述参考信号端相连，所述第九开关晶体管的漏极与所述信号输出端相连。
在一种可能的实现方式中，在本发明实施例提供的上述移位寄存器单元中，所述控制模块，具体包括：第十开关晶体管、第十一开关晶体管、第十二开关晶体管和第十三开关晶体管；其中，
所述第十开关晶体管的栅极与所述第一节点相连，所述第十开关晶体管的源极与所述参考信号端相连，所述第十开关晶体管的漏极与所述第二节点相连；
所述第十一开关晶体管的栅极与所述第一节点相连，所述第十一开关晶体管的源极与所述参考信号端相连，所述第十一开关晶体管的漏极与所述第三节点相连；
所述第十二开关晶体管的栅极和源极分别与所述第一时钟信号端相连，所述第十二开关晶体管的漏极与所述第三节点相连；
所述第十三开关晶体管的栅极与所述第三节点相连，所述第十三开关晶体管的源极与所述第一时钟信号端相连，所述第十三开关晶体管的漏极与所述第二节点相连。
本发明实施例还提供了一种移位寄存器单元的驱动方法，包括：
在第一阶段，在第一时钟信号端的控制下将信号输入端的信号提供给第一节点，在所述第一节点的控制下将参考信号端的信号提供给信号输出端；在所述第一时钟信号端的控制下将所述第一时钟信号端的信号提供给第二节点，在所述第二节点的控制下将所述参考信号端的信号分别提供给所述第一节点和所述信号输出端；
在第二阶段，在所述信号输入端的控制下将所述信号输入端的信号提供给所述第一节点，在所述第一节点的控制下将第二时钟信号端的信号提供给所述信号输出端；在所述第一时钟信号端的控制下将所述第一时钟信号端的信号提供给所述第二节点，在所述第二节点的控制下将所述参考信号端的信号分别提供给所述第一节点和所述信号输出端；
在第三阶段，在所述第一节点的控制下将所述第二时钟信号端的信号提供给所述信号输出端，在所述第一节点的控制下将所述参考信号端的信号提供给所述第二节点；
在第四阶段，在所述复位信号端的控制下将所述参考信号端的信号分别提供给所述第一节点和所述信号输出端，在所述第一节点的控制下将所述参考信号端的信号提供给所述信号输出端；在所述第一时钟信号端的控制下将所述第一时钟信号端的信号提供给所述第二节点，在所述第二节点的控制下将所述参考信号端的信号分别提供给所述第一节点和所述信号输出端；
在第五阶段，在所述第一节点的控制下将所述参考信号端的信号提供给所述信号输出端。
在一种可能的实现方式中，在本发明实施例提供的上述驱动方法中，还包括：
在第一阶段、第二阶段和第四阶段，在所述第一时钟信号端的控制下将所述参考信号端的信号提供给所述信号输出端。
本发明实施例还提供了一种栅极驱动电路，包括级联的本发明实施例提供的上述移位寄存器单元；其中，
除第一级移位寄存器单元之外，其余每一级移位寄存器单元的所述信号输出端分别和与其相邻的上一级移位寄存器单元的所述复位信号端相连；
除最后一级移位寄存器单元之外，其余每一级移位寄存器单元的所述信号输出端分别和与其相邻的下一级移位寄存器单元的所述信号输入端相连；
第一级移位寄存器单元的所述信号输入端与帧起始信号端相连。
本发明实施例还提供了一种显示装置，包括：本发明实施例提供的上述栅极驱动电路。
本发明公开了一种移位寄存器单元、其驱动方法、栅极驱动电路及显示装置，在该移位寄存器单元中，输入模块可以控制第一节点的电位，使得第一输出模块在第一节点的控制下将参考信号端的信号提供给信号输出端，可以拉低信号输出端的电位，使得第二输出模块可以在第一节点的控制下将第二时钟信号端的信号提供给信号输出端，保证信号输出端的正常输出；复位模块可以在复位信号端的控制下将参考信号端的信号提供给信号输出端，可以拉低信号输出端的电位；控制模块可以控制第二节点的电位，使得第三输出模块在第二节点的控制下将参考信号端的信号提供给信号输出端，可以拉低信号输出端的电位；这样，可以降低移位寄存器单元的信号输出端输出信号的噪声。
附图说明
图1为本发明实施例提供的移位寄存器单元的结构示意图之一；
图2为本发明实施例提供的移位寄存器单元的结构示意图之二；
图3a和图3b分别为本发明实施例提供的移位寄存器单元的具体结构示意图之一；
图4a和图4b分别为本发明实施例提供的移位寄存器单元的具体结构示意图之二；
图5为图4a所示的移位寄存器单元的输入输出时序图；
图6为本发明实施例提供的栅极驱动电路的结构示意图。
具体实施方式
下面结合附图，对本发明实施例提供的移位寄存器单元、其驱动方法、栅极驱动电路及显示装置的具体实施方式进行详细地说明。
本发明实施例提供的一种移位寄存器单元，如图1所示，包括：输入模块1、复位模块2、控制模块3、第一输出模块4、第二输出模块5和第三输出模块6；其中，
输入模块1的第一控制端1a和输入端1b分别与信号输入端Input相连，第二控制端1c与第一时钟信号端CLKB相连，输出端1d与第一节点P1相连，用于分别在第一时钟信号端CLKB和信号输入端Input的控制下将信号输入端Input的信号提供给第一节点P1；
复位模块2的控制端2a与复位信号端Reset相连，输入端2b与参考信号端Vref相连，第一输出端2c与第一节点P1相连，第二输出端2d与信号输出端Output相连，用于在复位信号端Reset的控制下将参考信号端Vref的信号分别提供给第一节点P1和信号输出端Output；
控制模块3的第一控制端3a与第一节点P1相连，第一输入端3b与参考信号端Vref相连，第一输出端3c与第二节点P2相连，第二控制端3d和第二输入端3e分别与第一时钟信号端CLKB相连，第二输出端3f与第二节点P2相连，用于在第一节点P1的控制下将参考信号端Vref的信号提供给第二节点P2以及在第一时钟信号端CLKB的控制下将第一时钟信号端CLKB的信号提供给第二节点P2；
第一输出模块4的控制端4a与第一节点P1相连，输入端4b与参考信号端Vref相连，输出端4c与信号输出端Output相连，用于在第一节点P1的控制下将参考信号端Vref的信号提供给信号输出端Output；
第二输出模块5的控制端5a与第一节点P1相连，输入端5b与第二时钟信号端CLK相连，输出端5c与信号输出端Output相连，用于在第一节点P1的控制下将第二时钟信号端CLK的信号提供给信号输出端Output；
第三输出模块6的控制端6a与第二节点P2相连，输入端6b与参考信号端Vref相连，第一输出端6c与第一节点P1相连，第二输出端6d与信号输出端Output相连，用于在第二节点P2的控制下将参考信号端Vref的信号分别提供给第一节点P1和信号输出端Output。
本发明实施例提供的上述移位寄存器单元，输入模块1可以控制第一节点P1的电位，使得第一输出模块4可以在第一节点P1的控制下将参考信号端Vref的信号提供给信号输出端Output，可以拉低信号输出端Output的电位，使得第二输出模块5可以在第一节点P1的控制下将第二时钟信号端CLK的信号提供给信号输出端Output，可以保证信号输出端Output的正常输出；复位模块2可以在复位信号端Reset的控制下将参考信号端Vref的信号提供给信号输出端Output，可以拉低信号输出端Output的电位；控制模块3可以控制第二节点P2的电位，使得第三输出模块6可以在第二节点P2的控制下将参考信号端Vref的信号提供给信号输出端Output，可以拉低信号输出端Output的电位；这样，可以降低移位寄存器单元的信号输出端Output输出的信号的噪声，保证信号输出端Output输出的信号的稳定性。
在具体实施时，本发明实施例提供的上述移位寄存器单元中，参考信号端Vref的电位为低电位。
下面结合具体实施例，对本发明进行详细说明。需要说明的是，本实施例中是为了更好的解释本发明，但不限制本发明。
较佳地，在本发明实施例提供的上述移位寄存器单元中，如图2所示，还可以包括：第四输出模块7；
第四输出模块7的控制端7a与第一时钟信号端CLKB相连，输入端7b与参考信号端Vref相连，输出端7c与信号输出端Output相连，用于在第一时钟信号端CLKB的控制下将参考信号端Vref的信号提供给信号输出端Output；这样，第四输出模块7可以在第一时钟信号端CLKB的控制下拉低信号输出端Output的电位，从而可以进一步地降低信号输出端Output输出的信号的噪声，保证信号输出端Output输出的信号的稳定性。
在具体实施时，在本发明实施例提供的上述移位寄存器单元中，如图3a和图3b所示，第一输出模块4，具体可以包括：第一开关晶体管T1；
第一开关晶体管T1的栅极与第一节点P1相连，第一开关晶体管T1的源极与参考信号端Vref相连，第一开关晶体管Vref的漏极与信号输出端Output相连。
具体地，在本发明实施例提供的上述移位寄存器单元中，如图3a所示，第一开关晶体管T1可以为P型晶体管，或者，如图3b所示，第一开关晶体管T1也可以为N型晶体管，在此不作限定。以第一开关晶体管T1为P型晶体管为例，在第一节点P1的电位为低电位时，第一开关晶体管T1处于导通状态，将参考信号端Vref与信号输出端Output连接，使信号输出端Output的电位为低电位，参考信号端Vref对信号输出端Output进行降噪。
以上仅是举例说明移位寄存器单元中第一输出模块4的具体结构，在具体实施时，第一输出模块4的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不做限定。
在具体实施时，在本发明实施例提供的上述移位寄存器单元中，如图3a和图3b所示，第二输出模块5，具体包括：第二开关晶体管T2和电容C；其中，
第二开关晶体管T2的栅极与第一节点P1相连，第二开关晶体管T2的源极与第二时钟信号端CLK相连，第二开关晶体管T2的漏极与信号输出端Output相连；
电容C连接于第二开关晶体管T2的栅极和漏极之间。
具体地，在本发明实施例提供的上述移位寄存器单元中，如图3a所示，第二开关晶体管T2可以为N型晶体管，或者，如图3b所示，第二开关晶体管T2也可以为P型晶体管，在此不作限定。以第二开关晶体管T2为N型晶体管为例，在第一节点P1的电位为高电位时，第二开关晶体管T2处于导通状态，将第二时钟信号端CLK与信号输出端Output连接；在第二时钟信号端CLK的电位为高电位时，信号输出端Output输出高电位的电压信号，由于电容C的自举作用和第二开关晶体管T2的寄生电容的存在，信号输出端Output的电位升高会使第一节点P1的电位进一步升高，可以进一步地提高第二开关晶体管T2的充电能力，保证像素的充电时间；在第二时钟信号端CLK的电位为低电位时，信号输出端Output的电位为低电位。
以上仅是举例说明移位寄存器单元中第二输出模块5的具体结构，在具体实施时，第二输出模块5的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不做限定。
在具体实施时，在本发明实施例提供的上述移位寄存器单元中，如图3a和图3b所示，第三输出模块6，具体可以包括：第三开关晶体管T3和第四开关晶体管T4；其中，
第三开关晶体管T3的栅极与第二节点P2相连，第三开关晶体管T3的源极与参考信号端Vref相连，第三开关晶体管T3的漏极与第一节点P1相连；
第四开关晶体管T4的栅极与第二节点P2相连，第四开关晶体管T4的源极与参考信号端Vref相连，第四开关晶体管T4的漏极与信号输出端Output相连。
具体地，在本发明实施例提供的上述移位寄存器单元中，如图3a所示，第三开关晶体管T3和第四开关晶体管T4可以为N型晶体管，或者，如图3b所示，第三开关晶体管T3和第四开关晶体管T4也可以为P型晶体管，在此不作限定。以第三开关晶体管T3和第四开关晶体管T4为N型晶体管为例，在第二节点P2的电位为高电位时，第三开关晶体管T3和第四开关晶体管T4处于导通状态，将参考信号端Vref分别与第一节点P1和信号输出端Output连接，使第一节点P1和信号输出端Output的电位为低电位，参考信号端Vref分别对第一节点P1和信号输出端Output进行降噪。
以上仅是举例说明移位寄存器单元中第三输出模块6的具体结构，在具体实施时，第三输出模块6的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不做限定。
在具体实施时，在本发明实施例提供的上述移位寄存器单元中，如图4a和图4b所示，第四输出模块7，具体可以包括：第五开关晶体管T5；
第五开关晶体管T5的栅极与第一时钟信号端CLKB相连，第五开关晶体管T5的源极与参考信号端Vref相连，第五开关晶体管T5的漏极与信号输出端Output相连。
具体地，在本发明实施例提供的上述移位寄存器单元中，如图4a所示，第五开关晶体管T5可以为N型晶体管，或者，如图4b所示，第五开关晶体管T5也可以为P型晶体管，在此不作限定。以第五开关晶体管T5为N型晶体管为例，在第一时钟信号端CLKB的电位为高电位时，第五开关晶体管T5处于导通状态，将参考信号端Vref与信号输出端Output连接，使信号输出端Output的电位为低电位，参考信号端Vref对信号输出端Output进行降噪。
以上仅是举例说明移位寄存器单元中第四输出模块7的具体结构，在具体实施时，第四输出模块7的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不做限定。
在具体实施时，在本发明实施例提供的上述移位寄存器单元中，如图3a、图3b、图4a和图4b所示，输入模块1，具体可以包括：第六开关晶体管T6和第七开关晶体管T7；
第六开关晶体管T6的栅极和源极分别与信号输入端Input相连，第六开关晶体管T6的漏极与第一节点P1相连；
第七开关晶体管T7的栅极与第一时钟信号端CKLB相连，第七开关晶体管T7的源极与信号输入端Input相连，第七开关晶体管T7的输出端与第一节点P1相连。
具体地，在本发明实施例提供的上述移位寄存器单元中，如图3a和图4a所示，第六开关晶体管T6和第七开关晶体管T7可以为N型晶体管，或者，如图3b和图4b所示，第六开关晶体管T6和第七开关晶体管T7也可以为P型晶体管，在此不作限定。以第六开关晶体管T6和第七开关晶体管T7为N型晶体管为例，在信号输入端Input的电位为高电位时，第六开关晶体管T6处于导通状态，将信号输入端Input与第一节点P1连接，使第一节点P1的电位为高电位；在第一时钟信号端CLKB的电位为高电位时，第七开关晶体管T7处于导通状态，将信号输入端Input与第一节点P1连接；在信号输入端Input的电位为低电位时，使第一节点P1的电位为低电位，在信号输入端Input的电位为高电位时，使第一节点P1的电位为高电位。
以上仅是举例说明移位寄存器单元中输入模块1的具体结构，在具体实施时，输入模块1的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不做限定。
在具体实施时，在本发明实施例提供的上述移位寄存器单元中，如图3a、图3b、图4a和图4b所示，复位模块2，具体可以包括：第八开关晶体管T8和第九开关晶体管T9；其中，
第八开关晶体管T8的栅极与复位信号端Reset相连，第八开关晶体管T8的源极与参考信号端Vref相连，第八开关晶体管T8的漏极与第一节点P1相连；
第九开关晶体管T9的栅极与复位信号端Reset相连，第九开关晶体管T9的源极与参考信号端Vref相连，第九开关晶体管T9的漏极与信号输出端Output相连。
具体地，在本发明实施例提供的上述移位寄存器单元中，如图3a和图4a所示，第八开关晶体管T8和第九开关晶体管T9可以为N型晶体管，或者，如图3b和图4b所示，第八开关晶体管T8和第九开关晶体管T9也可以为P型晶体管，在此不作限定。以第八开关晶体管T8和第九开关晶体管T9为N型晶体管为例，在复位信号端Reset的电位为高电位时，第八开关晶体管T8和第九开关晶体管T9处于导通状态，将参考信号端Vref分别与第一节点P1和信号输出端Output连接，使第一节点P1和信号输出端Output的电位为低电位，参考信号端Vref分别对第一节点P1和信号输出端Output进行降噪。
以上仅是举例说明移位寄存器单元中复位模块2的具体结构，在具体实施时，复位模块2的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不做限定。
在具体实施时，在本发明实施例提供的上述移位寄存器单元中，如图3a、图3b、图4a和图4b所示，控制模块3，具体可以包括：第十开关晶体管T10、第十一开关晶体管T11、第十二开关晶体管T12和第十三开关晶体管T13；其中，
第十开关晶体管T10的栅极与第一节点P1相连，第十开关晶体管T10的源极与参考信号端Vref相连，第十开关晶体管T10的漏极与第二节点P2相连；
第十一开关晶体管T11的栅极与第一节点P1相连，第十一开关晶体管T11的源极与参考信号端Vref相连，第十一开关晶体管T11的漏极与第三节点P3相连；
第十二开关晶体管T12的栅极和源极分别与第一时钟信号端CLKB相连，第十二开关晶体管T12的漏极与第三节点P3相连；
第十三开关晶体管T13的栅极与第三节点P3相连，第十三开关晶体管T13的源极与第一时钟信号端CLKB相连，第十三开关晶体管T13的漏极与第二节点P2相连。
具体地，在本发明实施例提供的上述移位寄存器单元中，如图3a和图4a所示，第十开关晶体管T10、第十一开关晶体管T11、第十二开关晶体管T12和第十三开关晶体管T13可以为N型晶体管，或者，如图3b和图4b所示，第十开关晶体管T10、第十一开关晶体管T11、第十二开关晶体管T12和第十三开关晶体管T13也可以为P型晶体管，在此不作限定。以第十开关晶体管T10、第十一开关晶体管T11、第十二开关晶体管T12和第十三开关晶体管T13为N型晶体管为例，在第一节点P1的电位为高电位时，第十开关晶体管T10和第十一开关晶体管T11处于导通状态，将参考信号端Vref与第二节点P2连接，使第二节点P2的电位为低电位，参考信号端Vref对第二节点P2进行降噪；在第一时钟信号端CLKB的电位为高电位时，第十二开关晶体管T12处于导通状态，将第一时钟信号端CLKB与第三节点P3连接，使第三节点P3的电位为高电位，此时，第十三开关晶体管T13处于导通状态，将第一时钟信号端CLKB与第二节点P2连接，使第二节点P2的电位为高电位。
以上仅是举例说明移位寄存器单元中控制模块3的具体结构，在具体实施时，控制模块3的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不做限定。
在具体实施时，当信号输入端Input、第一时钟信号端CLKB和复位信号端Reset输入的有效脉冲信号为高电位信号时，第一开关晶体管T1可以采用P型晶体管，第二开关晶体管T2至第十三开关晶体管T13可以均采用N型晶体管；当信号输入端Input、第一时钟信号端CLKB和复位信号端Reset输入的有效脉冲信号为低电位信号时，第一开关晶体管T1可以采用N型晶体管，第二开关晶体管T2至第十三开关晶体管T13可以均采用P型晶体管；在此不做限定。
需要说明的是本发明上述实施例中提到的开关晶体管可以是薄膜晶体管(TFT，Thin Film Transistor)，也可以是金属氧化物半导体场效应管(MOS，Metal Oxide Semiconductor)，在此不做限定。在具体实施中，这些开关晶体管的源极和漏极根据晶体管类型以及输入信号的不同，其功能可以互换，在此不做具体区分。
针对本发明实施例提供的上述移位寄存器单元，本发明实施例还提供了一种移位寄存器单元的驱动方法，包括：
在第一阶段，在第一时钟信号端的控制下将信号输入端的信号提供给第一节点，在第一节点的控制下将参考信号端的信号提供给信号输出端；在第一时钟信号端的控制下将第一时钟信号端的信号提供给第二节点，在第二节点的控制下将参考信号端的信号分别提供给第一节点和信号输出端；
在第二阶段，在信号输入端的控制下将信号输入端的信号提供给第一节点，在第一节点的控制下将第二时钟信号端的信号提供给信号输出端；在第一时钟信号端的控制下将第一时钟信号端的信号提供给第二节点，在第二节点的控制下将参考信号端的信号分别提供给第一节点和信号输出端；
在第三阶段，在第一节点的控制下将第二时钟信号端的信号提供给信号输出端，在第一节点的控制下将参考信号端的信号提供给第二节点；
在第四阶段，在复位信号端的控制下将参考信号端的信号分别提供给第一节点和信号输出端，在第一节点的控制下将参考信号端的信号提供给信号输出端；在第一时钟信号端的控制下将第一时钟信号端的信号提供给第二节点，在第二节点的控制下将参考信号端的信号分别提供给第一节点和信号输出端；
在第五阶段，在第一节点的控制下将参考信号端的信号提供给信号输出端。
本发明实施例提供的上述驱动方法，在第一时钟信号端的控制下将信号输入端的信号提供给第一节点，在第一节点的控制下将参考信号端的信号提供给信号输出端，可以拉低信号输出端的电位；在复位信号端的控制下将参考信号端的信号分别提供给第一节点和信号输出端，可以拉低第一节点和信号输出端的电位，在第一节点的控制下将参考信号端的信号提供给信号输出端，可以拉低信号输出端的电位；在第一时钟信号端的控制下将第一时钟信号端的信号提供给第二节点，在第二节点的控制下将参考信号端的信号分别提供给第一节点和信号输出端，可以拉低第一节点和信号输出端的电位，在第一节点的控制下将参考信号端的信号提供给信号输出端，可以拉低信号输出端的电位，这样，可以降低移位寄存器单元的信号输出端输出的信号的噪声，保证信号输出端输出的信号的稳定性。
较佳地，在本发明实施例提供的上述驱动方法中，还包括：
在第一阶段、第二阶段和第四阶段，在第一时钟信号端的控制下将参考信号端的信号提供给信号输出端；这样，可以在第一时钟信号端的控制下拉低信号输出端的电位，从而可以进一步地降低信号输出端输出的信号的噪声，保证信号输出端输出的信号的稳定性。
下面以第一开关晶体管T1为P型晶体管，第二开关晶体管T2至第十三开关晶体管T13均为N型晶体管为例，对本发明实施例提供的上述移位寄存器单元的驱动方法的工作过程作以描述。例如，在图4a所示的移位寄存器单元中，第一开关晶体管T1为P型晶体管，第二开关晶体管T2至第十三开关晶体管T13均为N型晶体管，P型晶体管在低电位作用下导通，在高电位作用下截止，各N型晶体管在高电位作用下导通，在低电位作用下截止；输入信号端Input、第一时钟信号端CLKB和复位信号端Reset的有效脉冲信号为高电位信号，参考信号端Vref的信号为低电位信号。图4a对应的输入输出时序图如图5所示，具体地，选取如图5所示的输入输出时序图中的t1～t5五个阶段。下述描述中以1表示高电位，0表示低电位。
在第一阶段t1，Input＝0，Reset＝0，由于信号输入端Input的电位为低电位，第六开关晶体管T6截止；由于复位信号端Reset的电位为低电位，第八开关晶体管T8和第九开关晶体管T9截止；在CLK＝0，CLKB＝1时，由于第一时钟信号端CLKB的电位为高电位，第七开关晶体管T7导通，将信号输入端Input与第一节点P1连接，使第一节点P1的电位为低电位，此时，第一开关晶体管T1导通，将参考信号端Vref与信号输出端Output连接，使信号输出端Output的电位为低电位，参考信号端Vref对信号输出端Output进行降噪；由于第一时钟信号端CLKB的电位为高电位，第五开关晶体管T5导通，将参考信号端Vref与信号输出端Output连接，使信号输出端Output的电位为低电位，参考信号端Vref对信号输出端Output进行降噪；由于第一时钟信号端CLKB的电位为高电位，第十二开关晶体管T12导通，将第一时钟信号端CLKB与第三节点P3连接，使第三节点P3的电位为高电位，第十三开关晶体管T13导通，将第一时钟信号端CLKB与第二节点P2连接，使第二节点P2的电位为高电位，此时，第三开关晶体管T3和第四开关晶体管T4导通，将参考信号端Vref分别与第一节点P1和信号输出端Output连接，使第一节点P1和信号输出端Output的电位为低电位，参考信号端Vref分别对第一节点P1和信号输出端Output进行降噪；在CLK＝1，CLKB＝0时，由于第一节点P1的电位为低电位，第二开关晶体管T2截止，信号输出端Output的电位为低电位；
在第二阶段t2，Input＝1，Reset＝0，CLK＝0，CLKB＝1，由于复位信号端Reset的电位为低电位，第八开关晶体管T8和第九开关晶体管T9截止；由于信号输入端Input的电位为高电位，第六开关晶体管T6导通，将信号输入端Input与第一节点P1连接，使第一节点P1的电位为高电位，此时，对电容C充电，第二开关晶体管T2导通，将第二时钟信号端CLK与信号输出端Output连接，由于第二时钟信号端CLK的电位为低电位，使信号输出端Output的电位仍为低电位；由于第一时钟信号端CLKB的电位为高电位，第五开关晶体管T5导通，将参考信号端Vref与信号输出端Output连接，使信号输出端Output的电位为低电位，参考信号端Vref对信号输出端Output进行降噪；由于第一时钟信号端CLKB的电位为高电位，第十二开关晶体管T12导通，将第一时钟信号端CLKB与第三节点P3连接，使第三节点P3的电位为高电位，第十三开关晶体管T13导通，将第一时钟信号端CLKB与第二节点P2连接，使第二节点P2的电位为高电位，此时，第三开关晶体管T3和第四开关晶体管T4导通，将参考信号端Vref分别与第一节点P1和信号输出端Output连接，使第一节点P1和信号输出端Output的电位为低电位，参考信号端Vref分别对第一节点P1和信号输出端Output进行降噪；
在第三阶段t3，Input＝0，Reset＝0，CLK＝1，CLKB＝0，由于信号输入端Input的电位为低电位，第六开关晶体管T6截止；由于复位信号端Reset的电位为低电位，第八开关晶体管T8和第九开关晶体管T9截止；由于第一时钟信号端CLKB的电位为低电位，第五开关晶体管T5、第七开关晶体管T7、第十二开关晶体管T12和第十三开关晶体管T13截止；由于电容C的作用，第一节点P1仍保持高电位，由于第二时钟信号端CLK的电位为高电位，使信号输出端Output的电位为高电位；由于电容C的自举作用和第二开关晶体管T2的寄生电容的存在，信号输出端Output的电位升高会使第一节点P1的电位进一步升高，可以进一步地提高第二开关晶体管T2的充电能力，保证像素的充电时间；由于第一节点P1的电位为高电位，第十开关晶体管T10和第十一开关晶体管T11导通，将参考信号端Vref与第二节点P2连接，使第二节点P2的电位为低电位，参考信号端Vref对第二节点P2进行降噪；
在第四阶段t4，Input＝0，Reset＝1，CLK＝0，CLKB＝1，由于信号输入端Input的电位为低电位，第六开关晶体管T6截止；由于复位信号端Reset的电位为高电位，第八开关晶体管T8和第九开关晶体管T9导通，将参考信号端Vref分别与第一节点P1和信号输出端Output连接，使第一节点P1和信号输出端Output的电位为低电位，参考信号端Vref分别对第一节点P1和信号输出端Output进行降噪；由于第一节点P1的电位为低电位，第一开关晶体管T1导通，将参考信号端Vref与信号输出端Output连接，使信号输出端Output的电位为低电位，参考信号端Vref对信号输出端Output进行降噪；由于第一时钟信号端CLKB的电位为高电位，第十二开关晶体管T12导通，将第一时钟信号端CLKB与第三节点P3连接，使第三节点P3的电位为高电位，此时，第十三开关晶体管T13导通，将第一时钟信号端CLKB与第二节点P2连接，使第二节点P2的电位为高电位，此时，第三开关晶体管T3和第四开关晶体管T4导通，将参考信号端Vref分别与第一节点P1和信号输出端Output连接，使第一节点P1和信号输出端Output的电位为低电位，参考信号端Vref分别对第一节点P1和信号输出端Output进行降噪；由于第一时钟信号端CLKB的电位为高电位，第五开关晶体管T5导通，将参考信号端Vref信号输出端Output连接，使信号输出端Output的电位为低电位，参考信号端Vref对信号输出端Output进行降噪；
在第五阶段t5，Input＝0，Reset＝0，CLK＝1，CLKB＝0，由于信号输入端Input的电位为低电位，第六开关晶体管T6截止；由于复位信号端Reset的电位为低电位，第八开关晶体管T8和第九开关晶体管T9截止；由于第一时钟信号端CLKB的电位为低电位，第五开关晶体管T5、第七开关晶体管T7、第十二开关晶体管T12和第十三开关晶体管T13截止；由于第一节点P1的电位为低电位，第二开关晶体管T2截止，第一开关晶体管T1导通，将参考信号端Vref信号输出端Output连接，使信号输出端Output的电位为低电位，参考信号端Vref对信号输出端Output进行降噪。
在后续时间段，信号输出端Output将一直输出低电位的电压信号，直到下一帧的到来。
上述是以第一开关晶体管T1为P型晶体管、第二开关晶体管T2至第十三开关晶体管T13均为N型晶体管为例进行说明，具体对于第一开关晶体管T1为N型晶体管、第二开关晶体管T2至第十三开关晶体管T13均为P型晶体管的工作原理与上述第一开关晶体管T1为P型晶体管、第二开关晶体管T2至第十三开关晶体管T13均为N型晶体管的工作原理相似，在此不再赘述。
基于同一发明构思，本发明实施例还提供了一种栅极驱动电路，如图6所示，包括级联的多个本发明实施例提供的上述移位寄存器单元：SR(1)、SR(2)…SR(n)…SR(N-1)、SR(N)(共N个移位寄存器单元，1≤n≤N)；其中，
除第一级移位寄存器单元SR(1)之外，其余每一级移位寄存器单元SR(n)的信号输出端Output_n(1≤n≤N)分别和与其相邻的上一级移位寄存器单元SR(n-1)的复位信号端Reset相连；
除最后一级移位寄存器单元SR(N)之外，其余每一级移位寄存器单元SR(n)的信号输出端Output_n(1≤n≤N)分别和与其相邻的下一级移位寄存器单元SR(n+1)的信号输入端Input相连；
第一级移位寄存器单元SR(1)的信号输入端Input与帧起始信号端STV相连。
具体地，本发明实施例提供的上述栅极驱动电路中的每个移位寄存器单元与本发明实施例提供的上述移位寄存器单元在功能和结构上均相同，重复之处不再赘述。
基于同一发明构思，本发明实施例提供了一种显示面板，包括本发明实施例提供的上述栅极驱动电路。该显示面板的实施可以参见上述栅极驱动电路的实施，重复之处不再赘述。
基于同一发明构思，本发明实施例提供了一种显示装置，包括本发明实施例提供的上述显示面板。该显示装置可以应用于手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。该显示装置的实施可以参见上述显示面板的实施，重复之处不再赘述。
本发明实施例提供的一种移位寄存器单元、其驱动方法、栅极驱动电路及显示装置，在该移位寄存器单元中，输入模块可以控制第一节点的电位，使得第一输出模块在第一节点的控制下将参考信号端的信号提供给信号输出端，可以拉低信号输出端的电位，使得第二输出模块可以在第一节点的控制下将第二时钟信号端的信号提供给信号输出端，保证信号输出端的正常输出；复位模块可以在复位信号端的控制下将参考信号端的信号提供给信号输出端，可以拉低信号输出端的电位；控制模块可以控制第二节点的电位，使得第三输出模块在第二节点的控制下将参考信号端的信号提供给信号输出端，可以拉低信号输出端的电位；这样，可以降低移位寄存器单元的信号输出端输出信号的噪声，保证信号输出端输出的信号的稳定性。
显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (13)

1.一种移位寄存器单元，其特征在于，包括：输入模块、复位模块、控制模块、第一输出模块、第二输出模块和第三输出模块；其中，
所述输入模块的第一控制端和输入端分别与信号输入端相连，第二控制端与第一时钟信号端相连，输出端与第一节点相连，用于分别在所述第一时钟信号端和所述信号输入端的控制下将所述信号输入端的信号提供给所述第一节点；
所述复位模块的控制端与复位信号端相连，输入端与参考信号端相连，第一输出端与所述第一节点相连，第二输出端与信号输出端相连，用于在所述复位信号端的控制下将所述参考信号端的信号分别提供给所述第一节点和所述信号输出端；
所述控制模块的第一控制端与所述第一节点相连，第一输入端与所述参考信号端相连，第一输出端与第二节点相连，第二控制端和第二输入端分别与所述第一时钟信号端相连，第二输出端与所述第二节点相连，用于在所述第一节点的控制下将所述参考信号端的信号提供给所述第二节点以及在所述第一时钟信号端的控制下将所述第一时钟信号端的信号提供给所述第二节点；
所述第一输出模块的控制端与所述第一节点相连，输入端与所述参考信号端相连，输出端与所述信号输出端相连，用于在所述第一节点的控制下将所述参考信号端的信号提供给所述信号输出端；
所述第二输出模块的控制端与所述第一节点相连，输入端与第二时钟信号端相连，输出端与所述信号输出端相连，用于在所述第一节点的控制下将所述第二时钟信号端的信号提供给所述信号输出端；
所述第三输出模块的控制端与所述第二节点相连，输入端与所述参考信号端相连，第一输出端与所述第一节点相连，第二输出端与所述信号输出端相连，用于在所述第二节点的控制下将所述参考信号端的信号分别提供给所述第一节点和所述信号输出端。
2.如权利要求1所述的移位寄存器单元，其特征在于，还包括：第四输出模块；
所述第四输出模块的控制端与所述第一时钟信号端相连，输入端与所述参考信号端相连，输出端与所述信号输出端相连，用于在所述第一时钟信号端的控制下将所述参考信号端的信号提供给所述信号输出端。
3.如权利要求1所述的移位寄存器单元，其特征在于，所述第一输出模块，具体包括：第一开关晶体管；
所述第一开关晶体管的栅极与所述第一节点相连，所述第一开关晶体管的源极与所述参考信号端相连，所述第一开关晶体管的漏极与所述信号输出端相连。
4.如权利要求1所述的移位寄存器单元，其特征在于，所述第二输出模块，具体包括：第二开关晶体管和电容；其中，
所述第二开关晶体管的栅极与所述第一节点相连，所述第二开关晶体管的源极与所述第二时钟信号端相连，所述第二开关晶体管的漏极与所述信号输出端相连；
所述电容连接于所述第二开关晶体管的栅极和漏极之间。
5.如权利要求1所述的移位寄存器单元，其特征在于，所述第三输出模块，具体包括：第三开关晶体管和第四开关晶体管；其中，
所述第三开关晶体管的栅极与所述第二节点相连，所述第三开关晶体管的源极与所述参考信号端相连，所述第三开关晶体管的漏极与所述第一节点相连；
所述第四开关晶体管的栅极与所述第二节点相连，所述第四开关晶体管的源极与所述参考信号端相连，所述第四开关晶体管的漏极与所述信号输出端相连。
6.如权利要求2所述的移位寄存器单元，其特征在于，所述第四输出模块，具体包括：第五开关晶体管；
所述第五开关晶体管的栅极与所述第一时钟信号端相连，所述第五开关晶体管的源极与所述参考信号端相连，所述第五开关晶体管的漏极与所述信号输出端相连。
7.如权利要求1所述的移位寄存器单元，其特征在于，所述输入模块，具体包括：第六开关晶体管和第七开关晶体管；
所述第六开关晶体管的栅极和源极分别与所述信号输入端相连，所述第六开关晶体管的漏极与所述第一节点相连；
所述第七开关晶体管的栅极与所述第一时钟信号端相连，所述第七开关晶体管的源极与所述信号输入端相连，所述第七开关晶体管的输出端与所述第一节点相连。
8.如权利要求1所述的移位寄存器单元，其特征在于，所述复位模块，具体包括：第八开关晶体管和第九开关晶体管；其中，
所述第八开关晶体管的栅极与所述复位信号端相连，所述第八开关晶体管的源极与所述参考信号端相连，所述第八开关晶体管的漏极与所述第一节点相连；
所述第九开关晶体管的栅极与所述复位信号端相连，所述第九开关晶体管的源极与所述参考信号端相连，所述第九开关晶体管的漏极与所述信号输出端相连。
9.如权利要求1所述的移位寄存器单元，其特征在于，所述控制模块，具体包括：第十开关晶体管、第十一开关晶体管、第十二开关晶体管和第十三开关晶体管；其中，
所述第十开关晶体管的栅极与所述第一节点相连，所述第十开关晶体管的源极与所述参考信号端相连，所述第十开关晶体管的漏极与所述第二节点相连；
所述第十一开关晶体管的栅极与所述第一节点相连，所述第十一开关晶体管的源极与所述参考信号端相连，所述第十一开关晶体管的漏极与所述第三节点相连；
所述第十二开关晶体管的栅极和源极分别与所述第一时钟信号端相连，所述第十二开关晶体管的漏极与所述第三节点相连；
所述第十三开关晶体管的栅极与所述第三节点相连，所述第十三开关晶体管的源极与所述第一时钟信号端相连，所述第十三开关晶体管的漏极与所述第二节点相连。
10.一种如权利要求1-9任一项所述的移位寄存器单元的驱动方法，其特征在于，包括：
在第一阶段，在第一时钟信号端的控制下将信号输入端的信号提供给第一节点，在所述第一节点的控制下将参考信号端的信号提供给信号输出端；在所述第一时钟信号端的控制下将所述第一时钟信号端的信号提供给第二节点，在所述第二节点的控制下将所述参考信号端的信号分别提供给所述第一节点和所述信号输出端；
在第二阶段，在所述信号输入端的控制下将所述信号输入端的信号提供给所述第一节点，在所述第一节点的控制下将第二时钟信号端的信号提供给所述信号输出端；在所述第一时钟信号端的控制下将所述第一时钟信号端的信号提供给所述第二节点，在所述第二节点的控制下将所述参考信号端的信号分别提供给所述第一节点和所述信号输出端；
在第三阶段，在所述第一节点的控制下将所述第二时钟信号端的信号提供给所述信号输出端，在所述第一节点的控制下将所述参考信号端的信号提供给所述第二节点；
在第四阶段，在所述复位信号端的控制下将所述参考信号端的信号分别提供给所述第一节点和所述信号输出端，在所述第一节点的控制下将所述参考信号端的信号提供给所述信号输出端；在所述第一时钟信号端的控制下将所述第一时钟信号端的信号提供给所述第二节点，在所述第二节点的控制下将所述参考信号端的信号分别提供给所述第一节点和所述信号输出端；
在第五阶段，在所述第一节点的控制下将所述参考信号端的信号提供给所述信号输出端。
11.如权利要求10所述的驱动方法，其特征在于，还包括：
在第一阶段、第二阶段和第四阶段，在所述第一时钟信号端的控制下将所述参考信号端的信号提供给所述信号输出端。
12.一种栅极驱动电路，其特征在于，包括级联的多个如权利要求1-9任一项所述的移位寄存器单元；其中，
除第一级移位寄存器单元之外，其余每一级移位寄存器单元的所述信号输出端分别和与其相邻的上一级移位寄存器单元的所述复位信号端相连；
除最后一级移位寄存器单元之外，其余每一级移位寄存器单元的所述信号输出端分别和与其相邻的下一级移位寄存器单元的所述信号输入端相连；
第一级移位寄存器单元的所述信号输入端与帧起始信号端相连。
13.一种显示装置，其特征在于，包括：如权利要求12所述的栅极驱动电路。
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