CN105808405A - 一种基于SoPC的高性能流水线ADC频域参数评估*** - Google Patents

一种基于SoPC的高性能流水线ADC频域参数评估*** Download PDF

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Abstract

本发明涉及一种以SoPC为控制核心的高性能流水线ADC频域参数评估***，包括样本采集和处理SoPC、待评估ADC芯片子板、图形界面控制端、信号源与时钟源。样本采集和处理SoPC利用Microblaze处理器通过子板接口配置待评估ADC子板，利用异步FIFO模块缓存来自待评估ADC芯片子板的样本，通过DMA控制器将样本存储至DDR3存储器。待评估ADC芯片子板接受信号源与时钟源产生的信号作为输入采样信号与时钟信号。图形界面控制端通过串口与Microblaze处理器进行通信、接收样本，在图形界面控制端中完成频域参数评估。本发明采用模块化方法，缩短了频域性能评估周期，具有成本低、操作方便的优点。

Description

一种基于SoPC的高性能流水线ADC频域参数评估***
技术领域
本发明属于集成电路测试领域，涉及一种基于SoPC的高性能流水线ADC频域参数评估***。
背景技术
随着微电子技术和数字信号处理技术的快速发展，模数转换器(Analog-to-digitalConverter,ADC)作为连接模拟世界和数字***的接口，其作用越来越明显。其中高性能流水线ADC以其高速高精度的特点在军用雷达通信等信号处理领域的应用日渐广泛；作为***的核心部件，ADC的频域特性往往直接决定了***性能。不过，受制造工艺等诸多外界因素的影响，高性能流水线ADC的实际参数性能很难达到设计的理想值，因此为保证ADC的性能满足要求，有必要对其进行性能评估。
目前，国外公司对高性能流水线ADC的性能评估大都基于专用的自动化评估设备，例如NI公司的PXIe系列测量评估***、ADI公司的专用ADC性能评估***，此类设备价格高昂、操作复杂，往往使项目的设备成本和人力成本过高，且随着流水线ADC的性能不断提升，其性能评估需要评估***具备更高的处理能力。单片机和DSP(DigitalSignalProcessor)等编程器件能够简化性能参数评估流程。不过基于单片机的评估***，其时钟频率较低，无法满足高性能流水线ADC速度快、分辨率高、产生样本数大的特点；DSP具备高速处理能力、强大而又灵活的接口和通信能力，但同时也存在控制不足等弱点，浪费了DSP宝贵的运算资源。FPGA因其时钟频率快、控制灵活、接口资源丰富等特点，能够满足***需求。因此，构建以FPGA为载体，实现基于SoPC的高性能流水线ADC性能评估***具有重要的实践意义。
发明内容
鉴于现有技术存在的不足，本发明的目的旨在提供一种基于SoPC的高性能流水线ADC频域参数评估***，可以实现数据采集、数据降速、搬运存储等功能，利用模块化方法使得不同指标的ADC能够在一个共同的样本采集和处理SoPC上进行实际的频域参数评估。
本发明通过如下技术方案实现：
一种以SoPC为控制核心的高性能流水线ADC频域参数评估***，其特征在于：包括样本采集和处理SoPC、待评估ADC芯片子板、图形界面控制端、信号源与时钟源。所述样本采集和处理SoPC包含Microblaze处理器、串口通信模块、异步FIFO模块、DMA控制器、DDR3存储器及子板接口。所述样本采集和处理SoPC与所述待评估ADC芯片子板相连进行逻辑控制、样本采集和处理，与所述图形界面控制端相连进行通信与频域参数评估。所述待评估ADC芯片子板包括待评估ADC芯片、模拟输入电路、时钟管理电路及母板接口，接受信号源与时钟源产生的信号作为输入采样信号与时钟信号。所述图形界面控制端，包括串口通信模块、参数评估模块、数据存储模块，主要实现与所述样本采集和处理SoPC的双向通信与控制。评估步骤为：Microblaze处理器通过子板接口配置所述待评估ADC芯片子板进行样本采集，利用异步FIFO模块缓存来自所述待评估ADC芯片子板的样本，通过DMA控制器将样本存储至DDR3存储器，随后将样本送至所述图形界面控制端进行参数评估。
附图说明
图1是本发明提供的基于SoPC的高性能流水线ADC频域参数评估***的结构示意图。
图2是本发明提供的数据存储路径示意图。
图3是本发明提供的待评估ADC芯片子板功能模块示意图。
图4是本发明提供的控制评估流程示意图。
图5是本发明提供的控制端评估界面示意图。
具体实施方式
下面结合具体附图和实施案例对本发明作进一步说明。
本发明的实施方式涉及一种基于SoPC的高性能流水线ADC频域参数评估***，如图1所示，该平台至少包括：样本采集和处理SoPC、待评估ADC芯片子板、图形界面控制端、信号源与时钟源。具体步骤如下：Microblaze处理器通过子板接口配置待评估子板进行样本采集，利用异步FIFO模块缓存来自待评估ADC芯片子板的样本，通过DMA控制器将样本存储至DDR3存储器，随后将样本送至图形界面控制端进行参数评估。
SoPC所述样本采集和处理SoPC包含Microblaze处理器、串口通信模块、异步FIFO模块、DMA控制器、DDR3存储器及子板接口。Microblaze处理器是应用于XilinxFPGA的嵌入式软核，作为样本采集和处理SoPC的控制核心，通过AXI4总线接口控制样本采集和处理SoPC的其他部分，具体包括控制待评估ADC芯片子板，用于和图形界面控制端进行通信，同时控制异步FIFO模块、DMA控制器、DDR3存储器进行样本存储。子板接口用于扩展样本采集和处理SoPC的I/O，分别与样本采集和处理SoPC和待评估ADC芯片子板的母板接口连接，由68个用户定义的单端信号或者34个用户定义的差分对、串行收发器对、时钟构成，用于支持待评估ADC芯片子板到样本采集和处理SoPC的数据传输。串口通信模块，采用USB-UART接口实现，其中USB口与图形界面控制端连接，UART与所述样本采集和处理SoPC相连，用于图形界面控制端与所述样本采集和处理SoPC之间的通信以及调试。SoPC由于待评估ADC芯片子板样本采集时的时钟频率与所述样本采集和处理SoPC的AXI4总线速率无法匹配，因此需要异步FIFO模块缓存高速时域状态待评估ADC芯片子板产生的样本以符合AXI4总线速率。DMA控制器在样本采集过程中接管Microblaze处理器进行数据传输，用于控制异步FIFO模块至DDR存储器的存储通道，以便能够让Microblaze处理器能够从繁重的数据搬运中解放出来；DDR3存储器除了为代码提供运行空间外，还用于存储待评估ADC芯片子板产生的样本。样本从产生到存储的路径如图2所示：时钟源产生的单端模拟信号进入模拟输入电路生成模拟差分信号，随后进入待评估ADC芯片，进行A/D转换后输出数字差分信号，经过一定的延迟后组合成最终所需的数字数据；经过异步FIFO模块缓存后，通过DMA控制器送入DDR3存储器中。每块待评估ADC芯片子板都有各自的DMA通道，存在多个待评估ADC芯片时，只需为每个待评估ADC芯片添加各自的专属通道即可。
所述待评估ADC芯片子板的功能模块连接关系如图3所示，包含待评估ADC芯片、模拟输入电路、时钟管理电路；所述待评估ADC芯片子板通过母板接口与所述样本采集和处理SoPC相连，接收来自信号源与时钟源的信号作为采样信号与时钟信号；模拟输入电路，作为待评估ADC芯片的缓冲器，由信号发生器经滤波后输入高纯度的单端模拟信号，经过模拟输入电路的转换、放大后输出差分信号至待评估ADC芯片进行A/D转换；时钟管理电路，与待评估ADC芯片和时钟源相连，为待评估ADC芯片提供可编程的时钟信号。
所述图形界面控制端采用Labview开发，包括串口通信模块、评估模块、数据存储模块，用于和所述样本采集和处理SoPC进行通信、数据的采集、传输及性能评估，其控制流程如图4所示。串口通信模块初始化、进行相关通信参数设置后，此时图形界面控制端和所述样本采集和处理SoPC开始通信，若接收到所述样本采集和处理SoPC准备完毕的信号，就可以在图形界面控制端的图形界面进行随后的操作；图形界面控制端具体界面如图5所示，程序启动前，需要设置数据采样的相关设置，包括转换精度、采样率、评估算法等；启动程序后，等待所述待评估ADC芯片子板初始化成功的信息，随着采样数据的接收时域图部分会显示相应正弦波图，点击性能评测即可完成频域特性评估。
最后说明的是，以上实施例仅用以说明本发明的技术方案而非限制，尽管参照较佳实施例对本发明进行了详细说明，本领域的普通技术人员应当理解，可以对本发明的技术方案进行修改或者等同替换，而不脱离本发明技术方案的宗旨和范围，其均应涵盖在本发明的权利要求范围当中。

Claims (1)

1.本发明涉及一种以SoPC为控制核心的高性能流水线ADC频域参数评估***，其特征在于：包括样本采集和处理SoPC、待评估ADC芯片子板、图形界面控制端、信号源与时钟源；
所述样本采集和处理SoPC包含Microblaze处理器、串口通信模块、异步FIFO模块、DMA控制器、DDR3存储器及子板接口；
所述待评估ADC芯片子板包括待评估ADC芯片、模拟输入电路、时钟管理电路及母板接口，接受信号源与时钟源产生的信号作为输入采样信号与时钟信号；
所述图形界面控制端，包括串口通信模块、参数评估模块、数据存储模块；
所述样本采集和处理SoPC通过子板接口与所述待评估ADC芯片子板的母板接口相连，实现对进行所述待评估ADC芯片子板的逻辑控制、样本采集和处理；
所述样本采集和处理SoPC通过串口通信模块与所述图形界面控制端相连进行通信；
评估步骤为：Microblaze处理器通过子板接口配置所述待评估ADC芯片子板进行样本采集，利用异步FIFO模块缓存来自所述待评估ADC芯片子板的样本，通过DMA控制器将样本存储至DDR3存储器，随后将样本送至所述图形界面控制端进行参数评估。
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