CN105789277A - 一种闪存存储器的浮栅结构及制作方法 - Google Patents
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- 238000007667 floating Methods 0.000 title claims abstract description 120
- 238000000034 method Methods 0.000 title claims abstract description 45
- 230000015654 memory Effects 0.000 title claims abstract description 42
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 23
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 40
- 238000002955 isolation Methods 0.000 claims abstract description 38
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims abstract description 38
- 239000000758 substrate Substances 0.000 claims abstract description 34
- 229910052581 Si3N4 Inorganic materials 0.000 claims abstract description 32
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 28
- 230000003647 oxidation Effects 0.000 claims description 30
- 238000007254 oxidation reaction Methods 0.000 claims description 30
- 229920005591 polysilicon Polymers 0.000 claims description 25
- 230000004888 barrier function Effects 0.000 claims description 17
- 239000000377 silicon dioxide Substances 0.000 claims description 15
- 238000005516 engineering process Methods 0.000 claims description 11
- 239000000126 substance Substances 0.000 claims description 9
- 238000000151 deposition Methods 0.000 claims description 8
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 claims description 6
- 229910000147 aluminium phosphate Inorganic materials 0.000 claims description 3
- 238000001312 dry etching Methods 0.000 claims description 3
- 238000001259 photo etching Methods 0.000 claims description 3
- 229910052814 silicon oxide Inorganic materials 0.000 abstract description 10
- 230000000903 blocking effect Effects 0.000 abstract 2
- 230000008878 coupling Effects 0.000 description 7
- 238000010168 coupling process Methods 0.000 description 7
- 238000005859 coupling reaction Methods 0.000 description 7
- 239000000463 material Substances 0.000 description 5
- 238000005530 etching Methods 0.000 description 4
- 150000002500 ions Chemical class 0.000 description 4
- 239000000243 solution Substances 0.000 description 4
- 230000007547 defect Effects 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- -1 boron ion Chemical class 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 230000007812 deficiency Effects 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 229910001449 indium ion Inorganic materials 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 238000004062 sedimentation Methods 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
本发明公开了一种闪存存储器的浮栅结构及制作方法，其中方法包括：于衬底之上依次生长隧道氧化层、浮栅多晶硅结构、衬垫氧化层以及氮化硅层，衬垫氧化层以及氮化硅层形成硬掩膜层；以硬掩膜层为掩膜，于浮栅多晶硅结构上制备多个浅沟槽延伸至衬底内，浮栅多晶硅结构形成正梯形浮栅；于多个浅沟槽内形成浅沟槽隔离，浅沟槽隔离的上表面位于正梯形浮栅的上表面和下表面之间；剥离硬掩膜层；于浅沟槽隔离的表面和所述正梯形浮栅的侧壁及表面上制备氧化硅阻挡层；于氧化硅阻挡层之上制备控制栅。本发明实施例提供的闪存存储器的浮栅结构及制作方法可以有效的控制浮栅器件的开启和闭合，降低了浮栅器件的功耗，提高了闪存存储器的擦写速度和可靠性。
Description
技术领域
本发明涉半导体器件制作领域，尤其涉及一种闪存存储器的浮栅结构及制作方法。
背景技术
快闪存储器(FlashMemory，简称闪存)是一种长寿命的非易失性(在断电情况下仍能保持所存储的数据信息)的半导体存储器，被广泛的应用到优盘、闪存卡、笔记本电脑、以及数码相机、手机等各类随身移动装置闪存式数码存储产品中。
现有技术中提供了一种闪存存储器的浮栅结构制作方法，首先，在衬底1之上依次形成氧化层和氮化硅层，将所述氧化层和氮化硅层作为硬掩膜层；在形成有硬膜层的衬底1上刻蚀平行排列的浅沟槽2，并形成正梯形氮化硅结构和其它形状的氮化硅结构；然后，对所述浅沟槽2进行氧化物填充以及平坦化处理以形成浅沟槽隔离3，去除氧化硅层和氮化硅结构，形成隧道氧化层4，以及在去除氮化硅结构后的沟槽内填充多晶硅结构形成浮栅5；最后，在浅沟槽隔离3和浮栅5表面形成氧化硅层6，以及在氧化硅层6之上形成控制栅7。由上述方法制作的闪存存储器的浮栅结构如图1所示。
上述闪存存储器的浮栅结构制作方法存在以下不足：由于氮化硅层刻蚀形状的不稳定性，会产生正梯形以及其它形状的氮化硅结构，正梯形的氮化硅结构在填充浮栅时容易造成浮栅填充空隙等工艺缺陷，而且该方法填充形成的其它形状的浮栅与控制栅的接触面积A较小，导致浮栅与控制栅的有效耦合电容偏低，而控制栅与有源区的距离较近，控制栅与有源区寄生耦合电容偏高，以致控制栅不能有效的控制浮栅器件的开启和闭合，造成器件的功耗偏高甚至失效。
发明内容
本发明是为了解决现有技术中的上述不足而完成的，本发明的目的在于提出一种闪存存储器浮栅结构及制作方法，该结构和方法可以有效的控制浮栅器件的开启和闭合，降低了浮栅器件的功耗，提高了闪存存储器的擦写速度和可靠性。
为达此目的，本发明采用以下技术方案：
一方面，本发明实施例提供一种闪存存储器的浮栅结构制作方法，包括：
于衬底之上依次生长隧道氧化层、浮栅多晶硅结构、衬垫氧化层以及氮化硅层，所述衬垫氧化层以及氮化硅层形成硬掩膜层；
以所述硬掩膜层为掩膜，于所述浮栅多晶硅结构上制备多个浅沟槽延伸至所述衬底内，所述浮栅多晶硅结构形成正梯形浮栅；
于所述多个浅沟槽内形成浅沟槽隔离，所述浅沟槽隔离的上表面位于所述正梯形浮栅的上表面和下表面之间；
剥离所述硬掩膜层；
于所述浅沟槽隔离的表面和所述正梯形浮栅的侧壁及表面上制备氧化硅阻挡层；
于所述氧化硅阻挡层之上制备控制栅。
进一步地，还包括，采用化学气象沉淀工艺于所述氮化硅层上沉淀光刻抗反射层。
进一步地，于衬底之上依次生长隧道氧化层、浮栅多晶硅结构、衬垫氧化层以及氮化硅层，所述衬垫氧化层以及氮化硅层形成硬掩膜层，具体包括：
于衬底之上生成隧道氧化层，并对所述隧道氧化层进行离子注入，以调整存储单元的阈值电压；
用化学气象沉淀工艺将所述浮栅多晶硅结构沉淀在所述隧道氧化层上；
于所述浮栅多晶硅结构之上依次生长衬垫氧化层和氮化硅层，所述衬垫氧化层以及氮化硅层形成硬掩膜层。
进一步地，于所述多个浅沟槽内形成浅沟槽隔离，所述浅沟槽隔离的上表面位于所述正梯形浮栅的上表面和下表面之间，具体包括：
对所述多个浅沟槽的侧壁进行浅沟槽侧壁氧化处理；
采用化学气象沉淀工艺在所述多个浅沟槽内以及所述多个浅沟槽之上沉淀浅沟槽隔离；
对所述浅沟槽隔离进行平坦化处理，以使所述浅沟槽隔离的表面与所述氮化硅层的表面位于同一水平面上；
对所述浅沟槽隔离进行回刻蚀，以使所述浅沟槽隔离的上表面位于所述正梯形浮栅的上表面和下表面之间。
进一步地，所述浅沟槽隔离的上表面与所述正梯形浮栅的上表面之间的距离取值范围是100～600埃。
进一步地，所述剥离所述硬掩膜层通过磷酸溶液剥离。
进一步地，所述对所述浅沟槽隔离进行回刻蚀采用干法刻蚀或湿法刻。
进一步地，所述隧道氧化层的厚度取值范围是70～100埃，所述浮栅多晶硅结构的厚度取值范围是200～800埃，所述氮化硅层的厚度取值范围是800～1000埃，所述浅沟槽隔离的厚度取值范围是1400～3000埃。
进一步地，所述正梯形浮栅的梯形角度取值范围是30°～85°。
另一方面，本发明实施例还提供一种由上述的方法制作的闪存存储器的浮栅结构，包括：
衬底，所述衬底的上部形成有多个浅沟槽；
隧道氧化层，生长于所述衬底之上；
正梯形浮栅，形成于所述隧道氧化层上；
浅沟槽隔离，形成于所述多个浅沟槽内和所述正梯形浮栅的侧壁上；
氧化硅阻挡层，形成于所述浅沟槽隔离的表面和所述正梯形浮栅的侧壁及表面上；
控制栅，形成于所述氧化硅阻挡层之上。
本发明所述的闪存存储器浮栅结构及制作方法，采取浮栅与氮化硅硬掩膜层一体化刻蚀技术，制作出一种正梯形的浮栅结构，由于正梯形浮栅的稳定性，不仅克服了浮栅填充的空隙等缺陷，而且梯形的坡面有利于浮栅与控制栅的有效耦合，从而可以有效的控制浮栅器件的开关和闭合，降低了浮栅器件的功耗，提高了闪存存储器的擦写速度和可靠性。
附图说明
为了更加清楚地说明本发明示例性实施例的技术方案，下面对描述实施例中所需要用到的附图做一简单介绍。显然，所介绍的附图只是本发明所要描述的一部分实施例的附图，而不是全部的附图，对于本领域普通技术人员，在不付出创造性劳动的前提下，还可以根据这些附图得到其他的附图。
图1是现有技术提供的闪存存储器的浮栅结构的剖面结构示意图；
图2是本发明实施例一提供的闪存存储器的浮栅结构制作方法的流程图；
图3是本发明实施例一提供的步骤S110对应的结构剖面图；
图4是本发明实施例一提供的步骤S120对应的结构剖面图；
图5至图6是本发明实施例一提供的步骤S130对应的结构剖面图；
图7是本发明实施例一提供的步骤S140对应的结构剖面图；
图8是本发明实施例一提供的步骤S150对应的结构剖面图；
图9是本发明实施例一提供的步骤S160对应的结构剖面图；
图10是本发明实施例二提供的闪存存储器的浮栅结构对应的结构剖面图。
图中：10、衬底；11、隧道氧化层；12、浮栅多晶硅结构；12a、正梯形浮栅；13、衬垫氧化层；14、氮化硅层；15、硬掩膜层；16、浅沟槽；17浅沟槽隔离；18、氧化硅阻挡层；19、控制栅。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，以下将结合本发明实施例中的附图，通过具体实施方式，完整地描述本发明的技术方案。显然，所描述的实施例是本发明的一部分实施例，而不是全部的实施例，基于本发明的实施例，本领域普通技术人员在没有做出创造性劳动的前提下获得的所有其他实施例，均落入本发明的保护范围之内。
实施例一：
图2给出了本发明实施例一提供的闪存存储器的浮栅结构制作方法的流程图。如图2所示，本实施例一提供的闪存存储器的浮栅结构制作方法，包括以下步骤：
步骤S110，于衬底10之上依次生长隧道氧化层11、浮栅多晶硅结构12、衬垫氧化层13以及氮化硅层14，所述衬垫氧化层13以及氮化硅层14形成硬掩膜层15；
本实施例中的衬底10可以为硅衬底、锗硅衬底、锗衬底或Ⅲ-Ⅴ族化合物衬底，本实施例中是以衬底11为硅衬底为例。
具体的，如图3所示，可以采用炉管工艺或现场水汽生成(in-situsteamgeneration,ISSG)工艺在衬底10之上生成隧道氧化层11，其中隧道氧化层11的材料优选为氧化硅，隧道氧化层11的厚度取值范围为70～100埃，对生成的隧道氧化层11进行离子注入，离子注入可以获得理想的掺杂浓度和集成度，进而调整最终存储单元的阈值电压，其中，注入的离子可以为硼离子或铟离子。可以采用低压化学气象沉淀法(lowpressurechemicalvapordeposition,LPCVD)在隧道氧化层11之上生成浮栅多晶硅结构12，其中，浮栅多晶硅结构12的厚度取值范围为200～800埃。在浮栅多晶硅结构12之上依次炉管生长衬垫氧化层13和氮化硅层14，其中，衬垫氧化层13的材料优选为氧化硅，氮化硅层14的厚度取值范围为800～1000埃。衬垫氧化层13和氮化硅层14构成硬掩膜层15，硬掩膜层15用于后续在衬底10上刻蚀浅沟槽16的掩膜。
优选的，采用化学气象沉淀工艺在氮化硅层14之上沉淀一层光刻抗反射层，以减少光的反射和弱化驻波效应。
步骤S120，以所述硬掩膜层15为掩膜，于所述浮栅多晶硅结构12上制备多个浅沟槽16延伸至所述衬底10内，所述浮栅多晶硅结构12形成正梯形浮栅12a；
具体的，如图4所示，以硬掩膜层15为掩膜，对浮栅多晶硅结构12延伸至衬底10内部的结构进行刻蚀，以获取多个浅沟槽16，优选的，刻蚀的时候一边向下吃一边做侧壁保护，通过调整刻蚀气体的比例来增强侧壁保护而得到倾斜的侧壁，从而形成多个浅沟槽16，在形成多个浅沟槽16的同时，浮栅多晶硅结构12形成了正梯形浮栅12a,其中，正梯形浮栅12a的梯形角度取值范围为30°～85°，浅沟槽的厚度取值范围为1400～3000埃。
步骤S130，于所述多个浅沟槽16内形成浅沟槽隔离17，所述浅沟槽隔离17的上表面位于所述正梯形浮栅12a的上表面和下表面之间；
具体的，如图5和图6所示，参考图5，先对多个浅沟槽16的侧壁进行浅沟槽侧壁氧化处理，然后，可以采用化学气象沉淀工艺在多个浅沟槽16内以及多个浅沟槽16之上沉淀浅沟槽隔离17，其中，浅沟槽隔离17的材料至少包括氧化硅，对浅沟槽隔离17进行平坦化处理，例如进行化学机械抛光(ChemicalMechanicalPolishing，CMP)，使浅沟槽隔离17的表面与氮化硅层14的表面位于同一平面。参考图6，对浅沟槽隔离17进行回刻蚀，其中刻蚀方法可以为干式刻蚀或湿法刻蚀，使浅沟槽隔离的上表面位于正梯形浮栅12a的上表面和下表面之间，正梯形浮栅12a比浅沟槽隔离17高出的高度将影响正梯形浮栅12a与控制栅19的耦合率，该高度的取值范围为100～600埃。
步骤S140，剥离所述硬掩膜层15；
具体的，如图7所示，将掩膜层15剥离，可以采用磷酸溶液剥离掩膜层15。
步骤S150，于所述浅沟槽隔离17的表面和所述正梯形浮栅12a的侧壁及表面上制备氧化硅阻挡层18；
具体的，如图8所示，于浅沟槽隔离17的表面和正梯形浮栅12a的侧壁及表面上炉管生长氧化硅阻挡层18，其中，氧化硅阻挡层18的材料为氧化硅。
步骤S160，于所述氧化硅阻挡层18之上制备控制栅19。
具体的，如图9所示，于氧化硅阻挡层18之上炉管生长控制栅19，其中控制栅19材料为多晶硅结构。参考图8，正梯形浮栅12a的正梯形结构使得氧化阻挡层18和控制栅19可以很容易的生长在正梯形浮栅12a的梯形坡面上，增加了控制栅19与正梯形浮栅12a的有效接触面积a，从而有效增强了控制栅19与正梯形浮栅12a的耦合电容，增大了控制栅19与有源区的距离b,由于正梯形浮栅12a夹在控制栅19和有源区之间起到了电磁屏蔽的作用，所以控制栅19与有源区的寄生耦合电容也得到了有效控制，使控制栅19能够有效的控制浮栅器件的开启和闭合，减小器件的功耗。
本实施例提供的闪存存储器的浮栅结构制作方法，采用浮栅与硬掩膜层一体化刻蚀技术，制作出一种正梯形的浮栅结构，由于正梯形浮栅的稳定性，不仅克服了现有技术制作工艺中浮栅填充的空隙等缺陷，而且梯形的坡面有利于浮栅与控制栅的有效耦合，从而可以有效的控制浮栅器件的开关和闭合，降低了浮栅器件的功耗，提高了闪存存储器的擦写速度和可靠性。
实施例二：
本实施例提供一种闪存存储器的浮栅结构，如图10所示，包括：
衬底10，所述衬底10的上部形成有多个浅沟槽16；
隧道氧化层11，生长于所述衬底10之上；
正梯形浮栅12a，形成于所述隧道氧化层11上；
浅沟槽隔离17，形成于所述多个浅沟槽16内和所述正梯形浮栅12a的侧壁上；
氧化硅阻挡层18，形成于所述浅沟槽隔离17的表面和所述正梯形浮栅12a的侧壁及表面上；
控制栅19，形成于所述氧化硅阻挡层18之上。
本实施例提供的闪存存储器的浮栅结构，采用浮栅与硬掩膜层一体化刻蚀技术，制作出一种正梯形的浮栅结构，由于正梯形浮栅的稳定性，不仅克服了现有技术制作工艺中浮栅填充的空隙等缺陷，而且梯形的坡面有利于浮栅与控制栅的有效耦合，从而可以有效的控制浮栅器件的开关和闭合，降低了浮栅器件的功耗，提高了闪存存储器的擦写速度和可靠性。
上述仅为本发明的较佳实施例及所运用的技术原理。本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行的各种明显变化、重新调整及替代均不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由权利要求的范围决定。
Claims (10)
1.一种闪存存储器的浮栅结构制作方法，其特征在于，包括：
于衬底之上依次生长隧道氧化层、浮栅多晶硅结构、衬垫氧化层以及氮化硅层，所述衬垫氧化层以及氮化硅层形成硬掩膜层；
以所述硬掩膜层为掩膜，于所述浮栅多晶硅结构上制备多个浅沟槽延伸至所述衬底内，所述浮栅多晶硅结构形成正梯形浮栅；
于所述多个浅沟槽内形成浅沟槽隔离，所述浅沟槽隔离的上表面位于所述正梯形浮栅的上表面和下表面之间；
剥离所述硬掩膜层；
于所述浅沟槽隔离的表面和所述正梯形浮栅的侧壁及表面上制备氧化硅阻挡层；
于所述氧化硅阻挡层之上制备控制栅。
2.根据权利要求1所述的闪存存储器的浮栅结构制作方法，其特征在于，还包括，采用化学气象沉淀工艺于所述氮化硅层上沉淀光刻抗反射层。
3.根据权利要求1所述的闪存存储器的浮栅结构制作方法，其特征在于，于衬底之上依次生长隧道氧化层、浮栅多晶硅结构、衬垫氧化层以及氮化硅层，所述衬垫氧化层以及氮化硅层形成硬掩膜层，具体包括：
于衬底之上生成隧道氧化层，并对所述隧道氧化层进行离子注入，以调整存储单元的阈值电压；
用化学气象沉淀工艺将所述浮栅多晶硅结构沉淀在所述隧道氧化层上；
于所述浮栅多晶硅结构之上依次生长衬垫氧化层和氮化硅层，所述衬垫氧化层以及氮化硅层形成硬掩膜层。
4.根据权利要求1所述的闪存存储器的浮栅结构制作方法，其特征在于，于所述多个浅沟槽内形成浅沟槽隔离，所述浅沟槽隔离的上表面位于所述正梯形浮栅的上表面和下表面之间，具体包括：
对所述多个浅沟槽的侧壁进行浅沟槽侧壁氧化处理；
采用化学气象沉淀工艺在所述多个浅沟槽内以及所述多个浅沟槽之上沉淀浅沟槽隔离；
对所述浅沟槽隔离进行平坦化处理，以使所述浅沟槽隔离的表面与所述氮化硅层的表面位于同一水平面上；
对所述浅沟槽隔离进行回刻蚀，以使所述浅沟槽隔离的上表面位于所述正梯形浮栅的上表面和下表面之间。
5.根据权利要求1所述的闪存存储器的浮栅结构制作方法，其特征在于，所述浅沟槽隔离的上表面与所述正梯形浮栅的上表面之间的距离取值范围是100～600埃。
6.根据权利要求1所述的闪存存储器的浮栅结构制作方法，其特征在于，所述剥离所述硬掩膜层通过磷酸溶液剥离。
7.根据权利要求4所述的闪存存储器的浮栅结构制作方法，其特征在于，所述对所述浅沟槽隔离进行回刻蚀采用干法刻蚀或湿法刻。
8.根据权利要求1-7任一所述的闪存存储器的浮栅结构制作方法，其特征在于，所述隧道氧化层的厚度取值范围是70～100埃，所述浮栅多晶硅结构的厚度取值范围是200～800埃，所述氮化硅层的厚度取值范围是800～1000埃，所述浅沟槽隔离的厚度取值范围是1400～3000埃。
9.根据权利要求1-7任一所述的闪存存储器的浮栅结构制作方法，其特征在于，所述正梯形浮栅的梯形角度取值范围是30°～85°。
10.一种通过权利要求1-9任一所述的方法制作的闪存存储器的浮栅结构，其特征在于，包括：
衬底，所述衬底的上部形成有多个浅沟槽；
隧道氧化层，生长于所述衬底之上；
正梯形浮栅，形成于所述隧道氧化层上；
浅沟槽隔离，形成于所述多个浅沟槽内和所述正梯形浮栅的侧壁上；
氧化硅阻挡层，形成于所述浅沟槽隔离的表面和所述正梯形浮栅的侧壁及表面上；
控制栅，形成于所述氧化硅阻挡层之上。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201410838167.5A CN105789277A (zh) | 2014-12-24 | 2014-12-24 | 一种闪存存储器的浮栅结构及制作方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201410838167.5A CN105789277A (zh) | 2014-12-24 | 2014-12-24 | 一种闪存存储器的浮栅结构及制作方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN105789277A true CN105789277A (zh) | 2016-07-20 |
Family
ID=56389136
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201410838167.5A Pending CN105789277A (zh) | 2014-12-24 | 2014-12-24 | 一种闪存存储器的浮栅结构及制作方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN105789277A (zh) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| RJ01 | Rejection of invention patent application after publication |