CN106158613A - 一种提高浮栅器件电子保持性的方法及浮栅结构 - Google Patents
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- 238000007667 floating Methods 0.000 title claims abstract description 133
- 238000000034 method Methods 0.000 title claims abstract description 70
- 239000004065 semiconductor Substances 0.000 claims abstract description 39
- 238000002955 isolation Methods 0.000 claims abstract description 29
- 230000004888 barrier function Effects 0.000 claims abstract description 21
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 33
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 33
- 230000008569 process Effects 0.000 claims description 20
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 15
- 229920005591 polysilicon Polymers 0.000 claims description 14
- 230000003647 oxidation Effects 0.000 claims description 13
- 238000007254 oxidation reaction Methods 0.000 claims description 13
- 229910052710 silicon Inorganic materials 0.000 claims description 13
- 239000010703 silicon Substances 0.000 claims description 13
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical group [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 12
- 238000005516 engineering process Methods 0.000 claims description 7
- 238000004518 low pressure chemical vapour deposition Methods 0.000 claims description 5
- 238000001039 wet etching Methods 0.000 claims description 5
- 230000003780 keratinization Effects 0.000 claims description 2
- 230000005684 electric field Effects 0.000 abstract description 10
- 239000000758 substrate Substances 0.000 description 14
- 238000005530 etching Methods 0.000 description 9
- 229910052581 Si3N4 Inorganic materials 0.000 description 6
- 230000008901 benefit Effects 0.000 description 6
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 5
- 150000002500 ions Chemical class 0.000 description 4
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 3
- 238000010276 construction Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 229910052760 oxygen Inorganic materials 0.000 description 3
- 239000001301 oxygen Substances 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 150000001875 compounds Chemical class 0.000 description 2
- 239000012141 concentrate Substances 0.000 description 2
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 229910003978 SiClx Inorganic materials 0.000 description 1
- 239000002253 acid Substances 0.000 description 1
- 230000003321 amplification Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
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- Engineering & Computer Science (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
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- Manufacturing & Machinery (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
本发明提供了一种提高浮栅器件电子保持性的方法及浮栅结构，其中方法包括：提供形成有浮栅的半导体结构，其中，浮栅两边与半导体结构中的浅槽隔离氧化物接触，浮栅的上表面和浅槽隔离氧化物的上表面齐平，刻蚀部分厚度浅槽隔离氧化物；将浮栅的边缘尖角圆角化；在浮栅的边缘尖角圆角化之后的半导体结构上形成绝缘层；在绝缘层上形成控制栅。本发明通过将浮栅的边缘尖角圆角化，形成具有圆弧形边缘的浮栅，由此降低了浮栅和控制栅边缘处电场强度的集中程度，使得浮栅中的电子不易从浮栅边缘处漏出，提高了浮栅器件的电子保持性。
Description
技术领域
本发明属于半导体制造技术领域，涉及一种提高浮栅器件电子保持性的方法及浮栅结构。
背景技术
随着市场对低功耗、大密度存储器件的需求，存储单元的特征尺寸不断缩小，电子保持性将成为衡量存储器件可靠性的最重要参数。
浮栅器件用作存储器件，在一般的存储器件中增加多晶硅浮栅，通过对浮栅的充放电，完成数据的写入与擦除，具有结构单元面积小、电子保持性好等优点。NOR Flash的自对准技术制作浮栅的时候充分利用了浮栅多晶硅与浅槽隔离(Shallow Trench Isolation，STI)氧化硅在特定研磨液下的不同化学机械研磨(Chemical Mechanical Polishing，CMP)特性，让不易被研磨的STI氧化硅自然的分割出浮栅，该技术具有工艺简单成本低的优点，但是浮栅的上表面在CMP过程中容易形成尖角。如图1所示，为现有技术提供的浮栅器件的结构示意图，该浮栅器件包括具有浅沟槽的半导体衬底10、填充半导体衬底10上的浅沟槽的隔离氧化物11、存储单元阈值电压离子注入区12、隧穿氧化层13、浮栅14、氧化物-氮化物-氧化物层15、控制栅16，其中，浮栅14的上表面边缘处为尖角，对应的，氧化物-氮化物-氧化物层15和控制栅16的拐角处也为尖角，造成控制栅16与浮栅14在尖角处电场强度集中，极大地影响了浮栅器件的电子保持性。
发明内容
鉴于此，本发明提供了一种提高浮栅器件电子保持性的方法及浮栅结构，目的在于降低浮栅和控制栅边缘处电场强度的集中程度，提高浮栅器件的电子保持性。
为实现上述目的，本发明采用如下技术方案：
第一方面，本发明实施例提供的一种提高浮栅器件电子保持性的方法，包括：
提供形成有浮栅的半导体结构，其中，所述浮栅两边与所述半导体结构中的浅槽隔离氧化物接触，所述浮栅的上表面和所述浅槽隔离氧化物的上表面齐平，刻蚀部分厚度所述浅槽隔离氧化物；
将所述浮栅的边缘尖角圆角化；
在浮栅的边缘尖角圆角化之后的半导体结构上形成绝缘层；
在所述绝缘层上形成控制栅。
进一步地，将所述浮栅的边缘尖角圆角化包括：
采用多晶硅氧化工艺在所述浮栅上生长氧化硅层；
采用湿法刻蚀工艺去除所述氧化硅层，以使所述浮栅的边缘尖角圆角化。
进一步地，将所述浮栅的边缘尖角圆角化包括：
采用干法刻蚀工艺刻蚀所述浮栅的边缘尖角，以使所述浮栅的边缘尖角圆角化。
进一步地，所述多晶硅氧化工艺为富硅氧化物工艺，采用所述富硅氧化物工艺在所述浮栅上生长氧化硅层；或者，
所述多晶硅氧化工艺为原位水汽生成工艺，采用所述原位水汽生成工艺在所述浮栅上生长氧化硅层。
进一步地，所述氧化硅层的厚度为10～100埃。
进一步地，采用炉管工艺在刻蚀之后的半导体结构上形成绝缘层。
进一步地，采用低压化学气相沉积法在所述绝缘层上形成控制栅。
另一方面，本发明实施例提供的一种浮栅器件，所述浮栅器件根据一方面中任一项所述的方法制备。
与现有技术相比，本发明技术方案的优点是：
本发明提供的一种提高浮栅器件电子保持性的方法及浮栅结构，与现有技术中相比，本发明通过将浮栅上表面边缘尖角圆角化，形成具有圆弧形边缘的浮栅，降低了浮栅和控制栅边缘处电场强度的集中程度，使得浮栅中的电子不易从浮栅边缘处漏出，提高了浮栅器件的电子保持性。
附图说明
下面将通过参照附图详细描述本发明或现有技术的示例性实施例，使本领域的普通技术人员更清楚本发明的上述及其他特征和优点，附图中：
图1为现有技术提供的浮栅器件的结构示意图；
图2为本发明实施例一提供的提高浮栅器件电子保持性的方法的流程示意图；
图3为本发明实施例二提供的提高浮栅器件电子保持性的方法的流程示意图；
图4a-4f为本发明实施例二提供的制备浮栅器件的流程示意图；
图5为本发明实施例三提供的浮栅结构的结构示意图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，以下将参照本发明实施例中的附图，通过实施方式清楚、完整地描述本发明的技术方案，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
实施例一
图2给出了本发明实施例一提供的提高浮栅器件电子保持性的方法的流程示意图，如图2所示，该方法包括：
101、提供形成有浮栅的半导体结构，其中，浮栅两边与半导体结构中的浅槽隔离氧化物接触，浮栅的上表面和浅槽隔离氧化物的上表面齐平，刻蚀部分厚度浅槽隔离氧化物。
浅槽隔离工艺通过利用氮化硅掩膜经过淀积、图形化、刻蚀硅后形成槽，并在槽中填充淀积氧化物，用于与硅隔离。本实施例中的浅槽隔离氧化物可以通过浅槽隔离工艺制备，该浅槽隔离氧化物可以为氧化硅。
示例性的，上述半导体结构包括半导体(例如硅)衬底、位于半导体衬底顶部的存储单元阈值电压离子注入区、位于半导体衬底之上的隧穿氧化层、位于隧穿氧化层之上的浮栅，以及位于浮栅两边、半导体衬底之上的浅槽隔离氧化物。其中，可以通过化学机械研磨将多余的浮栅去掉，使浮栅的上表面和浅槽隔离氧化物的上表面齐平，以分割出浮栅。然后刻蚀掉部分厚度的浅槽隔离氧化物，以增加浮栅和控制栅的耦合电容；其中，刻蚀部分厚度的浅槽隔离氧化物可以采用湿法刻蚀，也可以采用干法刻蚀，本实施例不作限制。
102、将浮栅的边缘尖角圆角化。
由于浮栅表面进行过化学机械研磨，因此浮栅的上表面边缘会形成尖角，当部分厚度的浅槽隔离氧化物被刻蚀后，浮栅两侧边缘的尖角裸露出来，会造成控制栅与浮栅在尖角处电场强度集中，浮栅中的电子容易从此高电场强度处漏掉，极大地影响了浮栅器件的电子保持性。
示例性的，本实施例可以将浮栅的边缘尖角圆角化，以去除浮栅的边缘尖角，消除浮栅与控制栅的局部高电场强度，降低浮栅中的电子从高电场强度处漏掉的概率，提高浮栅器件的电子保持性。
103、在浮栅的边缘尖角圆角化之后的半导体结构上形成绝缘层。
浮栅和控制栅之间应绝缘，因此在浮栅的边缘尖角圆角化之后的半导体结构上形成绝缘层，该绝缘层使浮栅和控制栅之间绝缘。示例性的，该绝缘层可以是单一的氧化硅层或氮化硅层，也可以是由氧化硅和氮化硅组合而成。在本实施例中，则具体以绝缘层由氧化硅层-氮化硅层-氧化硅层的依次叠层结构ONO组合而成为例进行描述。本实施例可以采用炉管工艺在刻蚀后的半导体结构上形成ONO，由于浮栅的边缘尖角已经去除，使得ONO与浮栅有良好的接触表面，因此，在浮栅上形成的ONO在浮栅边缘处不会形成尖角，而是圆弧曲面，以使在ONO上形成的控制栅在此处也不会形成尖角。
104、在绝缘层上形成控制栅。
示例性的，本实施例可以采用低压化学气相沉积法在绝缘层上形成控制栅。该操作中，采用低压化学气相沉积法紧贴着ONO上表面沉积多晶硅层，以形成控制栅，且该控制栅在对应浮栅边缘处呈圆弧曲面。
本实施例中的浮栅器件可以是NOR型闪存，也可以是NAND型闪存，或者是其他浮栅器件，对此不作限制。
本发明实施例一提供的提高浮栅器件电子保持性的方法，通过将浮栅上表面的边缘尖角圆角化，形成具有圆弧形边缘的浮栅，降低了浮栅和控制栅边缘处电场强度的集中程度，使得浮栅中的电子不易从浮栅边缘处漏出，提高了浮栅器件的电子保持性。
实施例二
图3给出了本发明实施例二提供的提高浮栅器件电子保持性的方法的流程示意图，本实施例以上述实施例为基础进行优化，在本实施例中，将步骤将浮栅的边缘尖角圆角化优化为：采用多晶硅氧化工艺在浮栅上生长氧化硅层；采用湿法刻蚀工艺或干法刻蚀工艺去除氧化硅层，以使浮栅的边缘尖角圆角化。
相应的，本实施例的方法包括如下步骤：
201、提供形成有浮栅的半导体结构，其中，浮栅两边与半导体结构中的浅槽隔离氧化物接触，浮栅的上表面和浅槽隔离氧化物的上表面齐平，刻蚀部分厚度浅槽隔离氧化物。
参考图4a，提供形成有浮栅24的半导体结构，该半导体结构包括半导体(例如硅)衬底20、位于半导体衬底20顶部的存储单元阈值电压离子注入区22、位于半导体衬底20之上的隧穿氧化层23、位于隧穿氧化层23之上的浮栅24，以及位于浮栅24两边、半导体衬底20之上的浅槽隔离氧化物21。参考图4b，刻蚀掉部分厚度的浅槽隔离氧化物21，以增加浮栅24和控制栅的耦合电容。
202、采用多晶硅氧化工艺在浮栅上生长氧化硅层。
参考图4c，本实施例可以采用多晶硅氧化工艺在浮栅24上生长氧化硅层30。其中，多晶硅氧化工艺可以为富硅氧化物工艺，采用富硅氧化物工艺在浮栅24上生长氧化硅层30；多晶硅氧化工艺也可以为原位水汽生成工艺，采用原位水汽生成工艺在浮栅24上生长氧化硅层30；在此还可以采用其他的多晶硅氧化工艺生长氧化硅层30，本实施例不作限制。其中，氧化硅层的厚度为10～100埃。由于浮栅边缘处角度(270度)比其他地方角度(180度)大，使得浮栅边缘处多晶硅的氧化速度快，很容易形成圆弧状的浮栅上表面边缘，以使浮栅边缘尖角圆角化。
203、采用刻蚀工艺去除氧化硅层，以使浮栅的边缘尖角圆角化。
参考图4d，示例性的，可选地，基于上述操作，本实施例可以采用湿法刻蚀工艺去除上述氧化硅层。具体的，采用氢氟酸对氧化硅层进行腐蚀，至露出未被氧化的浮栅24，以使浮栅24的边缘尖角圆角化。
可选地，对于步骤203，本实施例也可以直接采用干法刻蚀工艺直接刻蚀掉浮栅上生长的氧化硅层，以使浮栅的边缘尖角圆角化。
204、在浮栅的边缘尖角圆角化之后的半导体结构上形成绝缘层。
参考图4e，示例性的，该绝缘层25可以是单一的氧化硅层或氮化硅层，也可以是由氧化硅和氮化硅组合而成。在本实施例中，则具体以绝缘层25由氧化硅层-氮化硅层-氧化硅层的依次叠层结构ONO组合而成为例进行描述。本实施例可以采用炉管工艺在刻蚀后的半导体结构上形成绝缘层25。
205、在绝缘层上形成控制栅。
参考图4f，示例性的，本实施例可以采用低压化学气相沉积法在绝缘层25上形成控制栅26。
本发明实施例二提供的提高浮栅器件电子保持性的方法，通过多晶硅氧化工艺生长氧化硅层，再通过湿法刻蚀工艺或通过干法刻蚀工艺刻蚀掉氧化硅层，以将浮栅经化学机械研磨之后形成的上表面边缘尖角除去，形成圆角形的光滑表面，降低了浮栅和控制栅边缘处电场强度的集中程度，使得浮栅中的电子不易从浮栅边缘处漏出，提高了浮栅器件的电子保持性。
实施例三
图5给出了本发明实施例三提供的浮栅结构的结构示意图。如图5所示，该结构包括半导体结构、位于半导体结构之上的绝缘层25和位于绝缘层25之上的控制栅26；其中，半导体结构包括半导体衬底20、位于半导体衬底20顶部的存储单元阈值电压离子注入区22、位于半导体衬底20之上的隧穿氧化层23、位于隧穿氧化层23之上的浮栅24、以及位于浮栅24两边、半导体衬底20之上的浅槽隔离氧化物21。其中，浮栅24的上表面边缘呈圆角状。
本实施例三提供的浮栅结构可根据本发明方法实施例中的方法制备。
本发明实施例三提供的浮栅结构，通过刻蚀工艺，将浮栅经化学机械研磨之后形成的上表面边缘尖角除去，形成圆角形的光滑表面，降低了浮栅和控制栅边缘处电场强度的集中程度，使得浮栅中的电子不易从浮栅边缘处漏出，将其制备到浮栅器件中，可以提高浮栅器件的电子保持性。
上述仅对本发明中的具体实施例加以说明，但并不能作为本发明的保护范围，凡是依据本发明中的设计精神所作出的等效变化或修饰或等比例放大或缩小等，均应认为落入本发明的保护范围。
Claims (8)
1.一种提高浮栅器件电子保持性的方法，其特征在于，包括：
提供形成有浮栅的半导体结构，其中，所述浮栅两边与所述半导体结构中的浅槽隔离氧化物接触，所述浮栅的上表面和所述浅槽隔离氧化物的上表面齐平，刻蚀部分厚度所述浅槽隔离氧化物；
将所述浮栅的边缘尖角圆角化；
在浮栅的边缘尖角圆角化之后的半导体结构上形成绝缘层；
在所述绝缘层上形成控制栅。
2.根据权利要求1所述的提高浮栅器件电子保持性的方法，其特征在于，将所述浮栅的边缘尖角圆角化包括：
采用多晶硅氧化工艺在所述浮栅上生长氧化硅层；
采用湿法刻蚀工艺去除所述氧化硅层，以使所述浮栅的边缘尖角圆角化。
3.根据权利要求1所述的提高浮栅器件电子保持性的方法，其特征在于，将所述浮栅的边缘尖角圆角化包括：
采用干法刻蚀工艺刻蚀所述浮栅的边缘尖角，以使所述浮栅的边缘尖角圆角化。
4.根据权利要求2所述的提高浮栅器件电子保持性的方法，其特征在于，所述多晶硅氧化工艺为富硅氧化物工艺，采用所述富硅氧化物工艺在所述浮栅上生长氧化硅层；或者，
所述多晶硅氧化工艺为原位水汽生成工艺，采用所述原位水汽生成工艺在所述浮栅上生长氧化硅层。
5.根据权利要求3所述的提高浮栅器件电子保持性的方法，其特征在于，所述氧化硅层的厚度为10～100埃。
6.根据权利要求1所述的提高浮栅器件电子保持性的方法，其特征在于，采用炉管工艺在刻蚀之后的半导体结构上形成绝缘层。
7.根据权利要求1所述的提高浮栅器件电子保持性的方法，其特征在于，采用低压化学气相沉积法在所述绝缘层上形成控制栅。
8.一种浮栅结构，其特征在于，所述浮栅结构根据权利要求1-7任一项所述的方法制备。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201510177041.2A CN106158613A (zh) | 2015-04-15 | 2015-04-15 | 一种提高浮栅器件电子保持性的方法及浮栅结构 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201510177041.2A CN106158613A (zh) | 2015-04-15 | 2015-04-15 | 一种提高浮栅器件电子保持性的方法及浮栅结构 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN106158613A true CN106158613A (zh) | 2016-11-23 |
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ID=57336959
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201510177041.2A Pending CN106158613A (zh) | 2015-04-15 | 2015-04-15 | 一种提高浮栅器件电子保持性的方法及浮栅结构 |
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107230678A (zh) * | 2017-08-09 | 2017-10-03 | 上海华虹宏力半导体制造有限公司 | 闪存的制造方法 |
| CN110391246A (zh) * | 2019-07-22 | 2019-10-29 | 上海华力微电子有限公司 | 一种提高sonos有源区边角圆度的方法 |
| CN116759307A (zh) * | 2023-08-07 | 2023-09-15 | 杭州谱析光晶半导体科技有限公司 | 一种圆角顶角的多晶硅刻蚀方法 |
Citations (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5770501A (en) * | 1995-12-22 | 1998-06-23 | United Microelectronics Corporation | Process of fabricating NAND-structure flash EEPROM using liquid phase deposition |
| US6143624A (en) * | 1998-10-14 | 2000-11-07 | Advanced Micro Devices, Inc. | Shallow trench isolation formation with spacer-assisted ion implantation |
| CN1300444A (zh) * | 1999-02-23 | 2001-06-20 | 阿克特兰斯***公司 | 带自对准栅极的快闪存储单元及其制造方法 |
| CN101159237A (zh) * | 2006-10-08 | 2008-04-09 | 上海华虹Nec电子有限公司 | 改善高压栅氧均匀性的预非晶化离子注入工艺 |
| CN101740510A (zh) * | 2008-11-27 | 2010-06-16 | 上海华虹Nec电子有限公司 | 形成厚度均匀的栅氧化层的方法 |
| CN102593038A (zh) * | 2011-01-17 | 2012-07-18 | 上海华虹Nec电子有限公司 | 浅沟槽隔离的制造方法 |
| CN103258860A (zh) * | 2012-02-16 | 2013-08-21 | 中国科学院微电子研究所 | 半导体存储器及其制造方法 |
| CN103943549A (zh) * | 2014-04-28 | 2014-07-23 | 上海华力微电子有限公司 | 一种浅沟槽氧化物空洞和浮栅极多晶硅凹点的消除方法 |
| CN104103681A (zh) * | 2014-07-02 | 2014-10-15 | 武汉新芯集成电路制造有限公司 | 浮栅结构及其制造方法 |
-
2015
- 2015-04-15 CN CN201510177041.2A patent/CN106158613A/zh active Pending
Patent Citations (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5770501A (en) * | 1995-12-22 | 1998-06-23 | United Microelectronics Corporation | Process of fabricating NAND-structure flash EEPROM using liquid phase deposition |
| US6143624A (en) * | 1998-10-14 | 2000-11-07 | Advanced Micro Devices, Inc. | Shallow trench isolation formation with spacer-assisted ion implantation |
| CN1300444A (zh) * | 1999-02-23 | 2001-06-20 | 阿克特兰斯***公司 | 带自对准栅极的快闪存储单元及其制造方法 |
| CN101159237A (zh) * | 2006-10-08 | 2008-04-09 | 上海华虹Nec电子有限公司 | 改善高压栅氧均匀性的预非晶化离子注入工艺 |
| CN101740510A (zh) * | 2008-11-27 | 2010-06-16 | 上海华虹Nec电子有限公司 | 形成厚度均匀的栅氧化层的方法 |
| CN102593038A (zh) * | 2011-01-17 | 2012-07-18 | 上海华虹Nec电子有限公司 | 浅沟槽隔离的制造方法 |
| CN103258860A (zh) * | 2012-02-16 | 2013-08-21 | 中国科学院微电子研究所 | 半导体存储器及其制造方法 |
| CN103943549A (zh) * | 2014-04-28 | 2014-07-23 | 上海华力微电子有限公司 | 一种浅沟槽氧化物空洞和浮栅极多晶硅凹点的消除方法 |
| CN104103681A (zh) * | 2014-07-02 | 2014-10-15 | 武汉新芯集成电路制造有限公司 | 浮栅结构及其制造方法 |
Non-Patent Citations (1)
| Title |
|---|
| 潘桂忠: "热氧化", 《MOS集成电路工艺与制造技术》 * |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107230678A (zh) * | 2017-08-09 | 2017-10-03 | 上海华虹宏力半导体制造有限公司 | 闪存的制造方法 |
| CN107230678B (zh) * | 2017-08-09 | 2020-04-10 | 上海华虹宏力半导体制造有限公司 | 闪存的制造方法 |
| CN110391246A (zh) * | 2019-07-22 | 2019-10-29 | 上海华力微电子有限公司 | 一种提高sonos有源区边角圆度的方法 |
| CN116759307A (zh) * | 2023-08-07 | 2023-09-15 | 杭州谱析光晶半导体科技有限公司 | 一种圆角顶角的多晶硅刻蚀方法 |
| CN116759307B (zh) * | 2023-08-07 | 2024-02-02 | 杭州谱析光晶半导体科技有限公司 | 一种圆角顶角的多晶硅刻蚀方法 |
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| RJ01 | Rejection of invention patent application after publication |