CN105761687A - 移位寄存器及移位寄存电路 - Google Patents

移位寄存器及移位寄存电路 Download PDF

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Abstract

移位寄存器及移位寄存电路。该移位寄存电路包含N级移位寄存器，其中第n级移位寄存器包含驱动电路、上拉电路、及下拉电路。驱动电路根据第(n?1)级移位寄存器输出的主要上拉信号以及第(n?1?M)级移位寄存器输出的预充上拉信号输出本级移位寄存器的栅极信号。上拉电路输出本级移位寄存器的主要上拉信号及辅助上拉信号至第(n+1)级移位寄存器，及输出本级移位寄存器的预充上拉信号至第(n+1+M)级级移位寄存器。下拉电路根据第(n?M+2)级移位寄存器、第(n?1)级移位寄存器、第(n+2)级移位寄存器以及本级移位寄存器之内部节点的电位下拉栅极信号及内部节电的电位。

Description

移位寄存器及移位寄存电路
技术领域
本发明涉及一种移位寄存电路，特别涉及一种能够支持极性反转并提供像素预充电功能的移位寄存电路。
背景技术
为了避免液晶显示器中的液晶分子因为长时间被固定在相同极性的偏压下，导致液晶分子的特性衰退而造成画面质量下降，因此现有技术液晶显示器常会利用极性反转的方法，避免液晶分子长时间接受相同极性的偏压。举例来说，现有技术的液晶显示器可以在每一个帧周期结束后，反转液晶分子所接受的偏压极性。而在较大尺寸的液晶显示器中，为了避免在反转急性时与内部信号造成串扰(crosstalk)，因此现有技术也提出了如列反转(columninversion)或点反转(dotinversion)的方式，使得相邻两列或任两相邻的像素的液晶分子会接收到相反极性的偏压。
在极性反转之后，由于液晶分子偏转角度相反，因此液晶分子所需要的转向时间也可能会随之增加。为了避免液晶分子的转向跟不上帧内容更新的速度，现有技术还会通过预充电的方式，让像素在接受正确的数据电压之前，预先接收即将用以偏转的极性的偏压，使得像素可以预先转向，如此即可减少液晶分子所需要的转向时间。在现有技术中，若液晶显示器是以列反转的方式进行极性反转，则由于在列反转中，同一列的像素将受到相同极性的偏压，因此液晶显示器中的移位寄存电路可以在输出栅极信号以开启一行像素时，同时也将栅极信号输出至下一行像素以对下一行像素中的液晶分子进行预充电。
然而若液晶显示器是以点反转的方式进行极性反转，则由于任两相邻的像素都会接收到不同极性的偏压，因此无法适用上述在列反转的液晶显示器的移位寄存电路。此外，液晶显示器为符合各种应用的不同需求，在设计极性反转时，还可能以其他排列的方式来进行极性反转，使得预充电的功能不易实施。因此如何让移位寄存电路能够支持包含列反转以及其他排列方式的预充电功能，即成为一个有待解决的问题。
发明内容
本发明的一实施例提供一种移位寄存器，移位寄存器包含第一节点、第二节点、驱动电路、上拉电路及下拉电路。第一节点可接收前一级移位寄存器输出的辅助上拉信号，第二节点，可接收前一级移位寄存器输出的主要上拉信号及前(M+1)级移位寄存器输出的预充上拉信号，M为大于3的整数。
驱动电路耦接于第二节点，用以根据第二节点的电位及时钟信号输出移位寄存器的栅极信号。上拉电路包含第一开关及上拉输出电路。第一开关具有第一端、第二端及控制端，第一开关的第一端接收时钟信号、第一开关的第二端耦接于第三节点，而第一开关的控制端耦接于第一节点。上拉输出电路耦接于第三节点，用以输出移位寄存器的主要上拉信号、预充上拉信号及辅助上拉信号。
下拉电路耦接于第一节点、第二节点及第三节点，用以根据前(M-2)级移位寄存器的第三节点的电位及后二级移位寄存器的第三节点的电位下拉第一节点及第二节点的电位，并根据第二节点的电位及前一级移位寄存器的第二节点的电位下拉栅极信号、第一节点、移位寄存器的第二节点及移位寄存器的第三节点的电位。
本发明的另一实施例提供一种移位寄存电路，移位寄存电路根据不同时为高电位的M个时钟信号输出多个栅极信号，移位寄存电路包含N级移位寄存器。N级移位寄存器中的第n级移位寄存器包含：第一节点、第二节点、驱动电路、上拉电路及下拉电路。M为大于3的整数，N为大于M的两倍的整数，且n为大于M的整数。N级移位寄存器中相差M级的两移位寄存器会根据M个时钟信号中相同的时钟信号输出栅极信号。
第一节点接收第(n-1)级移位寄存器输出的辅助上拉信号。第二节点接收第(n-1)级移位寄存器输出的主要上拉信号及第(n-1-M)级移位寄存器输出的预充上拉信号。驱动电路耦接于第n级移位寄存器的第二节点，用以根据第n级移位寄存器的第二节点的电位及M个时钟信号中之一时钟信号输出第n级移位寄存器的栅极信号。
上拉电路包含第一开关及上拉输出电路。第一开关具有第一端、第二端及控制端，第一开关的第一端接收时钟信号、第一开关的第二端耦接于第三节点，而第一开关的控制端耦接于第n级移位寄存器的第一节点。上拉输出电路耦接于第n级移位寄存器的第三节点，用以输出第n级移位寄存器的主要上拉信号、预充上拉信号及辅助上拉信号；及
下拉电路耦接于第n级移位寄存器的第一节点、第二节点及第三节点，用以根据第(n-M+2)级移位寄存器的第三节点的电位及第(n+2)级移位寄存器的第三节点的电位下拉第n级移位寄存器的第一节点及第二节点的电位，并根据第n级移位寄存器的第二节点的电位及第(n-1)级移位寄存器的第二节点的电位下拉第n级移位寄存器的栅极信号及第n级移位寄存器的第一节点、第二节点及第三节点的电位。
附图说明
图1为本发明一实施例的移位寄存电路的示意图。
图2为本发明一实施例的图1的移位寄存电路的移位寄存器的示意图。
图3为本发明一实施例的图2的移位寄存器的操作时序图。
图4为本发明另一实施例的图1的移位寄存电路的移位寄存器的示意图。
图5为本发明另一实施例的图1的移位寄存电路的移位寄存器的示意图。
【符号说明】
10移位寄存电路
1001、1002、1003、1004、1005、1006、移位寄存器
1007、1008、1009、10010、10011、10012、
100n、100’n
HC1、HC2、HC3、HC4时钟信号
SI初始信号
SQ5、SQ6、SQn、SQ(n-1)主要上拉信号
SR5、SR6、SRn、SR(n-1)辅助上拉信号
SQ’1、SQ’6、SQ’n、SQ’(n-1-M)预充上拉信号
R6、Rn、Rm、R(m-1)第一节点
Q5、Q6、Qn、Q(n-1)第二节点
T4、T6、T8、Tn、T(n+2)、T(n-M+2)第三节点
110驱动电路
120上拉电路
122上拉输出电路
130下拉电路
132第一下拉单元
134第二下拉单元
LC1第一选择信号
LC2第二选择信号
VGH高电位
VGL低电位
C1电容
M1第一开关
M2A、M2B第二开关
M3A、M3B第三开关
M4A、M4B第四开关
M5第五开关
M6第六开关
M7第七开关
M8第八开关
M9第九开关
M10第十开关
M11第十一开关
M12第十二开关
M13第十三开关
M14第十四开关
M15第十五开关
M16第十六开关
M17第十七开关
M18第十八开关
M19第十九开关
M20第二十开关
M21第二十一开关
M22第二十二开关
M23第二十三开关
M24第二十四开关
M25第二十五开关
M26第二十六开关
M27第二十七开关
M28第二十八开关
Gn、G6栅极信号
TP1第一时段
TP2第二时段
TP3第三时段
TP4第四时段
TP5第五时段
TP6第六时段
TP7第七时段
TP8第八时段
具体实施方式
图1为本发明一实施例的移位寄存电路10的示意图。移位寄存电路10可包含N级移位寄存器，并可根据不同时为高电位的M个时钟信号输出多个栅极信号G1至GN，M为大于3的整数，且N为大于M的两倍的整数。在图1的实施例中，M为4且N为12。
图3包含移位寄存电路10所接收的四个时钟信号HC1至HC4的时序图。在图3中，时钟信号HC1至HC4具有相同的周期，并会依序轮流由低电位VGL变为高电位VGH，且时钟信号HC1至HC4为高电位VGH的时间互不相重叠。在图1中，每一级移位寄存器会与其相差M级的移位寄存器接收相同的时钟信号，例如第一级移位寄存器1001与第五级移位寄存器1005会同样接收到时钟信号HC1，而第二级移位寄存器1002与第六级移位寄存器1006会同样接收到时钟信号HC2，并依此类推。当然，在本发明的其他实施例中，移位寄存电路也可根据不同数量的时钟信号，例如8个、16个时钟信号，来输出栅极信号。
图2为移位寄存器10中的第n级移位寄存器100n的示意图，n为大于M的整数。第n级移位寄存器100n包含第一节点Rn、第二节点Qn、驱动电路110、上拉电路120及下拉电路130。
第一节点Rn接收第(n-1)级移位寄存器(即第n级移位寄存器100n的前一级移位寄存器)输出的辅助上拉信号SR(n-1)。第二节点Qn接收第(n-1)级移位寄存器输出的主要上拉信号SQ(n-1)及第(n-1-M)级移位寄存器(即第n级移位寄存器100n的前(M+1)级移位寄存器)输出的预充上拉信号SQ’(n-1-M)。举例来说，在n为6的情况下，第(n-1-M)级移位寄存器即为图1中的第一级移位寄存器1001。
驱动电路110耦接于第n级移位寄存器100n的第二节点Qn，并可根据第n级移位寄存器100n的第二节点Qn的电位及第n级移位寄存器100n所接收到的时钟信号输出第n级移位寄存器100n的栅极信号Gn。在移位寄存电路10中，第6级移位寄存器1006所接收到的时钟信号为HC2，而对第5级移位寄存器1005而言，第5级移位寄存器1005所接收到的时钟信号则为HC1。
上拉电路120包含第一开关M1及上拉输出电路122。第一开关M1具有第一端、第二端及控制端。第一开关M1的第一端接收时钟信号，第一开关M1的第二端耦接于第n级移位寄存器100n的第三节点Tn，而第一开关M1的控制端耦接于第n级移位寄存器100n的第一节点Rn。上拉输出电路122耦接于第n级移位寄存器100n的第三节点Tn，用以输出第n级移位寄存器100n的主要上拉信号SQn、预充上拉信号SQ’n及辅助上拉信号SRn。
在图2中，上拉输出电路122包含第二开关M2A至第四开关M4A。第二开关M2A具有第一端、第二端及控制端，第二开关M2A的第一端耦接于第n级移位寄存器100n的第三节点Tn，第二开关M2A的第二端输出第n级移位寄存器100n的辅助上拉信号SRn，而第二开关M2A的控制端耦接于第二开关M2A的第一端。第三开关M3A具有第一端、第二端及控制端，第三开关M3A的第一端耦接于第n级移位寄存器100n的第三节点Tn，第三开关M3A的第二端输出第n级移位寄存器100n的主要上拉信号SQn，而第三开关M3A的控制端耦接于第三开关M3A的第一端。第四开关M4A具有第一端、第二端及控制端，第四开关M4A的第一端耦接于第n级移位寄存器100n的第三节点Tn，第四开关M4A的第二端输出第n级移位寄存器100n的预充上拉信号SQ’n，而第四开关M4A的控制端耦接于第四开关M4A的第一端。
下拉电路130耦接于第n级移位寄存器100n的第一节点Rn、第二节点Qn及第三节点Tn，并可根据第(n-M+2)级移位寄存器(亦即第n级移位寄存器100n的前(M-2)级移位寄存器)的第三节点T(n-M+2)的电位及第(n+2)级移位寄存器(亦即第n级移位寄存器100n的后两级移位寄存器)的第三节点T(n+2)的电位来下拉第n级移位寄存器100n的第一节点Rn及第二节点Qn的电位，并根据第n级移位寄存器100n的第二节点Qn的电位及第(n-1)级移位寄存器(亦即第n级移位寄存器100n之前一级移位寄存器)的第二节点Q(n-1)的电位下拉第n级移位寄存器100n的栅极信号Gn及第n级移位寄存器100n的第一节点Qn、第二节点Rn及第三节点Tn的电位。
此外，在图2中，第n级移位寄存器100n的主要上拉信号SQn会输出至第(n+1)级移位寄存器(亦即第n级移位寄存器100n的后一级移位寄存器，例如在图1中，第六级移位寄存器1006的主要上拉信号SQ6会输出至第七级移位寄存器1007)的第二节点Q(n+1)，第n级移位寄存器100n的预充上拉信号SQ’n会输出至第(n+1+M)级移位寄存器(亦即第n级移位寄存器100n之后(M+1)级移位寄存器，例如在图1中，第六级移位寄存器1006的预充上拉信号SQ’6会输出至第十一级移位寄存器10011)的第二节点Q(n+1+M)，而第n级移位寄存器100n的辅助上拉信号SRn会输出至第(n+1)级移位寄存器(亦即第n级移位寄存器100n的后一级移位寄存器，例如在图1中，第六级移位寄存器1006的辅助上拉信号SR6会输出至第七级移位寄存器1007)的第一节点R(n+1)。
在图2中，下拉电路130包含第五开关M5至第七开关M7、第一下拉单元132及第二下拉单元134。第五开关M5具有第一端、第二端及控制端，第五开关M5的第一端耦接于第n级移位寄存器100n的第二节点Qn，第五开关M5的第二端用以接收低电位VGL，而第五开关M5的控制端耦接于第(n-M+2)级移位寄存器(亦即第n级移位寄存器100n的前(M-2)级移位寄存器)的第三节点T(n-M+2)。第六开关M6具有第一端、第二端及控制端，第六开关M6的第一端耦接于第n级移位寄存器100n的第二节点Qn，第六开关M6的第二端接收低电位VGL，而第六开关M6的控制端耦接于第(n+2)级移位寄存器(亦即第n级移位寄存器100n的后两级移位寄存器)的第三节点T(n+2)。第七开关M7具有第一端、第二端及控制端，第七开关M7的第一端耦接于移位寄存器100n的第一节点Rn，第七开关M7的第二端接收低电位VGL，而第七开关M7的控制端耦接于第(n+2)级移位寄存器(亦即第n级移位寄存器100n的后两级移位寄存器)的第三节点T(n+2)。
此外，为了避免晶体管长时间受到固定的偏压而导致特性衰退，图3的第n级移位寄存器100n可轮流利用架构互相对称的第一下拉单元132及第二下拉单元134来稳定或下拉对内部节点及输出信号的电位。
第一下拉单元132包含第八开关M8至第十七开关M17。第八开关M8具有第一端、第二端及控制端，第八开关M8的第一端可接收第一选择信号LC1，而第八开关M8的控制端耦接于第八开关M8的第一端。第九开关M9具有第一端、第二端及控制端，第九开关M9的第一端耦接于第八开关M8的第一端，而第九开关M9的控制端耦接于第八开关M8的第二端。第十开关M10具有第一端、第二端及控制端，第十开关M10的第一端耦接于第八开关M8的第二端，第十开关M10的第二端可接收低电位VGL，而第十开关M10的控制端耦接于第(n-1)级移位寄存器(亦即第n级移位寄存器100n之前一级移位寄存器)的第二节点Q(n-1)。第十一开关M11具有第一端、第二端及控制端，第十一开关M11的第一端耦接于第九开关M9的第二端，第十一开关M11的第二端可接收低电位VGL，而第十一开关M11的控制端耦接于第(n-1)级移位寄存器的第二节点Q(n-1)。第十二开关M12具有第一端、第二端及控制端，第十二开关M12的第一端耦接于第八开关M8的第二端，第十二开关M12的第二端可接收低电位VGL，而第十二开关M12的控制端耦接于第n级移位寄存器100n的第二节点Qn。第十三开关M13具有第一端、第二端及控制端，第十三开关M13的第一端耦接于第九开关M9的第二端，第十三开关M13的第二端可接收低电位VGL，而第十三开关M13的控制端耦接于第n级移位寄存器100n的第二节点Qn。第十四开关M14具有第一端、第二端及控制端，第十四开关M14的第一端耦接于第n级移位寄存器100n的第二节点Qn，第十四开关M14的第二端可接收低电位VGL，而第十四开关M14的控制端耦接于第九开关M9的第二端。第十五开关M15具有第一端、第二端及控制端，第十五开关M15的第一端耦接至第n级移位寄存器100n的驱动电路110以接收第n级移位寄存器100n的栅极信号Gn，第十五开关M15的第二端可接收低电位VGL，而第十五开关M15的控制端耦接于第九开关M9的第二端。第十六开关M16具有第一端、第二端及控制端，第十六开关M16的第一端耦接于第n级移位寄存器100n的第三节点Tn，第十六开关M16的第二端可接收低电位VGL，而第十六开关M16的控制端耦接于第九开关M9的第二端。第十七开关M17具有第一端、第二端及控制端，第十七开关M17的第一端耦接于第n级移位寄存器100n的第一节点Rn，第十七开关M17的第二端可接收低电位VGL，而第十七开关M17的控制端耦接于第九开关M9的第二端。
第二下拉单元134包含第十八开关M18至第二十七开关M27。第十八开关M18具有第一端、第二端及控制端，第十八开关M18的第一端可接收第二选择信号LC2，而第十八开关M18的控制端耦接于第十八开关M18的第一端。第十九开关M19具有第一端、第二端及控制端，第十九开关M19的第一端耦接于第十八开关M18的第一端，而第十九开关M19的控制端耦接于第十八开关M18的第二端。第二十开关M20具有第一端、第二端及控制端，第二十开关M20的第一端耦接于第十八开关M18的第二端，第二十开关M20的第二端可接收低电位VGL，而第二十开关M20的控制端耦接于第(n-1)级移位寄存器的第二节点Q(n-1)。第二十一开关M21具有第一端、第二端及控制端，第二十一开关M21的第一端耦接于第十九开关M19的第二端，第二十一开关M21的第二端可接收低电位VGL，而第二十一开关M21的控制端耦接于第(n-1)级移位寄存器的第二节点Q(n-1)。第二十二开关M22具有第一端、第二端及控制端，第二十二开关M22的第一端耦接于第十八开关M18的第二端，第二十二开关M22的第二端可接收低电位VGL，而第二十二开关M22的控制端耦接于第n级移位寄存器100n的第二节点Qn。第二十三开关M23具有第一端、第二端及控制端，第二十三开关M23的第一端耦接于第十九开关M19的第二端，第二十三开关M23的第二端可接收低电位VGL，而第二十三开关M23的控制端耦接于第n级移位寄存器100n的第二节点Qn。第二十四开关M24具有第一端、第二端及控制端，第二十四开关M24的第一端耦接于第n级移位寄存器100n的第二节点Qn，第二十四开关M24的第二端可接收低电位VGL，而第二十四开关M24的控制端耦接于第十九开关M19的第二端。第二十五开关M25具有第一端、第二端及控制端，第二十五开关M25的第一端耦接至第n级移位寄存器100n的驱动电路110以接收第n级移位寄存器100n的栅极信号Gn，第二十五开关M25的第二端可接收低电位VGL，而第二十五开关M25的控制端耦接于第十九开关M19的第二端。第二十六开关M26具有第一端、第二端及控制端，第二十六开关M26的第一端耦接于第n级移位寄存器100n的第三节点Tn，第二十六开关M26的第二端可接收低电位VGL，而第二十六开关M26的控制端耦接于第十九开关M19的第二端。第二十七开关M27具有第一端、第二端及控制端，第二十七开关M27的第一端耦接于第n级移位寄存器100n的第一节点Rn，第二十七开关M27的第二端可接收低电位VGL，而第二十七开关M27的控制端耦接于第十九开关M19的第二端。
第n级移位寄存器100n的驱动电路110包含第二十八开关M28及电容C1。第二十八开关M28具有第一端、第二端及控制端，第二十八开关M28的第一端可接收时钟信号(以第6级移位寄存器1006为例，其时钟信号为HC2)，第二十八开关M28的第二端用以输出第n级移位寄存器100n的栅极信号Gn，而第二十八开关M28的控制端耦接于第n级移位寄存器100n的第二节点Qn。电容C1具有第一端及第二端，电容C1的第一端耦接于第二十八开关M28的控制端，而电容C1的第二端耦接于第二十八开关M28的第二端。
图3为图1的第六级移位寄存器1006的操作时序图。在图3的实施例中，第一选择信号LC1会保持在高电位VGH，而第二选择信号LC2会保持在低电位VGL，因此第六级移位寄存器1006的下拉电路主要是靠第五开关M5至第七开关M7及其第一下拉单元132来稳定内部节点的电压。在本发明的实施例中，第一选择信号LC1和第二选择信号LC2会轮流保持在高电位VGH，使得移位寄存器1006可以轮流利用第一下拉单元132或第二下拉单元134来稳定内部节点的电压，亦即，当第二选择信号LC2保持在高电位VGH，且第一选择信号LC1保持在低电位VGL时，第六级移位寄存器1006的下拉电路130则会依靠第五开关M5至第七开关M7及其第二下拉单元134来稳定内部节点Rn、Qn及Tn以及栅极信号G6的电压。
在图3的第一时段TP1中，时钟信号HC1为高电位VGH，时钟信号HC2为低电位VGL，由第一级移位寄存器1001输出的预充上拉信号SQ’1为高电位VGH，而由第五级移位寄存器1005输出的主要上拉信号SQ5及辅助上拉信号SR5的电位则为浮接状态。由于第六级移位寄存器1006的第二节点Q6会接收预充上拉信号SQ’1，因此第六级移位寄存器1006的第二节点Q6的电位也会被提升到高电位VGH，并对电容C1充电。此外，由于第五级移位寄存器1005的第二节点Q5也会处于高电位VGH(约为第一时段TP1中，第二节点Q6电位的两倍2VGH)，因此第六级移位寄存器1006的第十开关M10至第十三开关M13都会被导通，使得第十四开关M14至第十七开关M17都会被截止，因此不会下拉第六级移位寄存器1006的第一节点R6及第二节点Q6的电位。再者，第四级移位寄存器1004及第八级移位寄存器1008的第三节点T4及T8也都处于低电位VGL，所以第六级移位寄存器1006的第五开关M5至第七开关M7也不会下拉第六级移位寄存器1006的第一节点R6及第二节点Q6的电位。
在第二时段TP2中，时钟信号HC1为低电位VGL，时钟信号HC2为高电位VGH，由第一级移位寄存器1001输出的预充上拉信号SQ’1的电位为浮接状态，而由第五级移位寄存器1005输出的主要上拉信号SQ5及辅助上拉信号SR5的电位亦皆为浮接状态。时钟信号HC2会通过电容C1将第六级移位寄存器1006的第二节点Q6的电位耦合至约原来电位的两倍的高电位2VGH，而第六级移位寄存器1006即可通过第二十八开关M28输出具有高电位VGH的栅极信号G6。此外，第六级移位寄存器1006的第十开关M10至第十三开关M13仍会被导通，而第十四开关M14至第十七开关M17仍会被截止，因此不会下拉第六级移位寄存器1006的第一节点R6及第二节点Q6的电位。
在第三时段TP3中，时钟信号HC1及HC2皆为低电位VGL，由第一级移位寄存器1001输出的预充上拉信号SQ’1为浮接状态，而由第五级移位寄存器1005输出的主要上拉信号SQ5及辅助上拉信号SR5亦皆为浮接状态。由于第六级移位寄存器1006的第二节点Q6周围没有放电路径，因此其电位仍会保持在高电位VGH，使得第六级移位寄存器1006的第二十八开关M28持续被导通，并进而使栅极信号G6被下拉至与时钟信号HC2相同的低电位VGL。此外，第六级移位寄存器1006的第十二开关M12至第十三开关M13仍会被导通，因此第十四开关M14至第十七开关M17仍会被截止，而不会下拉第六级移位寄存器1006的第一节点R6及第二节点Q6的电位。
在第四时段TP4中，时钟信号HC1及HC2皆为低电位VGL，由第一级移位寄存器1001输出的预充上拉信号SQ’1为浮接状态，而由第五级移位寄存器1005输出的主要上拉信号SQ5及辅助上拉信号SR5亦皆为浮接状态，然而第四级移位寄存器1004的第三节点T4则会处于高电位VGH，因此第六级移位寄存器1006的第五开关M5会被导通，并将第六级移位寄存器1006的第二节点Q6的电位下拉至低电位VGL。第六级移位寄存器1006的第二节点Q6的电位会被下拉到低电位VGL，因此第六级移位寄存器1006的第十二开关M12至第十三开关M13会被截止，但是第五级移位寄存器1005的第二节点Q5仍然处于高电位VGH，因此第十开关M10至第十一开关M11仍会被导通，使得第十四开关M14至第十七开关M17仍会被截止，而不会下拉第六级移位寄存器1006的第一节点R6及第二节点Q6的电位。
第五时段TP5中，时钟信号HC1为高电位VGH，时钟信号HC2为低电位VGL，由第一级移位寄存器1001输出的预充上拉信号SQ’1为浮接状态，而由第五级移位寄存器1005输出的主要上拉信号SQ5及辅助上拉信号SR5皆为高电位VGH。由于第六级移位寄存器1006的第二节点Q6会接收主要上拉信号SQ5，因此第六级移位寄存器1006的第二节点Q6的电位也会被提升到高电位VGH，并对电容C1充电。此外，由于第五级移位寄存器1005的第二节点Q5也会处于高电位(约为第一时段TP1中，第二节点Q6电位的两倍2VGH)，因此第六级移位寄存器1006的第十开关M10至第十三开关M13都会被导通，使得第十四开关M14至第十七开关M17都会被截止，因此第六级移位寄存器1006的第一节点R6及第二节点Q6的电位都不会被下拉。再者，由于第六级移位寄存器1006的第一节点R6会接收辅助上拉信号SR5，因此第六级移位寄存器1006的第一节点R6的电位也会被提升到高电位VGH，使得第六级移位寄存器1006的第一开关M1被导通，并对第六级移位寄存器1006的第一开关M1的寄生电容充电。
在第六时段TP6中，时钟信号HC1为低电位VGL，时钟信号HC2为高电位VGH，由第一级移位寄存器1001输出的预充上拉信号SQ’1为浮接状态，而由第五级移位寄存器1005输出的主要上拉信号SQ5及辅助上拉信号SR5皆为浮接状态。由于第一节点R6和第二节点Q6周围并无放电路径，因此第一开关M1及第二十八开关M28仍会被导通，时钟信号HC2会通过电容C1将第六级移位寄存器1006的第二节点Q6的电位耦合至约原来电位的两倍的高电位VGH，而第六级移位寄存器1006即会通过第二十八开关M28的第二端输出具有高电位VGH的栅极信号G6；相似地，时钟信号HC2还会通过第六级移位寄存器1006的第一开关M1的寄生电容将第六级移位寄存器1006的第一节点R6的电位耦合至约原来电位的两倍的高电位VGH，而第六级移位寄存器1006的第三节点T6的电位也会被上拉至与时钟信号HC2相同的高电位VGH。在此情况下，第六级移位寄存器1006的第二开关M2A、第三开关M3A及第四开关M4A都会被导通，并输出具有高电位VGH的辅助上拉信号SR6、主要上拉信号SQ6及预充上拉信号SQ’6。此外，第六级移位寄存器1006的第十开关M10至第十三开关M13仍会被导通，进而使得第十四开关M14至第十七开关M17被截止，因此第六级移位寄存器1006的第一节点R6及第二节点Q6的电位都不会被下拉。
在第七时段TP7中，时钟信号HC1及HC2皆为低电位VGL，由第一级移位寄存器1001输出的预充上拉信号SQ’1为浮接状态，而由第五级移位寄存器1005输出的主要上拉信号SQ5及辅助上拉信号SR5亦皆为浮接状态。第六级移位寄存器1006的第二节点Q6的电位仍会保持在高电位VGH，而第六级移位寄存器1006的第二十八开关M28会被导通，使得栅极信号G6被下拉至与时钟信号HC2相同的低电位VGL。第六级移位寄存器1006的第一节点R6的电位仍会保持在高电位VGH，而第六级移位寄存器1006的第一开关M1会被导通，使得第六级移位寄存器1006的第三节点T6的电位被下拉至低电位VGL，并因而截止第六级移位寄存器1006的第二开关M2A、第三开关M3A及第四开关M4A。如此一来，第六级移位寄存器1006输出的辅助上拉信号SR6、主要上拉信号SQ6及预充上拉信号SQ’6即成为浮接状态。此外，第六级移位寄存器1006的第十二开关M12至第十三开关M13仍会被导通，而第十四开关M14至第十七开关M17仍会被截止，因此不会下拉第六级移位寄存器1006的第一节点R6及第二节点Q6的电位。再者，第四级移位寄存器1004及第八级移位寄存器1008的第三节点T4及T8也都会处于低电位VGL，所以第六级移位寄存器1006的第五开关M5至第七开关M7也不会下拉第六级移位寄存器1006的第一节点R6及第二节点Q6的电位。
在第八时段TP8中，时钟信号HC1及HC2皆为低电位VGL，由第一级移位寄存器1001输出的预充上拉信号SQ’1为浮接状态，而由第五级移位寄存器1005输出的主要上拉信号SQ5及辅助上拉信号SR5亦皆为浮接状态，然而第八级移位寄存器1008的第三节点T8则会处于高电位VGH，因此第六级移位寄存器1006的第六开关M6及第七开关M7都会被导通，进而可将第六级移位寄存器1006的第一节点R6及第二节点Q6的电位下拉至低电位VGL。此时，第六级移位寄存器1006的第十开关M10至第十三开关M13会被截止，而第十四开关M14至第十七开关M17则会被导通，因此可将第六级移位寄存器1006的第一节点R6及第二节点Q6的电位稳定在低电位VGL，并将第六级移位寄存器1006的栅极信号G6稳定在低电位VGL。
申言之，在第二时段TP2中，第六级移位寄存器1006会先输出栅极信号G6，使得耦接于第六级移位寄存器1006的像素能够进行预充电，亦即可使得像素内的液晶分子能够预先转向，接着在第六时段TP6中，第六级移位寄存器1006会再次输出栅极信号G6，此时耦接于第六级移位寄存器1006的像素即会根据数据信号被驱动，使得像素内的液晶分子能够迅速的偏转到对应的方向。
如此一来，只要根据***的需求和极性偏转的特性，选择适当时钟信号数量，即M的数值，即可使得移位寄存器100n根据其前(M+1)级移位寄存器，即第(n-1-M)级移位寄存器，所输出的预充上拉信号，提前输出一次栅极信号Gn，达到对像素中液晶分子预先充电的功效。
在本发明的部分实施例中，第n级移位寄存器100n的上拉输出电路122的第二开关M2A至第四开关M4A也可与图2具有不同的连接方式。图4为本发明另一实施例的第n级移位寄存器100’n的示意图。移位寄存器100’n与移位寄存器100n的结构相似，差别仅在于移位寄存器100’n的上拉输出电路122’中，第二开关M2B至第四开关M4B的连接方式与移位寄存器100n的第二开关M2A至第四开关M4A的连接方式不同。
第二开关M2B具有第一端、第二端及控制端，第二开关M2B的第一端可接收高电位VGH，第二开关M2B的第二端可输出第n级移位寄存器100’n的辅助上拉信号SRn，而第二开关M2B的控制端耦接于移位寄存器100’n的第三节点Tn。第三开关M3B具有第一端、第二端及控制端，第三开关M3B的第一端可接收高电位VGH，第三开关M3B的第二端可输出移位寄存器100’n的主要上拉信号SQn，而第三开关M3B的控制端耦接于移位寄存器100’n的第三节点Tn。第四开关M4B具有第一端、第二端及控制端，第四开关M4B的第一端可接收高电位VGH，第四开关M4B的第二端可输出移位寄存器100’n的预充上拉信号SQ’n，而第四开关M4B的控制端耦接于移位寄存器的100’n第三节点Tn。
此外，在本发明的部分实施例中，移位寄存电路10中的前M级移位寄存器，即第一级移位寄存器1001至第四级移位寄存器1004，可为冗余移位寄存器，而可不用以输出栅极信号。在此情况下，移位寄存电路10之前M级移位寄存器可与第(M+1)级以后的移位寄存器具有不同的架构。再者，在图1中，第一级移位寄存器1001的第一节点、第二节点及第五级移位寄存器1005的第二节点可接收到同步的初始信号SI。
图5为本发明一实施例的移位寄存电路10的第m级移位寄存器100m的示意图，m为不大于M的整数。移位寄存器100m与移位寄存器100n的架构相似，差别在于移位寄存器100m可不包含移位寄存器100n中的第二节点Qn、与第二节点Qn相耦接的开关及驱动电路110，亦即，图5的移位寄存器100m与移位寄存器100n的差别在于移位寄存器100m可不包含第三开关M3A、第五开关M5、第六开关M6、第十四开关M14、第十五开关M15、第二十四开关M24、第二十五开关M25、第二十八开关M28及电容C1。此外，由于移位寄存器100m并未包含第二节点，因此第十开关M10、第十一开关M11、第二十开关M20及第二十一开关M21的控制端会耦接至前一级移位寄存器的第一节点R(m-1)，而第十二开关M12、第十三开关M13、第二十二开关M22及第二十三开关M23的控制端会耦接至移位寄存器100m的第一节点Rm。
由于前M级移位寄存器主要的功能是用以产生预充上拉信号以提供至其后(M+1)级的移位寄存器，而无须输出栅极信号至面板像素中，因此可以减少上述相关的开关，以避免浪费材料并可减少不必要的工艺。当然，在本发明的部分实施例中，移位寄存电路10中的前M级移位寄存器也可使用与移位寄存器100n相同的架构。
综上所述，本发明的实施例所提供的移位寄存器可根据前(M+1)级的移位寄存器所输出的预充上拉信号来输出本级的栅极信号，因此可以达到对像素预充电的功效，且通过选择适当的时钟信号数量(即M的数值)，即可确保在使用不同类型的极性反转方法时，让像素能够接受到正确极性的电压来进行预充电，因此也增加了面板电路设计上的弹性。
以上所述仅为本发明的优选实施例，凡依本发明权利要求书所做的均等变化与修饰，皆应属本发明的涵盖范围。

Claims (17)

1.一种移位寄存器，包含：
第一节点，用以接收前一级移位寄存器输出的辅助上拉信号；
第二节点，用以接收该前一级移位寄存器输出的主要上拉信号及前(M+1)级移位寄存器输出的预充上拉信号，M为大于3的整数；
驱动电路，耦接于该第二节点，用以根据该第二节点的电位及时钟信号输出该移位寄存器的栅极信号；
上拉电路，包含：
第一开关，具有第一端用以接收该时钟信号、第二端耦接于第三节点及控制端耦接于该第一节点；及
上拉输出电路，耦接于该第三节点，用以输出该移位寄存器的主要上拉信号、预充上拉信号及辅助上拉信号；及
下拉电路，耦接于该第一节点、该第二节点及该第三节点，用以根据前(M-2)级移位寄存器的第三节点的电位及后二级移位寄存器的第三节点的电位下拉该第一节点及该第二节点的电位，并根据该第二节点的电位及该前一级移位寄存器的第二节点的电位下拉该栅极信号、该第一节点、该移位寄存器的该第二节点及该移位寄存器的该第三节点的电位。
2.如权利要求1所述的移位寄存器，其中该移位寄存器的该主要上拉信号被输出至后一级移位寄存器的第二节点，该移位寄存器的该预充上拉信号被输出至后(M+1)级移位寄存器的第二节点，及该移位寄存器的该辅助上拉信号被输出至该后一级移位寄存器的第一节点。
3.如权利要求1或2所述的移位寄存器，其中该上拉输出电路包含：
第二开关，具有第一端耦接于该移位寄存器的该第三节点，第二端用以输出该移位寄存器的该辅助上拉信号，及控制端耦接于该第二开关的该第一端；
第三开关，具有第一端耦接于该移位寄存器的该第三节点，第二端用以输出该移位寄存器的该主要上拉信号，及控制端耦接于该第三开关的该第一端；及
第四开关，具有第一端耦接于该移位寄存器的该第三节点，第二端用以输出该移位寄存器的该预充上拉信号，及控制端耦接于该第四开关的该第一端。
4.如权利要求1或2所述的移位寄存器，其中该上拉输出电路包含：
第二开关，具有第一端用以接收***高电位，第二端用以输出该移位寄存器的该辅助上拉信号，及控制端耦接于该移位寄存器的该第三节点；
第三开关，具有第一端用以接收该***高电位，第二端用以输出该移位寄存器的该主要上拉信号，及控制端耦接于该移位寄存器的该第三节点；及
第四开关，具有第一端用以接收该***高电位，第二端用以输出该移位寄存器的该预充上拉信号，及控制端耦接于该移位寄存器的该第三节点。
5.如权利要求1所述的移位寄存器，其中该下拉电路包含：
第五开关，具有第一端耦接于该移位寄存器的该第二节点，第二端用以接收***低电位，及控制端耦接于该前(M-2)级移位寄存器的该第三节点；
第六开关，具有第一端耦接于该移位寄存器的该第二节点，第二端用以接收该***低电位，及控制端耦接于该后二级移位寄存器的该第三节点；及
第七开关，具有第一端耦接于该移位寄存器的该第一节点，第二端用以接收该***低电位，及控制端耦接于该后二级移位寄存器的该第三节点。
6.如权利要求5所述的移位寄存器，其中该下拉电路还包含：
第一下拉单元，包含：
第八开关，具有第一端用以接收第一选择信号，第二端，及控制端耦接于该第八开关的该第一端；
第九开关，具有第一端耦接于该第八开关的该的一端，第二端，及控制端耦接于该第八开关的该第二端；
第十开关，具有第一端耦接于该第八开关的该第二端，第二端用以接收该***低电位，及控制端耦接于该前一级移位寄存器的该第二节点；
第十一开关，具有第一端耦接于该第九开关的该第二端，第二端用以接收该***低电位，及控制端耦接于该前一级移位寄存器的该第二节点；
第十二开关，具有第一端耦接于该第八开关的该第二端，第二端用以接收该***低电位，及控制端耦接于该移位寄存器的该第二节点；
第十三开关，具有第一端耦接于该第九开关的该第二端，第二端用以接收该***低电位，及控制端耦接于该移位寄存器的该第二节点；
第十四开关，具有第一端耦接于该移位寄存器的该第二节点，第二端用以接收该***低电位，及控制端耦接于该第九开关的该第二端；
第十五开关，具有第一端耦接至该驱动电路以接收该移位寄存器的该栅极信号，第二端用以接收该***低电位，及控制端耦接于该第九开关的该第二端；
第十六开关，具有第一端耦接于该移位寄存器的该第三节点，第二端用以接收该***低电位，及控制端耦接于该第九开关的该第二端；及
第十七开关，具有第一端耦接于该移位寄存器的该第一节点，第二端用以接收该***低电位，及控制端耦接于该第九开关的该第二端。
7.如权利要求6所述的移位寄存器，其中该下拉电路还包含：
第二下拉单元，包含：
第十八开关，具有第一端用以接收第二选择信号，第二端，及控制端耦接于该第十八开关的该第一端；
第十九开关，具有第一端耦接于该第十八开关的该的一端，第二端，及控制端耦接于该第十八开关的该第二端；
第二十开关，具有第一端耦接于该第十八开关的该第二端，第二端用以接收该***低电位，及控制端耦接于该前一级移位寄存器的该第二节点；
第二十一开关，具有第一端耦接于该第十九开关的该第二端，第二端用以接收该***低电位，及控制端耦接于该前一级移位寄存器的该第二节点；
第二十二开关，具有第一端耦接于该第十八开关的该第二端，第二端用以接收该***低电位，及控制端耦接于该移位寄存器的该第二节点；
第二十三开关，具有第一端耦接于该第十九开关的该第二端，第二端用以接收该***低电位，及控制端耦接于该移位寄存器的该第二节点；
第二十四开关，具有第一端耦接于该移位寄存器的该第二节点，第二端用以接收该***低电位，及控制端耦接于该第十九开关的该第二端；
第二十五开关，具有第一端耦接至该驱动电路以接收该移位寄存器的该栅极信号，第二端用以接收该***低电位，及控制端耦接于该第十九开关的该第二端；
第二十六开关，具有第一端耦接于该移位寄存器的该第三节点，第二端用以接收该***低电位，及控制端耦接于该第十九开关的该第二端；及
第二十七开关，具有第一端耦接于该移位寄存器的该第一节点，第二端用以接收该***低电位，及控制端耦接于该第十九开关的该第二端。
8.如权利要求1所述的移位寄存器，其中该驱动电路包含：
第二十八开关，具有第一端用以接收该时钟信号，第二端用以输出该移位寄存器的该栅极信号，及控制端耦接于该移位寄存器的该第二节点；及
电容，具有第一端耦接于该第二十八开关的该控制端，及第二端耦接于该第二十八开关的该第二端。
9.一种移位寄存电路，用以根据不同时为高电位的M个时钟信号输出多个栅极信号，该移位寄存电路包含N级移位寄存器，该N级移位寄存器中的第n级移位寄存器包含：
第一节点，用以接收第(n-1)级移位寄存器输出的辅助上拉信号；
第二节点，用以接收该第(n-1)级移位寄存器输出的主要上拉信号及第(n-1-M)级移位寄存器输出的预充上拉信号；
驱动电路，耦接于该第n级移位寄存器的该第二节点，用以根据该第n级移位寄存器的该第二节点的电位及该M个时钟信号中的时钟信号输出该第n级移位寄存器的栅极信号；
上拉电路，包含：
第一开关，具有第一端用以接收该时钟信号、第二端耦接于第三节点及控制端耦接于该第n级移位寄存器的该第一节点；及
上拉输出电路，耦接于该第n级移位寄存器的该第三节点，用以输出该第n级移位寄存器的主要上拉信号、预充上拉信号及辅助上拉信号；及
下拉电路，耦接于该第n级移位寄存器的该第一节点、该第二节点及该第三节点，用以根据第(n-M+2)级移位寄存器的第三节点的电位及第(n+2)级移位寄存器的第三节点的电位下拉该第n级移位寄存器的该第一节点及该第二节点的电位，并根据该第n级移位寄存器的该第二节点的电位及该第(n-1)级移位寄存器的第二节点的电位下拉该第n级移位寄存器的该栅极信号及该第n级移位寄存器的该第一节点、该第二节点及该第三节点的电位；
其中：
M为大于3的整数，N为大于M的两倍的整数，且n为大于M的整数；及
该N级移位寄存器中相差M级的两移位寄存器根据该M个时钟信号中相同的时钟信号输出栅极信号。
10.如权利要求9所述的移位寄存电路，其中该第n级移位寄存器的该主要上拉信号被输出至第(n+1)级移位寄存器的第二节点，该第n级移位寄存器的该预充上拉信号被输出至第(n+1+M)级移位寄存器的第二节点，及该第n级移位寄存器的该辅助上拉信号被输出至该第(n+1)级移位寄存器的第一节点。
11.如权利要求9或10所述的移位寄存电路，其中该第n级移位寄存器的该上拉输出电路包含：
第二开关，具有第一端耦接于该第n级移位寄存器的该第三节点，第二端用以输出该第n级移位寄存器的该辅助上拉信号，及控制端耦接于该第二开关的该第一端；
第三开关，具有第一端耦接于该第n级移位寄存器的该第三节点，第二端用以输出该第n级移位寄存器的该主要上拉信号，及控制端耦接于该第三开关的该第一端；及
第四开关，具有第一端耦接于该第n级移位寄存器的该第三节点，第二端用以输出该第n级移位寄存器的该预充上拉信号，及控制端耦接于该第四开关的该第一端。
12.如权利要求9或10所述的移位寄存电路，其中该第n级移位寄存器的该上拉输出电路包含：
第二开关，具有第一端用以接收***高电位，第二端用以输出该第n级移位寄存器的该辅助上拉信号，及控制端耦接于该第n级移位寄存器的该第三节点；
第三开关，具有第一端用以接收该***高电位，第二端用以输出该第n级移位寄存器的该主要上拉信号，及控制端耦接于该第n级移位寄存器的该第三节点；及
第四开关，具有第一端用以接收该***高电位，第二端用以输出该第n级移位寄存器的该预充上拉信号，及控制端耦接于该第n级移位寄存器的该第三节点。
13.如权利要求9所述的移位寄存电路，其中该第n级移位寄存器的该下拉电路包含：
第五开关，具有第一端耦接于该第n级移位寄存器的该第二节点，第二端用以接收***低电位，及控制端耦接于该第(n-M+2)级移位寄存器的该第三节点；
第六开关，具有第一端耦接于该第n级移位寄存器的该第二节点，第二端用以接收该***低电位，及控制端耦接于该第(n+2)级移位寄存器的该第三节点；及
第七开关，具有第一端耦接于该移位寄存器的该第一节点，第二端用以接收该***低电位，及控制端耦接于该第(n+2)级移位寄存器的该第三节点。
14.如权利要求13所述的移位寄存电路，其中该第n级移位寄存器的该下拉电路还包含：
第一下拉单元，包含：
第八开关，具有第一端用以接收第一选择信号，第二端，及控制端耦接于该第八开关的该第一端；
第九开关，具有第一端耦接于该第八开关的该的一端，第二端，及控制端耦接于该第八开关的该第二端；
第十开关，具有第一端耦接于该第八开关的该第二端，第二端用以接收该***低电位，及控制端耦接于该第(n-1)级移位寄存器的该第二节点；
第十一开关，具有第一端耦接于该第九开关的该第二端，第二端用以接收该***低电位，及控制端耦接于该第(n-1)级移位寄存器的该第二节点；
第十二开关，具有第一端耦接于该第八开关的该第二端，第二端用以接收该***低电位，及控制端耦接于该第n级移位寄存器的该第二节点；
第十三开关，具有第一端耦接于该第九开关的该第二端，第二端用以接收该***低电位，及控制端耦接于该第n级移位寄存器的该第二节点；
第十四开关，具有第一端耦接于该第n级移位寄存器的该第二节点，第二端用以接收该***低电位，及控制端耦接于该第九开关的该第二端；
第十五开关，具有第一端耦接至该第n级移位寄存器的该驱动电路以接收该第n级移位寄存器的该栅极信号，第二端用以接收该***低电位，及控制端耦接于该第九开关的该第二端；
第十六开关，具有第一端耦接于该第n级移位寄存器的该第三节点，第二端用以接收该***低电位，及控制端耦接于该第九开关的该第二端；及
第十七开关，具有第一端耦接于该第n级移位寄存器的该第一节点，第二端用以接收该***低电位，及控制端耦接于该第九开关的该第二端。
15.如权利要求13所述的移位寄存电路，其中该第n级移位寄存器的该下拉电路还包含：
第二下拉单元，包含：
第十八开关，具有第一端用以接收第二选择信号，第二端，及控制端耦接于该第十八开关的该第一端；
第十九开关，具有第一端耦接于该第十八开关的该的一端，第二端，及控制端耦接于该第十八开关的该第二端；
第二十开关，具有第一端耦接于该第十八开关的该第二端，第二端用以接收该***低电位，及控制端耦接于该第(n-1)级移位寄存器的该第二节点；
第二十一开关，具有第一端耦接于该第十九开关的该第二端，第二端用以接收该***低电位，及控制端耦接于该第(n-1)级移位寄存器的该第二节点；
第二十二开关，具有第一端耦接于该第十八开关的该第二端，第二端用以接收该***低电位，及控制端耦接于该第n级移位寄存器的该第二节点；
第二十三开关，具有第一端耦接于该第十九开关的该第二端，第二端用以接收该***低电位，及控制端耦接于该第n级移位寄存器的该第二节点；
第二十四开关，具有第一端耦接于该第n级移位寄存器的该第二节点，第二端用以接收该***低电位，及控制端耦接于该第十九开关的该第二端；
第二十五开关，具有第一端耦接至该第n级移位寄存器的该驱动电路以接收该第n级移位寄存器的该栅极信号，第二端用以接收该***低电位，及控制端耦接于该第十九开关的该第二端；
第二十六开关，具有第一端耦接于该第n级移位寄存器的该第三节点，第二端用以接收该***低电位，及控制端耦接于该第十九开关的该第二端；及
第二十七开关，具有第一端耦接于该第n级移位寄存器的该第一节点，第二端用以接收该***低电位，及控制端耦接于该第十九开关的该第二端。
16.如权利要求9所述的移位寄存电路，其中该第n级移位寄存器的该驱动电路包含：
第二十八开关，具有第一端用以接收该时钟信号，第二端用以输出该第n级移位寄存器的该栅极信号，及控制端耦接于该第n级移位寄存器的该第二节点；及
电容，具有第一端耦接于该第二十八开关的该控制端，及第二端耦接于该第二十八开关的该第二端。
17.如权利要求9所述的移位寄存电路，其中该N级移位寄存器中的第m级移位寄存器包含：
第一节点，用以接收该第(m-1)级移位寄存器输出的辅助上拉信号；
上拉电路，包含：
第一开关，具有第一端用以接收该M个时钟信号中的时钟信号、第二端耦接于第三节点及控制端耦接于该第m级移位寄存器的该第一节点；及
上拉输出电路，耦接于该第m级移位寄存器的该第三节点，用以输出该第m级移位寄存器的预充上拉信号及辅助上拉信号；及
下拉电路，耦接于该第m级移位寄存器的该第一节点及该第三节点，用以根据至少该第m级移位寄存器的该第一节点及第(m+2)级移位寄存器的第三节点的电位下拉该第m级移位寄存器的该第一节点及该第三节点的电位；
其中m为不大于M的整数。
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