CN102034553B - 移位寄存器及其栅线驱动装置 - Google Patents

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Abstract

本发明公开了一种移位寄存器及其栅线驱动装置，涉及液晶显示技术领域，为减少栅线打开错误以改善画面品质而发明。所述移位寄存器包括：第一薄膜晶体管；第二薄膜晶体管；第三薄膜晶体管；电容；反馈模块；开关模块；其中所述反馈模块用于接收上级反馈模块的触发信号和时钟信号以将作为上拉节点的第一节点的电平拉高，并用于向上级移位寄存器输出反馈信号和向下级反馈模块输出触发信号，所述开关模块用于在本级移位寄存器不工作时，保持本级移位寄存器的输出端为低电平。本发明可用于液晶面板中。

Description

移位寄存器及其栅线驱动装置
技术领域
本发明涉及液晶显示技术领域，尤其涉及一种移位寄存器及其栅线驱动装置。 
背景技术
液晶显示的像素阵列包括交错的多行栅线和多列数据线。其中，由多个移位寄存器构成的栅线驱动装置为像素阵列的多行栅线提供开关信号，从而控制多行栅线依序打开，并由对应行的数据线向像素阵列中的像素电极充电，以形成显示图像的各灰阶所需要的灰度电压，进而显示每一帧图像。 
如图1所示，现有的栅线驱动装置中包括多个移位寄存器，第N级移位寄存器的输出OUTN，不仅向第N-1级移位寄存器反馈以关断第N-1级移位寄存器，同时还向第N+1级移位寄存器输出以作为该第N+1级移位寄存器的触发信号。而如图2所示，当以其中一级移位寄存器的输出作为另外一级移位寄存器的触发信号时，由于输出端连接的负载比较大，在输入端时接近方波的信号在输出端时就会出现延迟，延迟比较大时则会出现连续两行栅线同时打开的现象，而且像素阵列还会对输出端产生干扰，从而导致输出端信号稳定性不够，这都容易产生读写错误，从而影响画面品质。 
此外，采用其中一级移位寄存器的输出作为另外一级移位寄存器的触发信号时，时钟信号CLK、CKLB需要和该输出同步触发，这样如图3所示，时钟信号CLK、CKLB的占空比就需要保持为50％。该占空比使得两行栅线驱动之间没有预留空余时间，从而难以保证其中一级移位寄存器充分关闭后，另一级移位寄存器才打开，因此这也容易造成连续两行栅线同时打开，从而使信号发生串扰， 最终影响画面品质。 
发明内容
本发明所要解决的技术问题在于提供一种移位寄存器，能够减少栅线打开错误、以改善画面品质。 
为解决上述技术问题，本发明采用如下技术方案： 
一种移位寄存器，包括： 
第一薄膜晶体管，其栅极与作为上拉节点的第一节点连接，其源极与时钟信号端连接，其漏极与本级输出端连接； 
第二薄膜晶体管，其栅极与下级反馈信号端连接，其源极与所述第一节点连接，其漏极与低电平信号端连接； 
第三薄膜晶体管，其栅极与下级反馈信号端连接，其源极与作为下拉节点的第二节点连接，其漏极与低电平信号端连接； 
电容，连接在所述第一节点与本级输出端之间； 
反馈模块，连接在上级触发信号端、时钟信号端与所述第一节点之间，且与本级反馈信号端和本级触发信号端连接； 
开关模块，连接在时钟信号端与所述反馈模块和本级输出端之间，且与低电平信号端连接； 
其中所述反馈模块用于接收上级反馈模块的触发信号和时钟信号以将所述第一节点的电平拉高，并用于向上级移位寄存器输出反馈信号和向下级反馈模块输出触发信号，所述开关模块用于在本级移位寄存器不工作时，保持本级移位寄存器的输出端为低电平。 
本发明提供的移位寄存器，通过所述反馈模块，将所述移位寄存器的中间信号向上级移位寄存器输出以作为反馈信号、并向下级移位寄存器输出以作为 触发信号，这样一方面该中间信号不需要驱动负载，因而延迟较小，而且该中间信号不受像素阵列的干扰，稳定性较强，另一方面由于没有采用所述移位寄存器的输出信号作为上述反馈信号和触发信号，因此不需要使输出信号和时钟信号保持同步，从而可以减小时钟信号的占空比，并为两行栅线驱动之间预留空余时间，上述两方面都可以更好地避免出现连续两行栅线同时打开的现象，因而能够减少栅线打开错误，改善画面品质。 
本发明所要解决的另一个技术问题在于提供一种栅线驱动装置，能够减少栅线打开错误、改善画面品质。 
为解决上述技术问题，本发明采用如下技术方案： 
一种栅线驱动装置，包括串联连接的多个移位寄存器，所述移位寄存器包括： 
第一薄膜晶体管，其栅极与作为上拉节点的第一节点连接，其源极与时钟信号端连接，其漏极与本级输出端连接； 
第二薄膜晶体管，其栅极与下级反馈信号端连接，其源极与所述第一节点连接，其漏极与低电平信号端连接； 
第三薄膜晶体管，其栅极与下级反馈信号端连接，其源极与作为下拉节点的第二节点连接，其漏极与低电平信号端连接； 
电容，连接在所述第一节点与本级输出端之间； 
反馈模块，连接在上级触发信号端、时钟信号端与所述第一节点之间，且与本级反馈信号端和本级触发信号端连接； 
开关模块，连接在时钟信号端与所述反馈模块和本级输出端之间，且与低电平信号端连接； 
其中所述反馈模块用于接收上级反馈模块的触发信号和时钟信号以将所述 第一节点的电平拉高，并用于向上级移位寄存器输出反馈信号和向下级反馈模块输出触发信号，所述开关模块用于在本级移位寄存器不工作时，保持本级移位寄存器的输出端为低电平。 
本发明提供的栅线驱动装置，对于其中的移位寄存器而言，能够通过所述反馈模块，将所述移位寄存器的中间信号向上级移位寄存器输出以作为反馈信号、并向下级移位寄存器输出以作为触发信号，这样一方面该中间信号不需要驱动负载，因而延迟较小，而且该中间信号不受像素阵列的干扰，稳定性较强，另一方面由于没有采用所述移位寄存器的输出信号作为上述反馈信号和触发信号，因此不需要使输出信号和时钟信号保持同步，从而可以减小时钟信号的占空比，并为两行栅线驱动之间预留空余时间，上述两方面都可以更好地避免出现连续两行栅线同时打开的现象，因而能够减少栅线打开错误，改善画面品质。 
附图说明
图1为现有技术中栅线驱动装置的示意图； 
图2为现有技术中栅线驱动的输入端信号和输出端信号示意图； 
图3为现有技术中的时钟信号示意图； 
图4为本发明移位寄存器的示意图； 
图5为本发明移位寄存器实施例的示意图； 
图6为本发明移位寄存器实施例中的信号示意图； 
图7为图4所示移位寄存器在T1阶段的工作示意图； 
图8为图4所示移位寄存器在T2阶段的工作示意图； 
图9为图4所示移位寄存器在T3阶段的工作示意图； 
图10为图4所示移位寄存器在T4阶段的工作示意图； 
图11为本发明栅线驱动装置实施例的示意图。 
具体实施方式
本发明旨在提供一种移位寄存器及其栅线驱动装置，能够减少栅线打开错误、改善画面品质。 
下面结合附图以及实施例对本发明进行详细描述。 
如图4所示，本发明移位寄存器，包括三个氢化非晶硅薄膜晶体管，一个存储电容、一个反馈模块、一个开关模块和相应的输入输出端。其中，第一薄膜晶体管M1，其栅极与作为上拉节点的第一节点Qa连接，其源极与时钟信号端连接，其漏极与本级输出端连接，其作用是当其栅极所连接的第一节点Qa为高电平、且其源极接收到一个高电平信号时控制移位寄存器开始工作；第二薄膜晶体管M2，其栅极与下级反馈信号端连接，其源极与第一节点Qa连接，其漏极与低电平信号端连接，其作用是在下级反馈信号为高电平时使第一节点Qa保持低电平，从而维持第一薄膜晶体管M1的栅极为低电平；第三薄膜晶体管M3，其栅极与下级反馈信号端连接，其源极与作为下拉节点的第二节点Q连接，其漏极与低电平信号端连接，其作用是在下级反馈信号为高电平时使第二节点Q保持低电平，从而维持本级输出端为低电平；电容C1，连接在第一节点Qa与本级输出端之间；反馈模块1，连接在上级触发信号端、时钟信号端与第一节点Qa之间，且与本级反馈信号端和本级触发信号端连接；开关模块2，连接在时钟信号端与反馈模块1和本级输出端之间，且与低电平信号端连接；其中反馈模块1用于接收上级反馈模块的触发信号和时钟信号以将第一节点Qa的电平拉高，并用于向上级移位寄存器输出反馈信号和向下级反馈模块输出触发信号，开关模块2用于在本级移位寄存器不工作时，保持本级移位寄存器的输出端为低电平。 
本发明提供的移位寄存器，能够通过反馈模块1，将所述移位寄存器的中间信号向上级移位寄存器输出以作为反馈信号、并向下级移位寄存器输出以作为 触发信号，这样一方面该中间信号不需要驱动负载，因而延迟较小，而且该中间信号不受像素阵列的干扰，稳定性较强，另一方面由于没有采用所述移位寄存器的输出信号作为上述反馈信号和触发信号，因此不需要使输出信号和时钟信号保持同步，从而可以减小时钟信号的占空比，并为两行栅线驱动之间预留空余时间，上述两方面都可以更好地避免出现连续两行栅线同时打开的现象，因而能够减少栅线打开错误，改善画面品质。 
如图5所示，为本发明移位寄存器实施例的结构示意图。本实施例中，所述移位寄存器包括二十一个氢化非晶硅薄膜晶体管、一个存储电容和相应的输入输出端。其中，该二十一个氢化非晶硅薄膜晶体管分别为：第一薄膜晶体管M1、第二薄膜晶体管M2、第三薄膜晶体管M3、第四薄膜晶体管M4、第五薄膜晶体管M5、第六薄膜晶体管M6、第七薄膜晶体管M7、第八薄膜晶体管M8、第九薄膜晶体管M9、第十薄膜晶体管M10、第十一薄膜晶体管M11、第十二薄膜晶体管M12、第十三薄膜晶体管M13、第十四薄膜晶体管M14、第十五薄膜晶体管M15、第十六薄膜晶体管M16、第十七薄膜晶体管M17、第十八薄膜晶体管M18、第十九薄膜晶体管M19、第二十薄膜晶体管M20和第二十一薄膜晶体管M21，存储电容为电容C1，输入输出端包括本级输出端output、周期***替使用的第一时钟信号端CLK和第二时钟信号端CLKB、接收上级移位寄存器触发信号的第一触发信号端Qa(n-1)和第二触发信号端Qb(n-1)、下级反馈信号端Qb(n+1)、低电平信号端VGL、开关信号端SW、复位信号端AT。 
具体地，第一薄膜晶体管M1，其栅极与作为上拉节点的第一节点Qa连接，其源极与第一时钟信号端CLK连接，其漏极与本级输出端output连接；第二薄膜晶体管M2，其栅极与下级反馈信号端Qb(n+1)连接，其源极与第一节点Qa连接，其漏极与低电平信号端VGL连接；第三薄膜晶体管M3，其栅极与下级反馈 信号端Qb(n+1)连接，其源极与作为下拉节点的第二节点Q连接，其漏极与低电平信号端VGL连接；第四薄膜晶体管M4，其栅极与接收上级移位寄存器触发信号的第一触发信号端Qa(n-1)连接，其源极与第五薄膜晶体管M5的栅极连接，其漏极与第二时钟信号端CLKB连接；第五薄膜晶体管M5，其栅极与第四薄膜晶体管M4的源极连接，其源极与第一节点Qa连接，其漏极与接收上级移位寄存器触发信号的第二触发信号端Qb(n-1)连接；第六薄膜晶体管M6，其栅极与第一节点Qa连接，其源极与第一时钟信号端CLK连接，其漏极与作为本级反馈节点的第三节点Qb连接；第七薄膜晶体管M7，其栅极和漏极连接在一起与第二时钟信号端CLKB连接，其源极与第十二薄膜晶体管M12的栅极和第十四薄膜晶体管M14的栅极连接；第八薄膜晶体管M8，其栅极与第二时钟信号端CLKB连接，其源极与作为互锁节点的第四节点M连接，其漏极与低电平信号端VGL连接；第九薄膜晶体管M9，其栅极与和源极连接在一起与第一时钟信号端CLK连接，其漏极与第四节点M连接；第十薄膜晶体管M10，其栅极与第二时钟信号端CLKB连接，其源极与第二节点Q连接，其漏极与低电平信号端VGL连接；第十一薄膜晶体管M11，其栅极与第四节点M连接，其源极与第二节点Q连接，其漏极与低电平信号端VGL连接；第十二薄膜晶体管M12，其栅极与第七薄膜晶体管M7的源极连接，其源极与第一节点Qa连接，其漏极与上级移位寄存器的第二触发信号端Qb(n-1)连接；第十三薄膜晶体管M13，其栅极与第四节点M连接，其源极与第二节点Q连接，其漏极与第一节点Qa连接；第十四薄膜晶体管M14，其栅极与第七薄膜晶体管M7的源极连接，其源极与第三节点Qb连接，其漏极与低电平信号端VGL连接；第十五薄膜晶体管M15，其栅极与第四节点M连接，其源极与第三节点Qb连接，其漏极与低电平信号端VGL连接；第十六薄膜晶体管M16，其栅极与开关信号端SW连接，其源极与第一节点Qa连接，其漏极与低电平信号端VGL连接；第十七薄膜晶体管M17，其栅极与开关信号端SW连接，其源极与复位信号端AT连接，其漏极与第二节点Q连接；第十八薄膜晶体管，其栅极与第一节点Qa连接，其源极与第四节点M连接，其漏极与低电平信号端VGL连接；第十九薄膜晶体管M19，其栅极与第三节点Qb连接，其源极与第七薄膜晶体管M7的源极连接，其漏极与低电平信号端VGL连接；第二十薄膜晶体管M20，其栅极与第三节点Qb连接，其源极与第四节点M连接，其漏极与低电平信号端VGL连接；第二十一薄膜晶体管M21，其栅极与上级移位寄存器的第一触发信号端Qb(n-1)连接，其源极与第七薄膜晶体管M7的源极连接，其漏极与低电平信号端VGL连接。而存储电容C1则连接在第一节点Qa和本级输出端output之间。 
其中，第四薄膜晶体管M4、第五薄膜晶体管M5和第六薄膜晶体管M6组成本实施例的反馈模块，该反馈模块用于将所述移位寄存器的中间信号向上级移位寄存器输出以作为反馈信号、并向下级移位寄存器输出以作为触发信号，这样一方面该中间信号不需要驱动负载，因而延迟较小，而且该中间信号不受像素阵列的干扰，稳定性较强，另一方面由于没有采用所述移位寄存器的输出信号作为上述反馈信号和触发信号，因此不需要使输出信号和时钟信号保持同步，从而可以减小时钟信号的占空比，并为两行栅线驱动之间预留空余时间，上述两方面都可以更好地避免出现连续两行栅线同时打开的现象，因而能够减少栅线打开错误，改善画面品质。 
另外，上述第十薄膜晶体管M10和第十一薄膜晶体管M11组成第一开关模块，该第一开关模块用于在本级移位寄存器不工作时，保持本级输出端output为低电平，从而避免本级输出端output在其他干扰信号的作用下变为高电平，并使其所控制的该行栅线在高电平作用下打开，最终造成栅线打开错误。其中，第十薄膜晶体管M10用于在第二时钟信号CLKB的作用下保持本级输出端output为低电平，而第十一薄膜晶体管M11用于在第一时钟信号CLK的作用下保持本级输出端output为低电平。 
上述第十二薄膜晶体管M12和第十三薄膜晶体管M13组成第二开关模块，该第二开关模块用于在本级移位寄存器不工作时，保持作为上拉节点的第一节点Qa为低电平，从而使第一薄膜晶体管M1无法导通，进一步保持本级输出端output为低电平。其中，第十二薄膜晶体管M12用于在第二时钟信号CLKB的作用下保持第一节点Qa为低电平，而第十三薄膜晶体管M13用于在第一时钟信号CLK的作用下保持第一节点Qa为低电平。 
上述第十四薄膜晶体管M14和第十五薄膜晶体管M15组成第三开关模块，该第三开关模块用于在本级移位寄存器不工作时，保持第三节点Qb为低电平，从而使第三节点Qb向上级移位寄存器输出的反馈信号和向下级移位寄存器输出的触发信号为低电平，以避免对上级移位寄存器和下级以为寄存器造成干扰。其中，第十四薄膜晶体管M14用于在第二时钟信号CLKB的作用下保持第三节点Qb为低电平，而第十五薄膜晶体管M15用于在第一时钟信号CLK的作用下保持第三节点Qb为低电平。 
上述第七薄膜晶体管M7、第八薄膜晶体管M8和第九薄膜晶体管M9组成一级开关模块，该一级开关模块用于控制上述第一开关模块、第二开关模块和第三开关模块。这里所述的‘控制’指的是打开或关闭上述各开关模块，以及使上述各开关模块中的分别在第一时钟信号下作用和第二时钟信号下作用的薄膜晶体管实现互锁。 
而最终，上述第一开关模块、第二开关模块、第三开关模块以及一级开关模块结合组成本实施例中的开关模块。该开关模块用于在本级移位寄存器不工作时，保持本级移位寄存器的输出端为低电平。 
进一步地，从图5中可知，本级移位寄存器还包括：第十六薄膜晶体管M16，其栅极与开关信号端SW连接，其源极与第一节点Qa连接，其漏极与低电平信号端VGL连接。其中，该第十六薄膜晶体管M16用于在特定情况下导通，如需要人工关停本级移位寄存器的情况下，从而将第一节点Qa的电平拉低，这样能够使第一薄膜晶体管M1截至，最终保持本级输出端output为低电平。 
更进一步地，从图5中还可知，本级移位寄存器还包括：第十七薄膜晶体管M17，其栅极与开关信号端SW连接，其源极与复位信号端AT连接，其漏极与第二节点Q，即本级输出端output连接。其中，该第十七薄膜晶体管M17用于开关信号SW作用下导通，从而接入复位信号AT，该复位信号AT可以关闭全部移位寄存器，以对液晶显示器进行清屏。 
上述第十八薄膜晶体管M18、第十九薄膜晶体管M19、第二十薄膜晶体管M20和第二十一薄膜晶体管M21能够辅助本级移位寄存器工作。 
在实际使用中，本实施例上述技术方案不仅适用于氢化非晶硅薄膜晶体管，对其它薄膜晶体管也适用。 
需要说明的是，上述实施例只是本发明移位寄存器的一种优选实施方式，而非限制。 
下面结合图5所示的移位寄存器以及控制时序对本实施例移位寄存器的工作过程作以描述。 
如图6所示，为与本实施例有关的信号示意图，可以分为T1、T2、T3和T4四个阶段。 
在T1阶段，Qa(n-1)＝1、Qb(n-1)＝1、CLK＝0、CLKB＝1、Qb(n+1)＝0。 
由图7中加粗的部分显示，由于Qa(n-1)＝1，即第一触发信号端为高电平，因而使第四薄膜晶体管M4导通，同时由于CLKB＝1，即第二时钟信号为高电平， 因此使第五薄膜晶体管M5导通，又由于Qb(n-1)＝1，即第二触发信号端为高电平，所以将第一节点Qa上拉成高电平，即Qa＝1，并且通过存储电容C1可以保持第一节点Qa为高电平。但此时由于CLKB＝1，因此第十薄膜晶体管M10导通，从而仍然使本级输出端output保持低电平，即OUTN＝0。此时本级移位寄存器处于关闭状态。 
在T2阶段，Qa(n-1)＝0、Qb(n-1)＝0、CLK＝1、CLKB＝0、Qb(n+1)＝0。 
由图8中加粗的部分显示，由于在T1阶段时Qa＝1，因此第一薄膜晶体管M1导通，此时由于CLK＝1，因此使本级输出端output变为高电平，即OUTN＝1，此时本级移位寄存器处于打开状态。同时由于第一节点Qa＝1，因此使第六薄膜晶体管M6导通，再加上CLK＝1，所以反馈节点Qb变为高电平，即Qb＝1。在该阶段，可以通过节点Qa和Qb向下级移位寄存器输出两个触发信号，下级移位寄存器可以在该两个触发信号的作用下打开。而且，还可以通过节点Qb向上级移位寄存器输出反馈信号，以关闭上级移位寄存器。 
在T3阶段，Qa(n-1)＝0、Qb(n-1)＝0、CLK＝0、CLKB＝1、Qb(n+1)＝1。 
由图9中加粗的部分显示，由于Qb(n+1)＝1，即下级反馈信号端为高电平，此时可以使第二薄膜晶体管M2和第三薄膜晶体管M3导通。第三薄膜晶体管M3导通可以使本级输出端output变为低电平，即OUTN＝0，此时本级移位寄存器处于关闭状态。第二薄膜晶体管M2导通可以使第一节点变为低电平，即Qa＝0，这样可以使第一薄膜晶体管M1保持截至，从而保证本级输出端output为低电平。不仅如此，由于CLKB＝1，还使第七薄膜晶体管M7导通，从而使第十二薄膜晶体管M12和第十四薄膜晶体管M14导通。由于此时Qb(n-1)＝0，因此第十二薄膜晶体管导通后也能够使第一节点Qa变为低电平。而且由于第十四薄膜晶体管M14与低电平信号端VGL连接，所以第十四薄膜晶体管M14导通后，能够使第三节 点Qb变为低电平。这样节点Qa和Qb就不能够触发下级移位寄存器打开和上级移位寄存器关闭。 
在T4阶段，Qa(n-1)＝0、Qb(n-1)＝0、CLK＝1、CLKB＝0、Qb(n+1)＝0。 
由图10中加粗的部分显示，由于CLK＝1，因此使第九薄膜晶体管M9导通，从而使第十一薄膜晶体管M11、第十三薄膜晶体管M13和第十五薄膜晶体管M15导通。其中第十一薄膜晶体管M11与低电平信号端VGL连接，因此能够使本级输出端output保持为低电平，即OUTN＝0，此时本级移位寄存器处于关闭状态。而第十三薄膜晶体管M13导通后能够使第一节点Qa保持为低电平，第十五薄膜晶体管M15导通后能够使第三节点Qb保持为低电平，从而进一步保持本级输出端output稳定输出低电平。 
综上所述可知，本实施例中的移位寄存器能够更好地减少栅线打开错误，以改善画面品质。 
除此之外，本发明还提供了一种栅线驱动装置，如图11所示，该栅线驱动装置包括串联连接的多个移位寄存器，结合图4所示，其中的移位寄存器包括三个氢化非晶硅薄膜晶体管，一个存储电容、一个反馈模块、一个开关模块和相应的输入输出端。其中，第一薄膜晶体管M1，其栅极与作为上拉节点的第一节点Qa连接，其源极与时钟信号端连接，其漏极与本级输出端连接，其作用是当接收到一个高电平信号时控制移位寄存器开始工作；第二薄膜晶体管M2，其栅极与下级反馈信号端连接，其源极与所述第一节点连接，其漏极与低电平信号端连接，其作用是在下级反馈信号为高电平时使第一节点Qa保持低电平，从而维持第一薄膜晶体管M1的栅极为低电平；第三薄膜晶体管M3，其栅极与下级反馈信号端连接，其源极与作为下拉节点的第二节点连接，其漏极与低电平信号端连接，其作用是在下级反馈信号为高电平时使第二节点Q保持低电平，从 而维持本级输出端为低电平；电容C1，连接在第一节点Qa与本级输出端之间；反馈模块1，连接在上级触发信号端、时钟信号端与第一节点Qa之间，且与本级反馈信号端和本级触发信号端连接；开关模块2，连接在时钟信号端与反馈模块1和本级输出端之间，且与低电平信号端连接；其中反馈模块1用于接收上级反馈模块的触发信号和时钟信号以将第一节点Qa的电平拉高，并用于向上级移位寄存器输出反馈信号和向下级反馈模块输出触发信号，开关模块2用于在本级移位寄存器不工作时，保持本级移位寄存器的输出端为低电平。 
本发明提供的栅线驱动装置，对于其中的移位寄存器而言，能够通过反馈模块1，将所述移位寄存器的中间信号向上级移位寄存器输出以作为反馈信号、并向下级移位寄存器输出以作为触发信号，这样一方面该中间信号不需要驱动负载，因而延迟较小，而且该中间信号不受像素阵列的干扰，稳定性较强，另一方面由于没有采用所述移位寄存器的输出信号作为上述反馈信号和触发信号，因此不需要使输出信号和时钟信号保持同步，从而可以减小时钟信号的占空比，并为两行栅线驱动之间预留空余时间，上述两方面都可以更好地避免出现连续两行栅线同时打开的现象，因而能够减少栅线打开错误，改善画面品质。 
需要说明的是，本实施例中所述移位寄存器的结构和功能与上述实施例中移位寄存器的结构和功能相同，在此不再赘述。 
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以权利要求所述的保护范围为准。 

Claims (10)

1.一种移位寄存器，其特征在于，包括：
第一薄膜晶体管，其栅极与作为上拉节点的第一节点连接，其源极与时钟信号端连接，其漏极与本级输出端连接；
第二薄膜晶体管，其栅极与下级反馈信号端连接，其源极与所述第一节点连接，其漏极与低电平信号端连接；
第三薄膜晶体管，其栅极与下级反馈信号端连接，其源极与作为下拉节点的第二节点连接，其漏极与低电平信号端连接；
电容，连接在所述第一节点与本级输出端之间；
反馈模块，连接在上级触发信号端、时钟信号端与所述第一节点之间，且与本级反馈信号端和本级触发信号端连接；
开关模块，连接在时钟信号端与所述反馈模块和本级输出端之间，且与低电平信号端连接；
其中所述反馈模块用于接收上级反馈模块的触发信号和时钟信号以将所述第一节点的电平拉高，并用于向上级移位寄存器输出反馈信号和向下级反馈模块输出触发信号，所述开关模块用于在本级移位寄存器不工作时，保持本级移位寄存器的输出端为低电平。
2.根据权利要求1所述的移位寄存器，其特征在于，所述反馈模块包括：
第四薄膜晶体管，其栅极与上级反馈模块的第一触发信号端连接，其源极与第五薄膜晶体管的栅极连接，其漏极与第二时钟信号端连接；
第五薄膜晶体管，其栅极与第四薄膜晶体管的源极连接，其源极与所述第一节点连接，其漏极与上级反馈模块的第二触发信号端连接；
第六薄膜晶体管，其栅极与所述第一节点连接，其源极与第一时钟信号端连接，其漏极与作为本级反馈节点的第三节点连接。
3.根据权利要求2所述的移位寄存器，其特征在于，所述开关模块包括：
一级开关模块，用于控制后续第一开关模块、第二开关模块和第三开关模块，所述一级开关模块包括：第七薄膜晶体管，其栅极和漏极连接在一起与第二时钟信号端连接，其源极与第二级开关模块和第三级开关模块连接、第八薄膜晶体管，其栅极与第二时钟信号端连接，其源极与作为互锁节点的第四节点连接，其漏极与低电平信号端连接、第九薄膜晶体管，其栅极与和源极连接在一起与第一时钟信号端连接，其漏极与所述第四节点连接；
第一开关模块，用于在本级移位寄存器不工作时，保持本级输出端为低电平，所述第一开关模块包括：第十薄膜晶体管，其栅极与第二时钟信号端连接，其源极与所述第二节点连接，其漏极与低电平信号端连接、第十一薄膜晶体管，其栅极与所述第四节点连接，其源极与所述第二节点连接，其漏极与低电平信号端连接；
第二开关模块，用于在本级移位寄存器不工作时，保持所述第一节点为低电平，所述第二开关模块包括：第十二薄膜晶体管，其栅极与第七薄膜晶体管的源极连接，其源极与所述第一节点连接，其漏极与上级反馈模块连接、第十三薄膜晶体管，其栅极与所述第四节点连接，其源极与所述第二节点连接，其漏极与所述第一节点连接；
第三开关模块，用于在本级移位寄存器不工作时，保持所述第三节点为低电平，所述第三开关模块包括：第十四薄膜晶体管，其栅极与第七薄膜晶体管的源极连接，其源极与所述第三节点连接，其漏极与低电平信号端连接、第十五薄膜晶体管，其栅极与所述第四节点连接，其源极与所述第三节点连接，其漏极与低电平信号端连接。
4.根据权利要求1至3任一项所述的移位寄存器，其特征在于，所述移位寄存器还包括：第十六薄膜晶体管，其栅极与开关信号端连接，其源极与所述第一节点连接，其漏极与低电平信号端连接。
5.根据权利要求1至3任一项所述的移位寄存器，其特征在于，所述移位寄存器还包括：第十七薄膜晶体管，其栅极与开关信号端连接，其源极与复位信号端连接，其漏极与所述第二节点连接。
6.一种栅线驱动装置，包括串联连接的多个移位寄存器，其特征在于，所述移位寄存器包括：
第一薄膜晶体管，其栅极与作为上拉节点的第一节点连接，其源极与时钟信号端连接，其漏极与本级输出端连接；
第二薄膜晶体管，其栅极与下级反馈信号端连接，其源极与所述第一节点连接，其漏极与低电平信号端连接；
第三薄膜晶体管，其栅极与下级反馈信号端连接，其源极与作为下拉节点的第二节点连接，其漏极与低电平信号端连接；
电容，连接在所述第一节点与本级输出端之间；
反馈模块，连接在上级触发信号端、时钟信号端与所述第一节点之间，且与本级反馈信号端和本级触发信号端连接；
开关模块，连接在时钟信号端与所述反馈模块和本级输出端之间，且与低电平信号端连接；
其中所述反馈模块用于接收上级反馈模块的触发信号和时钟信号以将所述第一节点的电平拉高，并用于向上级移位寄存器输出反馈信号和向下级反馈模块输出触发信号，所述开关模块用于在本级移位寄存器不工作时，保持本级移位寄存器的输出端为低电平。
7.根据权利要求6所述的栅线驱动装置，其特征在于，所述反馈模块包括：
第四薄膜晶体管，其栅极与上级反馈模块的第一触发信号端连接，其源极与第五薄膜晶体管的栅极连接，其漏极与第二时钟信号端连接；
第五薄膜晶体管，其栅极与第四薄膜晶体管的源极连接，其源极与所述第一节点连接，其漏极与上级反馈模块的第二触发信号端连接；
第六薄膜晶体管，其栅极与所述第一节点连接，其源极与第一时钟信号端连接，其漏极与作为本级反馈节点的第三节点连接。
8.根据权利要求7所述的栅线驱动装置，其特征在于，所述开关模块包括：
一级开关模块，用于控制后续第一开关模块、第二开关模块和第三开关模块，所述一级开关模块包括：第七薄膜晶体管，其栅极和漏极连接在一起与第二时钟信号端连接，其源极与第二级开关模块和第三级开关模块连接、第八薄膜晶体管，其栅极与第二时钟信号端连接，其源极与作为互锁节点的第四节点连接，其漏极与低电平信号端连接、第九薄膜晶体管，其栅极与和源极连接在一起与第一时钟信号端连接，其漏极与所述第四节点连接；
第一开关模块，用于在本级移位寄存器不工作时，保持本级输出端为低电平，所述第一开关模块包括：第十薄膜晶体管，其栅极与第二时钟信号端连接，其源极与所述第二节点连接，其漏极与低电平信号端连接、第十一薄膜晶体管，其栅极与所述第四节点连接，其源极与所述第二节点连接，其漏极与低电平信号端连接；
第二开关模块，用于在本级移位寄存器不工作时，保持所述第一节点为低电平，所述第二开关模块包括：第十二薄膜晶体管，其栅极与第七薄膜晶体管的源极连接，其源极与所述第一节点连接，其漏极与上级反馈模块连接、第十三薄膜晶体管，其栅极与所述第四节点连接，其源极与所述第二节点连接，其漏极与所述第一节点连接；
第三开关模块，用于在本级移位寄存器不工作时，保持所述第三节点为低电平，所述第三开关模块包括：第十四薄膜晶体管，其栅极与第七薄膜晶体管的源极连接，其源极与所述第三节点连接，其漏极与低电平信号端连接、第十五薄膜晶体管，其栅极与所述第四节点连接，其源极与所述第三节点连接，其漏极与低电平信号端连接。
9.根据权利要求6至8任一项所述的栅线驱动装置，其特征在于，所述移位寄存器还包括：第十六薄膜晶体管，其栅极与开关信号端连接，其源极与所述第一节点连接，其漏极与低电平信号端连接。
10.根据权利要求6至8任一项所述的栅线驱动装置，其特征在于，所述移位寄存器还包括：第十七薄膜晶体管，其栅极与开关信号端连接，其源极与复位信号端连接，其漏极与所述第二节点连接。
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