CN105676943B - 一种SoC芯片中I/Q解调时钟电路 - Google Patents

一种SoC芯片中I/Q解调时钟电路 Download PDF

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Abstract

本发明公开了一种SoC芯片中I/Q解调时钟电路，包括有I时钟产生电路、延时模块和计数器与控制电路模块，所述延时模块包括有多组支路开关和延时单元，所述I时钟产生电路的输出端通过支路开关连接至延时单元，所述多组延时单元依次串联并输出至计数器与控制电路模块的输入端，所述计数器与控制电路模块的输出端分别与多组支路开关控制端连接。本发明采用支路开关降低电路运行功耗，利用延时模块调整相位，因此该电路结构无需提高工作频率和添加相位校正模块，且无带宽限制，电路结构简单且能通过模块复用、冗余部分裁剪等方法对电路进行精简和优化，降低芯片实现成本。本发明作为一种SoC芯片中I/Q解调时钟电路和方法可广泛应用于电子电路领域。

Description

一种SoC芯片中I/Q解调时钟电路
技术领域
本发明涉及电子电路领域，尤其是一种SoC芯片中I/Q解调时钟电路。
背景技术
SoC是System on Chip的缩写，即片上***。顾名思义，就是将***关键部分，如微处理器、模拟IP核、数字IP核和存储器等，集成到单一芯片上。 众多具有特定功能的集成电路集合到一块芯片上，使得SoC芯片具有小型、轻量、多功能、高速度和低成本等优势，广泛应用于通信，交通，物流等领域。
巴克豪森准则是确保环路振荡的基本条件，负反馈电路的环路增益必须满足以下条件：
当负反馈电路的环路增益满足上述条件时，环路可以产生振荡，反之，不能。
I/Q调制（正交调制），是将信号源分为两部分，分别与载波进行调制，两载波信号相交。I/Q解调是同样需要两个相交的载波信号进行解调。I/Q调制解调广泛应用于射频信号相位控制***，雷达，基站接收器等应用。I/Q调制解调过程中，两相交的载波信号，我们称之为I/Q信号，现阶段产生I/Q信号的电路主要方法有，二频分电路、多相位结构RC滤波器等。
二频分电路就是通过触发器或其他电路结构，使得信号每触发2个周期电路输出1个周期信号，使得信号频率减半。因此使用二频分电路产生正交信号通常电路需要工作在两倍的电路工作信号上，且需要进行相位校正以提高精度。
多相位结构RC滤波器主要利用电阻与电容交叉相连构成环，此结构受限于带宽，且信号会有衰减。同时具体所需的电容电阻数需要根据工作频率确定，不便于校正。
发明内容
为了解决上述技术问题，本发明的目的是：提供一种SoC芯片中结构简单、易控制、低功耗的I/Q解调时钟电路。
本发明所采用的技术方案是：一种SoC芯片中I/Q解调时钟电路，包括有I时钟产生电路、延时模块和计数器与控制电路模块，所述延时模块包括有多组延时支路，所述延时支路包括有支路开关和延时单元，所述I时钟产生电路的输出端通过支路开关连接至延时单元，所述多组延时支路中的延时单元依次串联，所述多组延时支路中的最后一组延时支路的延时单元输出端连接至计数器与控制电路模块的输入端，所述计数器与控制电路模块的输出端分别与多组延时支路的支路开关控制端连接。
进一步，所述计数器与控制电路模块包括有：
寄存器，用于存储控制信息；
计数器，用于对处于工作状态的延时单元的个数进行计数；
延时模块重置单元，用于重置延时单元的工作状态；
相位校正单元，用于控制是否进行相位校正；
计数预置单元，用于存储计数器预置值；
工作模式控制单元，用于控制延时模块根据计数器预置值工作或根据计数器的计数值进行动态调整。
进一步，所述工作模式控制单元用于控制延时模块根据计数器预置值工作时，所述工作模式控制单元根据计数器预置值分别控制多组延时支路中的支路开关。
进一步，所述工作模式控制单元用于控制延时模块根据计数器的计数值进行动态调整时，所述工作模式控制单元控制多组延时支路中的支路开关依次打开直至计数器与控制电路模块的输入端输入信号与I时钟产生电路的输出信号反向。
进一步，所述寄存器中的存储控制信息包括有1位重置位、1位校正位、1位工作模式位和4位计数器预置位。
进一步，所述延时模块包括有30组延时支路。
进一步，所述I时钟产生电路产生13.56MHz的振荡电流。
本发明的有益效果是：采用支路开关降低电路运行功耗，利用延时模块调整相位，因此该电路结构无需提高工作频率和添加相位校正模块，且无带宽限制，电路结构简单且能通过模块复用、冗余部分裁剪等方法对电路进行精简和优化，降低芯片实现成本。
附图说明
图1为本发明电路结构示意图；
图2为本发明一具体实施例的计数器与控制电路模块电路原理图。
具体实施方式
下面结合附图对本发明的具体实施方式作进一步说明：
参照图1，一种SoC芯片中I/Q解调时钟电路，包括有I时钟产生电路、延时模块和计数器与控制电路模块，所述延时模块包括有多组延时支路，所述延时支路包括有支路开关和延时单元，所述I时钟产生电路的输出端通过支路开关连接至延时单元，所述多组延时支路中的延时单元依次串联，所述多组延时支路中的最后一组延时支路的延时单元输出端连接至计数器与控制电路模块的输入端，所述计数器与控制电路模块的输出端分别与多组延时支路的支路开关控制端连接。
本发明电路产生I/Q时钟的主要工作流程为，利用晶振的等效电路产生稳定的I时钟，同时以产生的I时钟作为Q时钟的初始时钟。不断向Q时钟添加延时单元并计数，使得Q时钟与I时钟的相位差不断增大，通过判断计数器与控制电路模块的输入端的输入信号是否反向，即I/Q时钟相位差达到180°。若相位差达到180°此时将计数器结果除以2就可以得到I/Q时钟相位相差90°所需要的延时单元个数。在电路中实现除以2的功能主要是将寄存器的结果右移一位实现。假设得到相位相差90°所需的延时单元个数n，为初始的Q时钟添加n个延时单元即可获得与I时钟相位相差90°的Q时钟。而这时上方的控制电路收到I/Q时钟相位差是否达到180°的反馈，控制电路不再增加延时单元个数，I/Q时钟的相位差恒定在90°。
进一步作为优选的实施方式，所述计数器与控制电路模块包括有：
寄存器，用于存储控制信息；
计数器，用于对处于工作状态的延时单元的个数进行计数；
延时模块重置单元，用于重置延时单元的工作状态；
相位校正单元，用于控制是否进行相位校正；
计数预置单元，用于存储计数器预置值；
工作模式控制单元，用于控制延时模块根据计数器预置值工作或根据计数器的计数值进行动态调整。
上述计数器与控制电路模块中各单元用简单的选择器和D触发器即可实现，其中的一个具体实现电路的原理图如图2所示；工作模式控制单元根据计数器结果，由多个两输入与非门和或非门实现利用5位寄存器位的数据来控制30个延时单元的通断。
进一步作为优选的实施方式，所述工作模式控制单元用于控制延时模块根据计数器预置值工作时，所述工作模式控制单元根据计数器预置值分别控制多组延时支路中的支路开关；即预置值使得延时单元个数正好使得I/Q时钟相位差为90°，而不必后期再调整。
进一步作为优选的实施方式，所述工作模式控制单元用于控制延时模块根据计数器的计数值进行动态调整时，所述工作模式控制单元控制多组延时支路中的支路开关依次打开直至计数器与控制电路模块的输入端输入信号与I时钟产生电路的输出信号反向，此即时钟校准过程。过程中，重要的中间参数为判断I/Q时钟相位差是否超过180°的参数Clock180Deg；当I/Q时钟相位差超过180°时，Clock180Deg为1，反之为0；当Clock180Deg为1时，控制着计数模块减半，添加到原Q时钟上，产生I/Q时钟相差从相差180°变为相差90°，可作为计数器预置值。
进一步作为优选的实施方式，所述寄存器中的存储控制信息包括有1位重置位、1位校正位、1位工作模式位和4位计数器预置位。
Reset位（重置位，1位）: 若为1，则延时单元个数重置；
On-Off位(校正位，1位): 若为1，不对相位进行校正，并重置延时单元个数，使延时单元格数恒为0；若为0，允许相位进行校正；
CountOrNot位（工作模式位，1位）: 若为1,延时单元个数直接设置为ClockDelay寄存器中设置的值，而不对延时单元进行递增处理；若为0，允许延时单元个数不断递增，增大I/Q时钟间的相位差。
ClockDelay位（计数器预置位，4位）： 用于存储计数器预置值。该功能主要考虑到芯片生产时直接设置预置值使得延时单元个数正好使得I/Q时钟相位差为90°，而不必后期再调整。
进一步作为优选的实施方式，所述延时模块包括有30组延时支路。
进一步作为优选的实施方式，所述I时钟产生电路产生13.56MHz的振荡电流。
以上是对本发明的较佳实施进行了具体说明，但本发明创造并不限于所述实施例，熟悉本领域的技术人员在不违背本发明精神的前提下还可以作出种种的等同变换或替换，这些等同的变形或替换均包含在本申请权利要求所限定的范围内。

Claims (6)

1.一种SoC芯片中I/Q解调时钟电路，其特征在于：包括有I时钟产生电路、延时模块和计数器与控制电路模块，所述延时模块包括有多组延时支路，所述延时支路包括有支路开关和延时单元，所述I时钟产生电路的输出端通过支路开关连接至延时单元，所述多组延时支路中的延时单元依次串联，所述多组延时支路中的最后一组延时支路的延时单元输出端连接至计数器与控制电路模块的输入端，所述计数器与控制电路模块的输出端分别与多组延时支路的支路开关控制端连接；
所述计数器与控制电路模块包括有：
寄存器，用于存储控制信息；
计数器，用于对处于工作状态的延时单元的个数进行计数；
延时模块重置单元，用于重置延时单元的工作状态；
相位校正单元，用于控制是否进行相位校正；
计数预置单元，用于存储计数器预置值；
工作模式控制单元，用于控制延时模块根据计数器预置值工作或根据计数器的计数值进行动态调整。
2.根据权利要求1所述的一种SoC芯片中I/Q解调时钟电路，其特征在于：所述工作模式控制单元用于控制延时模块根据计数器预置值工作时，所述工作模式控制单元根据计数器预置值分别控制多组延时支路中的支路开关。
3.根据权利要求1所述的一种SoC芯片中I/Q解调时钟电路，其特征在于：所述工作模式控制单元用于控制延时模块根据计数器的计数值进行动态调整时，所述工作模式控制单元控制多组延时支路中的支路开关依次打开直至计数器与控制电路模块的输入端输入信号与I时钟产生电路的输出信号反向。
4.根据权利要求1所述的一种SoC芯片中I/Q解调时钟电路，其特征在于：所述寄存器中的存储控制信息包括有1位重置位、1位校正位、1位工作模式位和4位计数器预置位。
5.根据权利要求1所述的一种SoC芯片中I/Q解调时钟电路，其特征在于：所述延时模块包括有30组延时支路。
6.根据权利要求1所述的一种SoC芯片中I/Q解调时钟电路，其特征在于：所述I时钟产生电路产生13.56MHz的振荡电流。
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