CN108199934A - 一种基于pcie结构的双网口数据聚合接收装置 - Google Patents

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夏传玉
肖金明
张乐乐
王辉
李阳
方春伟
李峰
李一峰
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Abstract

本发明公开了一种基于PCIE结构的双网口数据聚合接收装置，包括：FPGA、两路千兆网接口芯片、SDRAM及EEPROM，其中，FPGA包括：两个LAN数据接收逻辑、SDRAM控制逻辑及数据聚合逻辑、网口MAC IP配置逻辑及PCI‑E IP，两个LAN数据接收逻辑皆连接至SDRAM控制逻辑及数据聚合逻辑，SDRAM控制逻辑及数据聚合逻辑连接至PCI‑E IP；两个LAN数据接收逻辑亦皆连接至网口MAC IP配置逻辑，网口MAC IP配置逻辑亦连接至PCI‑E IP；PCI‑E IP通过PCI‑E总线与外接PC进行数据传送；网口MAC IP配置逻辑还与EEPROM相连接，SDRAM控制逻辑及数据聚合逻辑还与SDRAM相连接；两路千兆网接口芯片中均设有依次连接的：RJ45、88E1111及AX88180，AX88180连接至FPGA中的LAN数据接收逻辑。

Description

一种基于PCIE结构的双网口数据聚合接收装置
技术领域
本发明涉及通讯链路的数据聚合接收技术领域，尤其是一种双网口设备进行数据聚合并进行大带宽高效率接收的装置。
背景技术
现有的基于PCIE结构的双网口数据传输装置，大多是一款拥有双网口的高速网卡，用于提升网络传输效率和吞吐能力，从而增加网络性能；然而，并不具备数据聚合的功能。数据传输效率因为操作***的原因，效率只有标称的40％左右；无法合并带宽使用。
发明内容
为了克服现有技术的缺陷，本发明提供一种基于PCIE结构的双网口数据聚合接收装置，完成数据的聚合，提高数据的传输效率。
本发明解决上述技术问题的技术方案如下：一种基于PCIE结构的双网口数据聚合接收装置，包括：FPGA(Field－Programmable Gate Array，现场可编程门阵列)、第一路千兆网接口芯片、第二路千兆网接口芯片、SDRAM(Synchronous Dynamic Random AccessMemory，同步动态随机存储器)以及EEPROM(Electrically Erasable Programmable readonly memory，电可擦可编程只读存储器，一种掉电后数据不丢失的存储芯片)，其中，
所述FPGA包括：第一LAN数据接收逻辑、第二LAN数据接收逻辑、SDRAM控制逻辑及数据聚合逻辑、网口MAC IP配置逻辑以及PCI-E IP，其中，所述第一LAN数据接收逻辑、第二LAN数据接收逻辑皆连接至所述SDRAM控制逻辑及数据聚合逻辑，所述SDRAM控制逻辑及数据聚合逻辑连接至所述PCI-E IP；所述第一LAN数据接收逻辑、第二LAN数据接收逻辑亦皆连接至所述网口MAC IP配置逻辑，所述网口MAC IP配置逻辑亦连接至所述PCI-E IP；所述PCI-E IP通过PCI-E总线与外接PC进行数据传送；所述网口MAC IP配置逻辑还与所述EEPROM相连接，所述SDRAM控制逻辑及数据聚合逻辑还与所述SDRAM相连接；
所述第一路千兆网接口芯片中设有依次连接的：第一RJ45、第一88E1111以及第一AX88180，所述第一AX88180连接至所述FPGA中的第一LAN数据接收逻辑；
所述第二路千兆网接口芯片中设有依次连接的：第二RJ45、第二88E1111以及第二AX88180，所述第二AX88180连接至所述FPGA中的第二LAN数据接收逻辑；
两路千兆网接口芯片中的RJ45、88E1111及AX88180相同。
在上述技术方案的基础上，本发明还可以做如下改进。
优选地，所述FPGA为Altera Cyclone IV EP4CGX150DF31C7N芯片。
优选地，所述SDRAM为MT48LC4M32B2。
优选地，所述EEPROM为AT24C64。
优选地，所述PCI-E IP采用PCI-E x4模式。
与常规设计相比，本发明增加FPGA芯片，控制数据的聚合和传输；通过一种硬件加嵌入式软件逻辑的方式，完成了数据的聚合，提高了数据的传输效率。
附图说明
图1为本发明的基于PCIE结构的双网口数据聚合接收装置的结构示意图；
在附图中，各标号所表示的部件名称列表如下：
100 FPGA
101 第一LAN数据接收逻辑
102 第二LAN数据接收逻辑
103 SDRAM控制逻辑及数据聚合逻辑
104 网口MAC IP配置逻辑
105 PCI-E IP
201 第一路千兆网接口芯片
2011 第一RJ45
2012 第一88E1111
2013 第一AX88180
202 第二路千兆网接口芯片
2021 第二RJ45
2022 第二88E1111
2023 第二AX88180
300 SDRAM
400 EEPROM
具体实施方式
以下结合附图对本发明的原理和特征进行描述，所举实例只用于解释本发明，并非用于限定本发明的范围。
请参照图1所示，其为本发明的基于PCIE结构的双网口数据聚合接收装置的结构示意图。所述基于PCIE结构的双网口数据聚合接收装置包括：FPGA 100、第一路千兆网接口芯片201、第二路千兆网接口芯片202、SDRAM300以及EEPROM 400，其中，
所述FPGA 100包括：第一LAN数据接收逻辑101、第二LAN数据接收逻辑102、SDRAM控制逻辑及数据聚合逻辑103、网口MAC IP配置逻辑104以及PCI-E IP 105，其中，所述第一LAN数据接收逻辑101、第二LAN数据接收逻辑102皆连接至所述SDRAM控制逻辑及数据聚合逻辑103，所述SDRAM控制逻辑及数据聚合逻辑103连接至所述PCI-E IP 105；所述第一LAN数据接收逻辑101、第二LAN数据接收逻辑102亦皆连接至所述网口MAC IP配置逻辑104，所述网口MAC IP配置逻辑104亦连接至所述PCI-E IP 105；所述PCI-E IP 105通过PCI-E总线与外接PC(图未示)进行数据传送；所述网口MAC IP配置逻辑104还与所述EEPROM 400相连接，所述SDRAM控制逻辑及数据聚合逻辑103还与所述SDRAM 300相连接；
所述第一路千兆网接口芯片201中设有依次连接的：第一RJ45 2011、第一88E11112012以及第一AX88180 2013，所述第一AX88180 2013连接至所述FPGA 100中的第一LAN数据接收逻辑101；其中，RJ45是布线***中信息插座(即通信引出端)连接器的一种；88E1111是千兆网phy芯片，支持GMII、RGMII、MII等接口，具备4个GMII时钟模式；AX88180是高性能Non-PCI 32位千兆以太网控制芯片；
所述第二路千兆网接口芯片202中设有依次连接的：第二RJ45 2021、第二88E11112022以及第二AX88180 2023，所述第二AX88180 2023连接至所述FPGA 100中的第二LAN数据接收逻辑102；RJ45、88E1111及AX88180皆与第一路千兆网接口芯片中相同。
由此，FPGA通过LAN数据接收逻辑和SDRAM控制逻辑及数据聚合逻辑将两路数据聚合处理后用PCI-E总线传到后端PC的内存中；当确定接收到两路千兆以太网口以UDP协议传输数据时，将接收到的数据剔除包号和以太网首部信息并按包号顺序存储到SDRAM缓存中，完成数据聚合工作；PC机将聚合的网口数据用PCI-E总线传到PC内存中；在PC端可以通过PCI-E总线配置网口的IP地址和MAC信息，并存储到EEPROM中；网口上电默认加载MAC、IP方式为EEPROM。由于在本发明中采用FPGA将两路千兆以太网口发送的数据依据包号信息顺序存储到SDRAM中，完成双网口数据聚合工作，并且将数据打到PCI-E端，从而有效地提高了数据的传输效率，保证了数据聚合的可靠性。
在本发明中，双网口聚合卡数据发送说明如下：
1、网口数据率：两路千兆以太网口以UDP协议发送有效数据，每路的数据率支持最大可达到627Mb/s。
2、数据格式：UDP数据包长度为1500字节，其中以太网首部14字节，IP首部20字节，UDP首部8字节，包头共占42个字节，然后为2字节的数据包标号值，剩下1456字节为有效数据；详见表1：
表1
其中，关于表1中的注①，需要说明的是：
网口1只发送偶数数据包，包标号为0x0000，0x0002，0x0004，……，0xfffe。
标号记到0xfffe后从0x0000重新开始。
网口2只发送奇数数据包，包标号为0x0001，0x0003，0x0005，……，0xffff。
标号记到0xffff后从0x0001重新开始。
3、网口数据聚合方式见表2：
表2
在本发明的基于PCIE结构的双网口数据聚合接收装置中，双网口聚合卡物理结构如下：
■FPGA为Altera Cyclone IV EP4CGX150DF31C7N芯片；
■SDRAM为MT48LC4M32B2；
■千兆网接口为88E1111+AX88180结构；
■EEPROM为AT24C64；
■PCI-E IP采用PCI-E x4模式。
本发明的基于PCIE结构的双网口数据聚合接收装置具有如下功能：
1)完成以太网数据接收工作，并要求每路接收数据率最大可达到627Mb/s；
2)将接收到的数据剔除包号和以太网首部信息并按包号顺序存储到SDRAM缓存中，完成数据聚合工作；
3)定时或者查询方式将聚合的网口数据用PCI-E传到PC内存中；
4)在PC端可以通过PCI-E总线配置网口的IP、MAC信息，并存储到EEPROM中；网口上电默认加载MAC、IP方式为EEPROM。
此外，关于各个逻辑部分功能，进行以下详细说明：
1、LAN数据接收逻辑：
以太网初始化，接收来自网络的有效数据，剔除首部信息，将数据发给SDRAM。
2、SDRAM控制逻辑及网口聚合逻辑：
将两个网口的数据依据包号信息顺序存储到SDRAM中，完成双网口数据聚合工作，并且将数据打到PCI-E端。
3、PCI-E IP功能：
将以太网的MAC、IP配置信息通过PCI-E总线发送给网口配置逻辑。将SDRAM数据传给PC端。
4、MAC、IP配置逻辑：
将MAC、IP存储在EEPROM中，并将MAC、IP传给LAN控制逻辑，用以完成以太网初始化工作。
以上所述仅为本发明的较佳实施例，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (5)

1.一种基于PCIE结构的双网口数据聚合接收装置，其特征在于，包括：FPGA、第一路千兆网接口芯片、第二路千兆网接口芯片、SDRAM以及EEPROM，其中，
所述FPGA包括：第一LAN数据接收逻辑、第二LAN数据接收逻辑、SDRAM控制逻辑及数据聚合逻辑、网口MAC IP配置逻辑以及PCI-E IP，其中，所述第一LAN数据接收逻辑、第二LAN数据接收逻辑皆连接至所述SDRAM控制逻辑及数据聚合逻辑，所述SDRAM控制逻辑及数据聚合逻辑连接至所述PCI-E IP；所述第一LAN数据接收逻辑、第二LAN数据接收逻辑亦皆连接至所述网口MAC IP配置逻辑，所述网口MAC IP配置逻辑亦连接至所述PCI-E IP；所述PCI-EIP通过PCI-E总线与外接PC进行数据传送；所述网口MAC IP配置逻辑还与所述EEPROM相连接，所述SDRAM控制逻辑及数据聚合逻辑还与所述SDRAM相连接；
所述第一路千兆网接口芯片中设有依次连接的：第一RJ45、第一88E1111以及第一AX88180，所述第一AX88180连接至所述FPGA中的第一LAN数据接收逻辑；
所述第二路千兆网接口芯片中设有依次连接的：第二RJ45、第二88E1111以及第二AX88180，所述第二AX88180连接至所述FPGA中的第二LAN数据接收逻辑；
两路千兆网接口芯片中的RJ45、88E1111及AX88180相同。
2.根据权利要求1所述的基于PCIE结构的双网口数据聚合接收装置，其特征在于，所述FPGA为Altera Cyclone IV EP4CGX150DF31C7N芯片。
3.根据权利要求1或2所述的基于PCIE结构的双网口数据聚合接收装置，其特征在于，所述SDRAM为MT48LC4M32B2。
4.根据权利要求1或2所述的基于PCIE结构的双网口数据聚合接收装置，其特征在于，所述EEPROM为AT24C64。
5.根据权利要求1或2所述的基于PCIE结构的双网口数据聚合接收装置，其特征在于，所述PCI-E IP采用PCI-E x4模式。
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