CN105374331A - 栅极驱动电路和使用栅极驱动电路的显示器 - Google Patents

栅极驱动电路和使用栅极驱动电路的显示器 Download PDF

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Abstract

一种栅极驱动电路，其包含数个GOA电路单元。每一级GOA电路单元包含输入控制模块、输出控制模块、下拉模块和上拉维持模块。所述输入控制模块包括第一晶体管、第二晶体管、第三晶体管和第四晶体管。每一级GOA电路单元由十个晶体管构成，使用的晶体管数量较少，具有便于窄边框显示器设计的有益效果。另外，GOA电路单元的输入控制模块包含由第一栅极开启信号控制的第二晶体管和第三晶体管。由于第一晶体管和第二晶体管串联，第三晶体管和第四晶体管串联，因此可以减少漏电流，具有提高每一级GOA电路单元稳定性的有益效果。

Description

栅极驱动电路和使用栅极驱动电路的显示器
技术领域
本发明是有关于一种显示器，尤指一种使用栅极驱动(Gatedriveronarray，GOA)电路的显示器。
背景技术
GOA电路是利用薄膜晶体管液晶显示器Array制程将栅极驱动器制作在具有薄膜晶体管(Thinfilmtransistor，TFT)阵列的玻璃基板上，以实现逐行扫描的驱动方式。
由于触控装置是由显示面板和触摸屏(TouchPanel)搭配使用，因此用于显示面板的GOA电路需要配合触摸屏的扫描周期而定时地暂停输出扫描信号予TFT阵列基板，使得显示面板呈现黑屏模式。在GOA电路恢复输出扫描信号前，需将显示面板从黑屏模式唤醒。此时GOA电路需要在一段时间内将所有的扫描线均设置为导通状态，让所有数据线输出特定低电压以清空像素电容中残留的电荷，以避免画面残留的现象。此段时间称为扫描线全开(AllGateOn)阶段。
GOA电路包含数个GOA电路单元，每一GOA电路单元由数个晶体管构成。由于GOA电路直接形成玻璃基板的侧边上，因此每一GOA电路单元的晶体管数量越少，GOA电路占用的玻璃基板面积就越少。如此一来，使用较少晶体管的GOA电路单元将有利于窄边化的显示面板。
因此如何制造一种使用较少晶体管的GOA电路单元的栅极驱动电路是业界努力的目标。
发明内容
有鉴于此，本发明的目的是提供一种栅极驱动电路和使用栅极驱动电路的显示面板，以解决现有技术的问题。
本发明的技术方案提供一种栅极驱动电路，其包含数个GOA电路单元。数个所述GOA电路单元以串联的方式耦接，每一级GOA电路单元用来依据前一级GOA电路单元输出的扫描信号、后一级GOA电路单元输出的扫描信号、第一时钟信号、第二时钟信号、第三时钟信号、第四时钟信号、第一栅极开启信号以及第二栅极开启信号，在输出端输出扫描信号。每一级GOA电路单元包含输入控制模块、输出控制模块、下拉模块和上拉维持模块。所述输入控制模块用来依据所述第一时钟信号、所述第三时钟信号和所述第一栅极开启信号，在控制节点输出控制信号。所述输入控制模块包括第一晶体管、第二晶体管、第三晶体管和第四晶体管。所述第一晶体管的栅极电性连接所述第一时钟信号，其漏极电性连接所述前一级GOA电路单元输出的扫描信号。所述第二晶体管的栅极电性连接所述第一栅极开启信号，其漏极电性连接所述第一晶体管的源极，其源极电性连接所述控制节点。所述第三晶体管的栅极电性连接所述第一栅极开启信号，其漏极电性连接所述第二晶体管的源极。所述第四晶体管的栅极电性连接所述第三时钟信号，其漏极电性连接所述第三晶体管的源极，其源极电性连接所述后一级GOA电路单元输出的扫描信号。所述输出控制模块电性连接于所述控制节点，用来依据所述控制信号和所述第二时钟信号，在所述输出端输出所述扫描信号。所述下拉模块电性连接所述输出控制模块，用来将所述扫描信号下拉至低电平。所述上拉维持模块电性连接所述输出端和所述第二栅极开启信号，用来当接收所述第二栅极开启信号时，在所述输出端输出的所述扫描信号保持高电平。
依据本发明的实施例，所述输出控制模块包含第五晶体管、第六晶体管和电容。所述第五晶体管的栅极电性连接第一固定电压，其漏极电性连接所述控制节点。所述第六晶体管的栅极电性连接所述第五晶体管的源极，其漏极电性连接所述第二时钟信号，其源极电性连接所述输出端。所述电容的两端分别连接所述第六晶体管的源极和栅极。
依据本发明的实施例，所述下拉模块包含第七晶体管和第八晶体管。所述第七晶体管的栅极电性连接所述第一栅极开启信号，其漏极电性连接所述输出端及所述第六晶体管的源极。所述第八晶体管的栅极电性连接所述第四时钟信号，其漏极电性连接所述第七晶体管的源极，其源极电性连接第二固定电压。
依据本发明的实施例，所述上拉维持模块包含第九晶体管和第十晶体管。所述第九晶体管的栅极电性连接所述第二栅极开启信号，其漏极电性连接所述控制节点，其源极电性连接所述第二固定电压。所述第十晶体管的栅极电性连接所述第二栅极开启信号，其漏极电性连接所述第一固定电压，其源极电性连接所述输出端。
依据本发明的实施例，所述上拉维持模块包含第九晶体管和第十晶体管。所述第九晶体管的栅极电性连接所述第二栅极开启信号，其漏极电性连接所述控制节点，其源极电性连接所述第二固定电压。所述第十晶体管的栅极和漏极皆电性连接所述第二栅极开启信号，其源极电性连接所述输出端。
依据本发明的实施例，所述第一时钟信号、所述第二时钟信号、所述第三时钟信号和所述第四时钟信号的脉冲是依序轮流输出，且互不重叠。
依据本发明的实施例，所述第一固定电压为高电平，所述第二固定电压为低电平。
依据本发明的实施例，所述第一栅极开启信号和所述第二栅极开启信号互为反相。
本发明的技术方案又提供一种显示器包含源极驱动器以及如上述的栅极驱动电路，所述栅极驱动电路输出扫描信号使得数个所述晶体管开启，同时所述源极驱动器输出对应的数据信号至数个所述像素单元使其显示灰阶。
相较于现有技术，本发明的栅极驱动电路的每一级GOA电路单元是由十个晶体管构成，使用的晶体管数量较少，具有便于窄边框显示器设计的有益效果。另外，GOA电路单元的输入控制模块包含由第一栅极开启信号控制的第二晶体管和第三晶体管。由于第一晶体管和第二晶体管串联，第三晶体管和第四晶体管串联，因此可以减少漏电流，具有提高每一级GOA电路单元稳定性的有益效果。
为了能更进一步了解本发明的特征以及技术内容，请参阅以下有关本发明的详细说明与附图，然而附图仅提供参考与说明用，并非用来对本发明加以限制。
附图说明
图1是本发明的液晶显示器的功能方块图。
图2是本发明第一实施例的栅极驱动电路的GOA电路单元的电路图。
图3是图2所示各种输入信号、输出信号和节点电压在正向扫描时的时序图。
图4是图2所示各种输入信号、输出信号和节点电压在反向扫描时的时序图。
图5是本发明第二实施例的栅极驱动电路的GOA电路单元的电路图。
具体实施方式
请参阅图1，图1是本发明的显示器10的功能方块图。显示器10可以是液晶显示器或是有机发光二极管显示器。显示器10包含玻璃基板14以及源极驱动器(sourcedriver)16。玻璃基板14上设置数个呈矩阵排列的像素(pixel)和栅极驱动(GOA)电路12，而每一个像素包含三个分别代表红绿蓝(RGB)三原色的像素单元20构成。以一个1024×768分辨率的液晶显示器10来说，共需要1024×768×3个像素单元20组合而成。GOA电路12输出扫描信号使得每一行的晶体管22依序开启，同时源极驱动器16则输出对应的数据信号至一整列的像素单元20使其充电到各自所需的电压，以显示不同的灰阶。当同一行充电完毕后，GOA电路12便将该行的扫描信号关闭，然后GOA电路12再输出扫描信号将下一行的晶体管22打开，再由源极驱动器16对下一行的像素单元20进行充放电。如此依序下去，直到所有像素单元20都充电完成，再从第一行开始充电。
在目前的液晶显示面板设计中，GOA电路12即每隔一固定间隔输出扫描信号。以一个1024×768分辨率的液晶显示器10以及60Hz的更新频率为例，每一个画面的显示时间约为1/60＝16.67ms。所以每一个扫描信号的脉冲为16.67ms/768＝21.7μs。而源极驱动器16则在这21.7μs的时间内，将像素单元20充放电到所需的电压，以显示出相对应的灰阶。
请参阅图2，图2是本发明第一实施例的GOA电路单元SR(n)的电路图。GOA电路12包含数个串接(cascade-connected)的GOA电路单元SR(n)。每一级GOA电路单元SR(n)用来依据前一级GOA电路单元SR(n-1)输出的扫描信号G(n-1)、后一级GOA电路单元SR(n+1)输出的扫描信号G(n+1)、第一时钟信号CKV1、第二时钟信号CKV2、第三时钟信号CKV3、第四时钟信号CKV4、第一栅极开启信号Gas1以及第二栅极开启信号Gas2，在输出端OUT输出扫描信号G(n)。每一级GOA电路单元SR(n)包含输入控制模块100、输出控制模块200、下拉模块300和上拉维持模块400。输入控制模块100用来依据第一时钟信号CKV1、第三时钟信号CKV3和第一栅极开启信号Gas1，在控制节点Q输出控制信号Q(n)。输入控制模块100包括第一晶体管T1、第二晶体管T2、第三晶体管T3和第四晶体管T4。第一晶体管T1的栅极电性连接第一时钟信号CKV1，其漏极电性连接前一级GOA电路单元SR(n-1)输出的扫描信号G(n-1)。第二晶体管T2的栅极电性连接第一栅极开启信号Gas1，其漏极电性连接第一晶体管T1的源极，其源极电性连接控制节点Q。第三晶体管T3的栅极电性连接第一栅极开启信号Gas1，其漏极电性连接第二晶体管T2的源极。第四晶体管T4的栅极电性连接第三时钟信号CKV3，其漏极电性连接第三晶体管T3的源极，其源极电性连接后一级GOA电路单元SR(n+1)输出的扫描信号G(n+1)。输出控制模块200电性连接于控制节点Q，用来依据控制信号Q(n)和第二时钟信号CKV2，在输出端OUT输出扫描信号G(n)。下拉模块300电性连接输出控制模块200，用来将扫描信号G(n)下拉至低电平。上拉维持模块400电性连接输出端OUT和第二栅极开启信号Gas2，用来当接收第二栅极开启信号Gas2时，在输出端OUT输出的扫描信号G(n)保持高电平。
输出控制模块200包含第五晶体管T5、第六晶体管T6和电容C1。第五晶体管T5的栅极电性连接第一固定电压VGH，其漏极电性连接控制节点Q(n)。第六晶体管T6的栅极电性连接第五晶体管T5的源极，其漏极电性连接第二时钟信号CKV2，其源极电性连接输出端OUT。电容C1的两端分别连接第六晶体管T6的源极和栅极。
下拉模块300包含第七晶体管T7和第八晶体管T8。第七晶体管T7的栅极电性连接第一栅极开启信号Gas1，其漏极电性连接输出端OUT及第六晶体管T6的源极。第八晶体管T8的栅极电性连接第四时钟信号CKV4，其漏极电性连接第七晶体管T7的源极，其源极电性连接第二固定电压VGL。
上拉维持模块400包含第九晶体管T9和第十晶体管T10。第九晶体管T9的栅极电性连接第二栅极开启信号Gas2，其漏极电性连接控制节点Q，其源极电性连接第二固定电压VGL。第十晶体管T10的栅极电性连接第二栅极开启信号Gas2，其漏极电性连接第一固定电压VGH，其源极电性连接输出端OUT。
依据图2所示的实施例，每一晶体管皆为N型金氧半导体(N-typemetaloxidesemiconductor，NMOS)晶体管，第一固定电压VGH为高电平，第二固定电压VGL为低电平。第一栅极开启信号Gas1和第二栅极开启信号Gas2互为反相。第一时钟信号CKV1、第二时钟信号CKV2、第三时钟信号CKV3和第四时钟信号CKV4的脉冲是依序轮流输出，且互不重叠。
请一并参阅图2和图3，图3是图2所示各种输入信号、输出信号和节点电压在正向扫描时的时序图。当每一级GOA电路单元SR(n)收到高电平的第一栅极开启信号Gas1时，第二栅极开启信号Gas2会处于低电平，此时所有GOA电路单元SR(n)会依据前一级GOA电路单元SR(n-1)输出的扫描信号G(n-1)以及后一级GOA电路单元SR(n+1)输出的扫描信号G(n+1)在输出端OUT输出扫描信号G(n)。具体来说，在图3所示的t1期间，第一栅极开启信号Gas1、第一时钟信号CKV1和扫描信号G(n-1)皆为高电平，此时晶体管T1、T2皆为开启，使得高电平的扫描信号G(n-1)会经由晶体管T1、T2传送至控制节点Q，此时控制信号Q(n)也是处于高电平。因为第一固定电压VGH一直处于高电平，所以晶体管T5会一直保持开启，此时晶体管T5导通高电平的控制信号Q(n)以对电容C1充电。在t2期间，因为电容C1保持电荷的因素，因此晶体管T6会开启以导通高电平的第二时钟信号CKV2至输出端OUT，使得扫描信号G(n)变为高电平。在t3期间，第一栅极开启信号Gas1、第三时钟信号CKV3和扫描信号G(n+1)皆为高电平，此时晶体管T3、T4皆为开启，使得高电平的扫描信号G(n+1)会经由晶体管T3、T4传送至控制节点Q。此时晶体管T6会导通低电平的第二时钟信号CKV2至输出端OUT，使得扫描信号G(n)变为低电平。在t4期间，第一栅极开启信号Gas1和第四时钟信号CKV4皆为高电平，此时晶体管T7、T8皆为开启，使得低电平的第二固定电压VGL会经由晶体管T7、T8传送至输出端OUT。此时扫描信号G(n)变为低电平。在t5期间，第一栅极开启信号Gas1和第一时钟信号CKV1皆为高电平，此时晶体管T1、T2皆为开启，使得低电平的扫描信号G(n-1)会经由晶体管T1、T2传送至控制节点Q，此时控制信号Q(n)也是处于低电平。
在t6期间，第一栅极开启信号Gas1处于低电平，所以晶体管T2、T3、T7皆为断开。第二栅极开启信号Gas2处于高电平，所以晶体管T9、T10皆为开启。此时，晶体管T9导通低电平的第二固定电压VGL至控制节点Q，晶体管T10导通高电平的第一固定电压VGH至输出端OUT，使得控制信号Q(n)为低电平，扫描信号G(n)为高电平。在t6期间，亦即扫描线全开(AllGateOn)阶段，所有的GOA电路单元SR(n)都会持续输出高电平扫描信号Q(n)一段时间，此时源极驱动器16(图1所示)会输出特定灰阶(例如黑色灰阶)的数据信号给所有的像素单元20，以清除残留于像素电容中的电荷，以避免画面残留的现象。
图4是图2所示各种输入信号、输出信号和节点电压在反向扫描时的时序图。图4与图3的差异在于正向扫描和反向扫描的时序稍有不同，但是本领域技术人员可依据图2所揭示的GOA电路单元SR(n)的架构了解两者的时序差异，在此不另赘述。
本实施例的每一晶体管是以NMOS晶体管为例做说明，但是本领域技术人员可以根据本发明的电路得到以PMOS晶体管实现的GOA电路单元，以下不再赘述。
本实施例的GOA电路单元是由十个晶体管构成，使用的晶体管数量较少，具有便于窄边框显示器设计的有益效果。另外，GOA电路单元SR(n)的输入控制模块100包含由第一栅极开启信号Gas1控制的第二晶体管T2和第三晶体管T3。由于第一晶体管T1和第二晶体管串联T2，第三晶体管T3和第四晶体管T4串联，因此可以减少漏电流，具有提高每一级GOA电路单元SR(n)稳定性的有益效果。
请参阅图5，图5是本发明第二实施例的GOA电路单元SR(n)的电路图。不同于图2的上拉维持模块400，图5的上拉维持模块500包含第九晶体管T9和第十晶体管T10。第九晶体管T9的栅极电性连接第二栅极开启信号Gas2，其漏极电性连接控制节点Q，其源极电性连接第二固定电压VGL。第十晶体管T10的栅极和漏极皆电性连接第二栅极开启信号Gas2，其源极电性连接输出端OUT。也就是说，当第二栅极开启信号Gas2为高电平时，第十晶体管T10是将高电平的第二栅极开启信号Gas2传送至输出端OUT以做为扫描信号G(n)。本实施例其余组件的连接与运作模式皆与图2-图4相同，在此不另赘述。
相较于现有技术，本实施例的GOA电路单元是由十个晶体管构成，使用的晶体管数量较少，具有便于窄边框显示器设计的有益效果。另外，GOA电路单元SR(n)的输入控制模块100包含由第一栅极开启信号Gas1控制的第二晶体管T2和第三晶体管T3。由于第一晶体管T1和第二晶体管串联T2，第三晶体管T3和第四晶体管T4串联，因此可以减少漏电流，具有提高每一级GOA电路单元SR(n)稳定性的有益效果。
综上所述，虽然本发明已以较佳实施例揭露如上，但该较佳实施例并非用以限制本发明，该领域的普通技术人员，在不脱离本发明的精神和范围内，均可作各种更动与润饰，因此本发明的保护范围以权利要求界定的范围为准。

Claims (9)

1.一种栅极驱动电路，其包含：
数个GOA电路单元，数个所述GOA电路单元以串联的方式耦接，每一级GOA电路单元用来依据前一级GOA电路单元输出的扫描信号、后一级GOA电路单元输出的扫描信号、第一时钟信号、第二时钟信号、第三时钟信号、第四时钟信号、第一栅极开启信号以及第二栅极开启信号，在输出端输出扫描信号，其特征在于，每一级GOA电路单元包含：
输入控制模块，用来依据所述第一时钟信号、所述第三时钟信号和所述第一栅极开启信号，在控制节点输出控制信号，其包括：
第一晶体管，其栅极电性连接所述第一时钟信号，其漏极电性连接所述前一级GOA电路单元输出的扫描信号；
第二晶体管，其栅极电性连接所述第一栅极开启信号，其漏极电性连接所述第一晶体管的源极，其源极电性连接所述控制节点；
第三晶体管，其栅极电性连接所述第一栅极开启信号，其漏极电性连接所述第二晶体管的源极；
第四晶体管，其栅极电性连接所述第三时钟信号，其漏极电性连接所述第三晶体管的源极，其源极电性连接所述后一级GOA电路单元输出的扫描信号；
输出控制模块，电性连接于所述控制节点，用来依据所述控制信号和所述第二时钟信号，在所述输出端输出所述扫描信号；
下拉模块，电性连接所述输出控制模块，用来将所述扫描信号下拉至低电平；以及
上拉维持模块，电性连接所述输出端和所述第二栅极开启信号，用来当接收所述第二栅极开启信号时，在所述输出端输出的所述扫描信号保持高电平。
2.如权利要求1所述的栅极驱动电路，其特征在于，所述输出控制模块包含：
第五晶体管，其栅极电性连接第一固定电压，其漏极电性连接所述控制节点；
第六晶体管，其栅极电性连接所述第五晶体管的源极，其漏极电性连接所述第二时钟信号，其源极电性连接所述输出端；及
电容，其两端分别连接所述第六晶体管的源极和栅极。
3.如权利要求2所述的栅极驱动电路，其特征在于，所述下拉模块包含：
第七晶体管，其栅极电性连接所述第一栅极开启信号，其漏极电性连接所述输出端及所述第六晶体管的源极；
第八晶体管，其栅极电性连接所述第四时钟信号，其漏极电性连接所述第七晶体管的源极，其源极电性连接第二固定电压。
4.如权利要求3所述的栅极驱动电路，其特征在于，所述上拉维持模块包含：
第九晶体管，其栅极电性连接所述第二栅极开启信号，其漏极电性连接所述控制节点，其源极电性连接所述第二固定电压；
第十晶体管，其栅极电性连接所述第二栅极开启信号，其漏极电性连接所述第一固定电压，其源极电性连接所述输出端。
5.如权利要求3所述的栅极驱动电路，其特征在于，所述上拉维持模块包含：
第九晶体管，其栅极电性连接所述第二栅极开启信号，其漏极电性连接所述控制节点，其源极电性连接所述第二固定电压；
第十晶体管，其栅极和漏极皆电性连接所述第二栅极开启信号，其源极电性连接所述输出端。
6.如权利要求1所述的栅极驱动电路，其特征在于，所述第一时钟信号、所述第二时钟信号、所述第三时钟信号和所述第四时钟信号的脉冲是依序轮流输出，且互不重叠。
7.如权利要求1所述的栅极驱动电路，其特征在于，所述第一固定电压为高电平，所述第二固定电压为低电平。
8.如权利要求1所述的栅极驱动电路，其特征在于，所述第一栅极开启信号和所述第二栅极开启信号互为反相。
9.一种显示器，其包含源极驱动器以及如权利要求1-8任一项所述的栅极驱动电路，所述栅极驱动电路输出扫描信号使得数个晶体管开启，同时所述源极驱动器输出对应的数据信号至数个像素单元使其显示灰阶。
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