TWI404332B - 移位暫存器電路 - Google Patents

Description

移位暫存器電路

本發明係有關於一種移位暫存器電路，尤指一種適用於低畫面更新率之液晶顯示裝置的移位暫存器電路。

液晶顯示裝置(Liquid Crystal Display；LCD)是目前廣泛使用的一種平面顯示器系統，具有外型輕薄、省電以及低輻射等優點。液晶顯示裝置的工作原理係調變液晶層兩端電壓差控制液晶分子的排列狀態，用以操作液晶層的透光性，再配合背光模組所提供的光源以顯示影像。一般而言，液晶顯示裝置包含有複數畫素單元、移位暫存器電路以及源極驅動器。源極驅動器係用來提供複數資料訊號至複數畫素單元。移位暫存器電路包含複數級移位暫存器，係用來產生複數閘極訊號饋入複數畫素單元以控制複數資料訊號的寫入運作。因此，移位暫存器電路即為控制資料訊號寫入操作的關鍵性元件。

第1圖為習知移位暫存器電路的示意圖。如第1圖所示，移位暫存器電路100包含複數級移位暫存器，為方便說明，只顯示第(N-1)級移位暫存器111、第N級移位暫存器112以及第(N+1)級移位暫存器113。每一級移位暫存器係用來根據第一時脈CK1與反相於第一時脈CK1之第二時脈CK2以產生對應閘極訊號饋入至對應閘極線，譬如第(N-1)級移位暫存器111係用來產生閘極訊號SGn-1饋入至閘極線GLn-1，第N級移位暫存器112係用來產生閘極訊號SGn饋入至閘極線GLn，第(N+1)級移位暫存器113係用來產生閘極訊號SGn+1饋入至閘極線GLn+1。第N級移位暫存器112包含上拉單元120、輸入單元130、儲能單元125、放電單元140、下拉單元150以及控制單元160。上拉單元120係用來根據驅動控制電壓VQn以上拉閘極訊號SGn。放電單元140與下拉單元150係用來根據控制單元160所產生之下拉控制訊號Sdn以分別下拉驅動控制電壓VQn與閘極訊號SGn。

在移位暫存器電路100的運作中，當驅動控制電壓VQn持續低準位電壓時，雖然閘極訊號SGn應保持在低準位電壓，但由於第一時脈CK1的昇緣與降緣可經由上拉單元120之元件電容耦合作用而影響驅動控制電壓VQn與閘極訊號SGn，而被影響之驅動控制電壓VQn會導致上拉單元120的不正常運作，導致閘極訊號SGn之電壓準位發生漂移現象，因而降低影像顯示品質。

依據本發明之實施例，其揭露一種移位暫存器電路，用以提供複數閘極訊號至複數閘極線。此種移位暫存器電路包含複數級移位暫存器，第N級移位暫存器包含上拉單元、上拉控制單元、輸入單元、儲能單元、第一下拉單元、下拉控制單元以及第二下拉單元。

上拉單元電連接於第N閘極線，用來根據第一控制訊號與高電源電壓以上拉第N閘極訊號。上拉控制單元電連接於上拉單元，用來根據驅動控制電壓與第一時脈以產生第一控制訊號。輸入單元電連接於上拉控制單元與第(N-1)級移位暫存器，用來根據輸入控制訊號將第(N-1)閘極訊號輸入為驅動控制電壓。儲能單元電連接於上拉控制單元與輸入單元，用來根據第(N-1)閘極訊號執行充電程序或放電程序。第一下拉單元電連接於第N閘極線與上拉單元，用來根據第二控制訊號以下拉第N閘極訊號。下拉控制單元電連接於輸入單元、第一下拉單元與第二下拉單元，用來根據驅動控制電壓與高電源電壓以產生第二控制訊號。第二下拉單元電連接於下拉控制單元與上拉控制單元，用來根據第二控制訊號以下拉第一控制訊號。

依據本發明之實施例，其另揭露一種移位暫存器電路，用以提供複數閘極訊號至複數閘極線。此種移位暫存器電路包含複數級移位暫存器，第N級移位暫存器包含上拉單元、上拉控制單元、第一時脈輸入單元、輸入單元、輸入控制單元、第二時脈輸入單元、儲能單元、第一下拉單元、下拉控制單元以及第二下拉單元。

上拉單元電連接於第N閘極線，用來根據第一控制訊號與低頻時脈以上拉第N閘極訊號。上拉控制單元電連接於上拉單元，用來根據驅動控制電壓與第一時脈以產生第一控制訊號。第一時脈輸入單元電連接於上拉控制單元，用來根據低頻時脈將第一時脈輸入至上拉控制單元。輸入單元電連接於上拉控制單元與第(N-1)級移位暫存器，用來根據輸入控制訊號第(N-1)閘極訊號輸入為驅動控制電壓。輸入控制單元電連接於輸入單元，用來根據低頻時脈將反相於第一時脈之第二時脈輸入為輸入控制訊號。第二時脈輸入單元電連接於輸入控制單元，用來根據低頻時脈將第二時脈輸入至輸入控制單元。儲能單元電連接於上拉控制單元與輸入單元，用來根據第(N-1)閘極訊號執行充電程序或放電程序。第一下拉單元電連接於第N閘極線與下拉控制單元，用來根據第二控制訊號以下拉第N閘極訊號。下拉控制單元電連接於輸入單元、第一下拉單元與第二下拉單元，用來根據驅動控制電壓與低頻時脈以產生第二控制訊號。第二下拉單元電連接於下拉控制單元與上拉控制單元，用來根據第二控制訊號以下拉第一控制訊號。

依據本發明之實施例，其另揭露一種移位暫存器電路，用以提供複數閘極訊號至複數閘極線。此種移位暫存器電路包含複數級移位暫存器，第N級移位暫存器包含上拉單元、上拉控制單元、輸入單元、輸入控制單元、儲能單元、第一下拉單元、第二下拉單元、第三下拉單元、第一下拉控制單元以及第二下拉控制單元。

上拉單元電連接於第N閘極線，用來根據第一控制訊號與低頻時脈以上拉第N閘極訊號。上拉控制單元電連接於上拉單元，用來根據驅動控制電壓與第一時脈以產生第一控制訊號。輸入單元電連接於上拉控制單元與第(N-1)級移位暫存器，用來根據輸入控制訊號將第(N-1)閘極訊號輸入為驅動控制電壓。輸入控制單元電連接於輸入單元，用來根據低頻時脈將反相於第一時脈之第二時脈輸入為輸入控制訊號。儲能單元電連接於上拉控制單元與輸入單元，用來根據第(N-1)閘極訊號執行充電程序或放電程序。第一下拉單元電連接於第N閘極線與第(N+1)級移位暫存器，用來根據第(N+1)閘極訊號以下拉第N閘極訊號。第二下拉單元電連接於第一下拉控制單元與上拉控制單元，用來根據第二控制訊號以下拉第一控制訊號。第一下拉控制單元電連接於輸入單元與第二下拉單元，用來根據驅動控制電壓與第一低頻時脈以產生第二控制訊號。第三下拉單元電連接於第二下拉控制單元與上拉控制單元，用來根據第三控制訊號以下拉第一控制訊號。第二下拉控制單元電連接於輸入單元與第三下拉單元，用來根據驅動控制電壓與反相於第一低頻時脈之第二低頻時脈以產生第三控制訊號。

下文依本發明移位暫存器電路，特舉實施例配合所附圖式作詳細說明，但所提供之實施例並非用以限制本發明所涵蓋的範圍。

第2圖為本發明第一實施例之移位暫存器電路的示意圖。如第2圖所示，移位暫存器電路200包含複數級移位暫存器，為方便說明，移位暫存器電路200只顯示第(N-1)級移位暫存器211、第N級移位暫存器212以及第(N+1)級移位暫存器213，其中只有第N級移位暫存器212顯示內部功能單元架構，其餘級移位暫存器係類同於第N級移位暫存器212，所以不另贅述。在移位暫存器電路200的運作中，第(N-1)級移位暫存器211係用以提供閘極訊號SGn-1饋入至閘極線GLn-1，第N級移位暫存器212係用以提供閘極訊號SGn饋入至閘極線GLn，第(N+1)級移位暫存器213係用以提供閘極訊號SGn+1饋入至閘極線GLn+1。

第N級移位暫存器212包含上拉單元220、上拉控制單元230、輸入單元235、輸入控制單元240、儲能單元225、第一下拉單元245、第二下拉單元250以及下拉控制單元260。輸入控制單元240電連接於輸入單元235，用來根據高電源電壓Vdd將第二時脈CK2輸入為輸入控制訊號Sic。輸入單元235電連接於第(N-1)級移位暫存器211，用來根據輸入控制訊號Sic將閘極訊號SGn-1輸入為驅動控制電壓VQn，所以第N級移位暫存器212係以閘極訊號SGn-1作為致能所需之啟始脈波訊號。上拉控制單元230電連接於上拉單元220、輸入單元235以及儲能單元225，用來根據驅動控制電壓VQn與反相於第二時脈CK2之第一時脈CK1以產生第一控制訊號Sc1。上拉單元220電連接於閘極線GLn，用來根據第一控制訊號Sc1與高電源電壓Vdd以上拉閘極線GLn之閘極訊號SGn。在另一實施例中，輸入控制單元240係可省略，而第二時脈CK2則直接饋入至輸入單元235，亦即輸入單元235係直接根據第二時脈CK2將閘極訊號SGn-1輸入為驅動控制電壓VQn。

儲能單元225電連接於輸入單元235與上拉控制單元230，用來根據閘極訊號SGn-1執行充電程序或放電程序。當輸入單元235將具高準位電壓之閘極訊號SGn-1輸入為驅動控制電壓VQn時，儲能單元225係根據閘極訊號SGn-1執行充電程序。當輸入單元235將具低準位電壓之閘極訊號SGn-1輸入為驅動控制電壓VQn時，儲能單元225係根據閘極訊號SGn-1執行放電程序。因此，移位暫存器電路200並不需要另設置放電單元以對儲能單元225執行放電程序。

第一下拉單元245電連接於閘極線GLn與下拉控制單元260，用來根據第二控制訊號Sc2以下拉閘極訊號SGn。第二下拉單元250電連接於上拉控制單元230與下拉控制單元260，用來根據第二控制訊號Sc2以下拉第一控制訊號Sc1。下拉控制單元260電連接於輸入單元235、第一下拉單元245以及第二下拉單元250，用來根據驅動控制電壓VQn與高電源電壓Vdd以產生第二控制訊號Sc2。

在第2圖的實施例中，上拉單元220包含第一電晶體221，上拉控制單元230包含第二電晶體231與第三電晶體232，輸入單元235包含第四電晶體236，輸入控制單元240包含第五電晶體241，儲能單元225包含電容226，第一下拉單元245包含第六電晶體246，第二下拉單元250包含第七電晶體251，下拉控制單元260包含第八電晶體261與第九電晶體262。第一電晶體221至第九電晶體262係為薄膜電晶體(Thin Film Transistor)。第三電晶體232可為非晶矽薄膜電晶體(a-Si Thin Film Transistor)，且其寬長比係大於第七電晶體251之寬長比，亦即第三電晶體232之漏電流係大於第七電晶體251之漏電流。

第一電晶體221包含第一端、第二端與閘極端，其中第一端用以接收高電源電壓Vdd，第二端電連接於閘極線GLn，閘極端電連接於上拉控制單元230。第二電晶體231包含第一端、第二端與閘極端，其中第一端用以接收第一時脈CK1，閘極端電連接於輸入單元235以接收驅動控制電壓VQn。電容226電連接於第二電晶體231的閘極端與第二端之間。第三電晶體232包含第一端、第二端與閘極端，其中第一端電連接於第二電晶體231之閘極端，第二端電連接於第一電晶體221之閘極端，閘極端電連接於第二電晶體231之第二端。第四電晶體236包含第一端、第二端與閘極端，其中第一端電連接於第(N-1)級移位暫存器211以接收閘極訊號SGn-1，第二端電連接於第二電晶體231之閘極端，閘極端電連接於輸入控制單元240以接收輸入控制訊號Sic。第五電晶體241包含第一端、第二端與閘極端，其中第一端用以接收第二時脈CK2，第二端電連接於第四電晶體236之閘極端，閘極端用以接收高電源電壓Vdd。

第六電晶體246包含第一端、第二端與閘極端，其中第一端電連接於閘極線GLn，第二端用以接收低電源電壓Vss，閘極端電連接於下拉控制單元260以接收第二控制訊號Sc2。第七電晶體251包含第一端、第二端與閘極端，其中第一端電連接於第三電晶體232之第二端，第二端用以接收低電源電壓Vss，閘極端電連接於下拉控制單元260以接收第二控制訊號Sc2。第八電晶體261包含第一端、第二端與閘極端，其中第一端用以接收高電源電壓Vdd，閘極端電連接於第一端，第二端電連接於第六電晶體246之閘極端與第七電晶體251之閘極端。第九電晶體262包含第一端、第二端與閘極端，其中第一端電連接於第八電晶體261之第二端，第二端用以接收低電源電壓Vss，閘極端電連接於第四電晶體236之第二端以接收驅動控制電壓VQn。

第3圖為第2圖之移位暫存器電路200的工作相關訊號波形示意圖，其中橫軸為時間軸。在第3圖中，由上往下的訊號分別為第一時脈CK1、第二時脈CK2、閘極訊號SGn-1、驅動控制電壓VQn、第一控制訊號Sc1、第二控制訊號Sc2以及閘極訊號SGn。如第3圖所示，於時段T1內，第二時脈CK2由低準位電壓切換至高準位電壓，使輸入控制訊號Sic也跟著上昇至高準位電壓以導通第四電晶體236。同時，由於閘極訊號SGn-1由低準位電壓上昇至高準位電壓，所以電容226會充電使驅動控制電壓VQn也跟著從低準位電壓上昇至第一高電壓Vh1，並據以導通第二電晶體231與第九電晶體262，進而下拉第二控制訊號Sc2至低電源電壓Vss以截止第六電晶體246與第七電晶體251。

於時段T2內，第二時脈CK2由高準位電壓下降至低準位電壓，使輸入控制訊號Sic也跟著下降至低準位電壓以截止第四電晶體236，據以使驅動控制電壓VQn成為浮接電壓。雖然此時閘極訊號SGn-1由高準位電壓降至低準位電壓，閘極訊號SGn-1之低準位電壓並無法經由第四電晶體236而輸入為驅動控制電壓VQn。同時，第一時脈CK1由低準位電壓切換至高準位電壓，並可藉由電容226的耦合作用將驅動控制電壓VQn由第一高電壓Vh1上拉至第二高電壓Vh2，並據以持續導通第二電晶體231與第九電晶體262。雖然此時電容226的跨壓會截止第三電晶體232，但第三電晶體232係為具較大寬長比之薄膜電晶體，亦即第三電晶體232比第七電晶體251具有較大之漏電流，所以上昇至第二高電壓Vh2的驅動控制電壓VQn可藉由第三電晶體232之漏電流而將第一控制訊號Sc1上拉至高準位電壓，據以導通第一電晶體221，將閘極訊號SGn由低準位電壓上拉至高電源電壓Vdd。

於時段T3內，第二時脈CK2由低準位電壓切換至高準位電壓，使輸入控制訊號Sic也跟著上昇至高準位電壓以導通第四電晶體236。此時，由於閘極訊號SGn-1已維持在低準位電壓，所以電容226會放電使驅動控制電壓VQn從第二高電壓Vh2下降至低準位電壓，並據以截止第二電晶體231與第九電晶體262。因此，第二控制訊號Sc2可藉由第八電晶體261而上拉至高電源電壓Vdd，據以導通第六電晶體246與第七電晶體251，進而下拉第一控制訊號Sc1與閘極訊號SGn至低電源電壓Vss。其後，在閘極訊號SGn持續低準位電壓的狀態下，雖然第一時脈CK1的昇緣與降緣會影響驅動控制電壓VQn之電壓準位，但由於驅動控制電壓VQn並非用來直接驅動上拉單元220之第一電晶體221，所以可將閘極訊號SGn穩壓於低準位電壓，亦即可避免閘極訊號之電壓準位發生漂移現象，進而提昇影像顯示品質。

由上述可知，藉由第三電晶體232之漏電流以累積電荷於第一電晶體221之閘極端，第一控制訊號Sc1可據以上昇至高準位電壓，但電荷的累積速度則受限於顯著小於電晶體導通電流之漏電流，所以時段T2要足夠長以累積提昇電壓所需之電荷量。換句話說，第一時脈CK1與第二時脈CK2的頻率不可太高，亦即移位暫存器電路200適用於低畫面更新率之液晶顯示裝置，譬如電子標籤(Electronic Bookmark)、電子書(Electronic Book)、或電子佈告看板(Electronic Bulletin Board)等裝置之面板。

第4圖為本發明第二實施例之移位暫存器電路的示意圖。如第4圖所示，移位暫存器電路400包含複數級移位暫存器，移位暫存器電路400僅顯示第(N-1)級移位暫存器411、第N級移位暫存器412以及第(N+1)級移位暫存器413，其中只有第N級移位暫存器412顯示內部功能單元架構。第N級移位暫存器412之電路架構係類似於第2圖所示之第N級移位暫存器212之電路架構，主要差異在於將下拉控制單元260置換為下拉控制單元460。

下拉控制單元460包含第八電晶體461、第九電晶體462、第十電晶體463以及第十一電晶體464。第八電晶體461至第十一電晶體464係為薄膜電晶體。第八電晶體461包含第一端、第二端與閘極端，其中第一端用以接收高電源電壓Vdd，第二端電連接於第六電晶體246之閘極端與第七電晶體251之閘極端。第九電晶體462包含第一端、第二端與閘極端，其中第一端電連接於第八電晶體461之第二端，第九電晶體462之第二端用以接收低電源電壓Vss，閘極端電連接於第四電晶體236之第二端以接收驅動控制電壓VQn。

第十電晶體463包含第一端、第二端與閘極端，其中第一端與閘極端用以接收高電源電壓Vdd，第二端電連接於第八電晶體461之閘極端。第十一電晶體464包含第一端、第二端與閘極端，其中第一端電連接於第十電晶體463之第二端，第二端用以接收低電源電壓Vss，閘極端電連接於第四電晶體236之第二端以接收驅動控制電壓VQn。第十電晶體463係用來將高電源電壓Vdd傳送至第八電晶體461之閘極端，而第十一電晶體464則是用來根據驅動控制電壓VQn下拉第八電晶體461之閘極端的電壓。移位暫存器電路400的工作相關訊號波形實質上係同於第3圖所示之訊號波形，不再贅述。

第5圖為本發明第三實施例之移位暫存器電路的示意圖。如第5圖所示，移位暫存器電路500包含複數級移位暫存器，移位暫存器電路500僅顯示第(N-1)級移位暫存器511、第N級移位暫存器512以及第(N+1)級移位暫存器513，其中只有第N級移位暫存器512顯示內部功能單元架構，其餘級移位暫存器係類同於第N級移位暫存器512。在移位暫存器電路500的運作中，第(N-1)級移位暫存器511係用以提供閘極訊號SGn-1饋入至閘極線GLn-1，第N級移位暫存器512係用以提供閘極訊號SGn饋入至閘極線GLn，第(N+1)級移位暫存器513係用以提供閘極訊號SGn+1饋入至閘極線GLn+1。

第N級移位暫存器512包含上拉單元520、上拉控制單元530、第一時脈輸入單元570、輸入單元535、輸入控制單元540、第二時脈輸入單元580、儲能單元525、第一下拉單元545、第二下拉單元550以及下拉控制單元560。第一時脈輸入單元570電連接於上拉控制單元530，用來根據低頻時脈LCK將第一時脈CK1輸入至上拉控制單元530。低頻時脈LCK之頻率小於第一時脈CK1之頻率。上拉控制單元530電連接於上拉單元520、輸入單元535、第一時脈輸入單元570以及儲能單元525，用來根據驅動控制電壓VQn與第一時脈CK1以產生第一控制訊號Sc1。上拉單元520電連接於閘極線GLn，用來根據第一控制訊號Sc1與低頻時脈LCK以上拉閘極線GLn之閘極訊號SGn。

輸入單元535電連接於第(N-1)級移位暫存器511，用來根據輸入控制訊號Sic將閘極訊號SGn-1輸入為驅動控制電壓VQn，所以第N級移位暫存器512係以閘極訊號SGn-1作為致能所需之啟始脈波訊號。輸入控制單元540電連接於輸入單元535，用來根據低頻時脈LCK將反相於第一時脈CK1之第二時脈CK2輸入為輸入控制訊號Sic。第二時脈輸入單元580電連接於輸入控制單元540，用來根據低頻時脈LCK將第二時脈CK2輸入至輸入控制單元540。

儲能單元525電連接於輸入單元535與上拉控制單元530，用來根據閘極訊號SGn-1執行充電程序或放電程序。當輸入單元535將具高準位電壓之閘極訊號SGn-1輸入為驅動控制電壓VQn時，儲能單元525係根據閘極訊號SGn-1執行充電程序。當輸入單元535將具低準位電壓之閘極訊號SGn-1輸入為驅動控制電壓VQn時，儲能單元525係根據閘極訊號SGn-1執行放電程序。因此，移位暫存器電路500亦不需要另設置放電單元以對儲能單元525執行放電程序。

第一下拉單元545電連接於閘極線GLn與下拉控制單元560，用來根據第二控制訊號Sc2以下拉閘極訊號SGn。第二下拉單元550電連接於上拉控制單元530與下拉控制單元560，用來根據第二控制訊號Sc2以下拉第一控制訊號Sc1。下拉控制單元560電連接於輸入單元535、第一下拉單元545以及第二下拉單元550，用來根據驅動控制電壓VQn與低頻時脈LCK以產生第二控制訊號Sc2。

在第5圖的實施例中，上拉單元520包含第一電晶體521，上拉控制單元530包含第二電晶體531與第三電晶體532，輸入單元535包含第四電晶體536，輸入控制單元540包含第五電晶體541，儲能單元525包含電容526，第一下拉單元545包含第六電晶體546，第二下拉單元550包含第七電晶體551，下拉控制單元560包含第八電晶體561與第九電晶體562，第一時脈輸入單元570包含第十電晶體571與第十一電晶體572，第二時脈輸入單元580包含第十二電晶體581與第十三電晶體582。第一電晶體521至第十三電晶體582係為薄膜電晶體。第三電晶體532可為非晶矽薄膜電晶體，且其寬長比係大於第七電晶體551之寬長比，亦即第三電晶體532之漏電流係大於第七電晶體551之漏電流。

第一電晶體521包含第一端、第二端與閘極端，其中第一端用以接收低頻時脈LCK，第二端電連接於閘極線GLn，閘極端電連接於上拉控制單元530。第二電晶體531包含第一端、第二端與閘極端，其中第一端電連接於第一時脈輸入單元570，閘極端電連接於輸入單元535以接收驅動控制電壓VQn。電容526電連接於第二電晶體531的閘極端與第二端之間。第三電晶體532包含第一端、第二端與閘極端，其中第一端電連接於第二電晶體531之閘極端，第二端電連接於第一電晶體521之閘極端，閘極端電連接於第二電晶體531之第二端。第四電晶體536包含第一端、第二端與閘極端，其中第一端電連接於第(N-1)級移位暫存器511以接收閘極訊號SGn-1，第二端電連接於第二電晶體531之閘極端，閘極端電連接於輸入控制單元540以接收輸入控制訊號Sic。第五電晶體541包含第一端、第二端與閘極端，其中第一端電連接於第二時脈輸入單元580，第二端電連接於第四電晶體536之閘極端，閘極端用以接收低頻時脈LCK。

第六電晶體546包含第一端、第二端與閘極端，其中第一端電連接於閘極線GLn，第二端用以接收低電源電壓Vss，閘極端電連接於下拉控制單元560以接收第二控制訊號Sc2。第七電晶體551包含第一端、第二端與閘極端，其中第一端電連接於第三電晶體532之第二端，第二端用以接收低電源電壓Vss，閘極端電連接於下拉控制單元560以接收第二控制訊號Sc2。第八電晶體561包含第一端、第二端與閘極端，其中第一端用以接收低頻時脈LCK，閘極端電連接於第一端，第二端電連接於第六電晶體546之閘極端與第七電晶體551之閘極端。第九電晶體562包含第一端、第二端與閘極端，其中第一端電連接於第八電晶體561之第二端，第九電晶體562之第二端用以接收低電源電壓Vss，閘極端電連接於第四電晶體536之第二端以接收驅動控制電壓VQn。

第十電晶體571包含第一端、第二端與閘極端，其中第一端用以接收第一時脈CK1，第二端電連接於第二電晶體531之第一端。第十一電晶體572包含第一端、第二端與閘極端，其中第一端與閘極端用以接收低頻時脈LCK，第二端電連接於第十電晶體571之閘極端。在另一實施例中，第十一電晶體572係可省略，而低頻時脈LCK則直接饋入至第十電晶體571之閘極端。第十二電晶體581包含第一端、第二端與閘極端，其中第一端用以接收第二時脈CK2，第二端電連接於第五電晶體541之第一端。第十三電晶體582包含第一端、第二端與閘極端，其中第一端與閘極端用以接收低頻時脈LCK，第二端電連接於第十二電晶體581之閘極端。在另一實施例中，第十三電晶體582係可省略，而低頻時脈LCK則直接饋入至第十二電晶體581之閘極端。

第6圖為第5圖之移位暫存器電路500的工作相關訊號波形示意圖，其中橫軸為時間軸。在第6圖中，由上往下的訊號分別為低頻時脈LCK、第一時脈CK1、第二時脈CK2、閘極訊號SGn-1、閘極訊號SGn以及閘極時脈SGn+1。如第6圖所示，第K畫面時間包含掃描致能時間與掃描除能時間，其餘每一畫面時間(譬如第(K+1)畫面時間)均包含相對應之掃描致能時間與掃描除能時間。於第K畫面時間之掃描致能時間內，低頻時脈LCK保持高準位電壓，第一時脈輸入單元570可據以將第一時脈CK1輸入至上拉控制單元530，第二時脈輸入單元580可據以將第二時脈CK2輸入至輸入控制單元540，而移位暫存器電路500即被致能以提供複數閘極訊號對複數閘極線執行掃描運作。於第K畫面時間之掃描除能時間內，低頻時脈LCK保持低準位電壓，第一時脈CK1無法輸入至上拉控制單元530，且第二時脈CK2無法輸入至輸入控制單元540，而移位暫存器電路500即被除能以暫停電路運作，此時移位暫存器電路500幾乎不消耗任何功率。對於低畫面更新率之液晶顯示裝置而言，可使用移位暫存器電路500以顯著降低功率消耗。

第7圖為本發明第四實施例之移位暫存器電路的示意圖。如第7圖所示，移位暫存器電路700包含複數級移位暫存器，移位暫存器電路700僅顯示第(N-1)級移位暫存器711、第N級移位暫存器712以及第(N+1)級移位暫存器713，其中只有第N級移位暫存器712顯示內部功能單元架構。第N級移位暫存器712之電路架構係類似於第5圖所示之第N級移位暫存器512之電路架構，主要差異在於將下拉控制單元560置換為下拉控制單元760。

下拉控制單元760包含第八電晶體761、第九電晶體762、第十四電晶體763以及第十五電晶體764。第八電晶體761、第九電晶體762、第十四電晶體763以及第十五電晶體764係為薄膜電晶體。第八電晶體761包含第一端、第二端與閘極端，其中第一端用以接收低頻時脈LCK，第二端電連接於第六電晶體546之閘極端與第七電晶體551之閘極端。第九電晶體762包含第一端、第二端與閘極端，其中第一端電連接於第八電晶體761之第二端，第二端用以接收低電源電壓Vss，閘極端電連接於第四電晶體536之第二端以接收驅動控制電壓VQn。

第十四電晶體763包含第一端、第二端與閘極端，其中第一端與閘極端用以接收低頻時脈LCK，第二端電連接於第八電晶體761之閘極端。第十五電晶體764包含第一端、第二端與閘極端，其中第一端電連接於第十四電晶體763之第二端，第十五電晶體764之第二端用以接收低電源電壓Vss，閘極端電連接於第四電晶體536之第二端以接收驅動控制電壓VQn。第十四電晶體763係用來將低頻時脈LCK傳送至第八電晶體761之閘極端，而第十五電晶體764則是用來根據驅動控制電壓VQn下拉第八電晶體761之閘極端的電壓。移位暫存器電路700的工作相關訊號波形實質上係同於第6圖所示之訊號波形，所以不再贅述。

第8圖為本發明第五實施例之移位暫存器電路的示意圖。如第8圖所示，移位暫存器電路800包含複數級移位暫存器，移位暫存器電路800僅顯示第(N-1)級移位暫存器811、第N級移位暫存器812以及第(N+1)級移位暫存器813，其中只有第N級移位暫存器812顯示內部功能單元架構，其餘級移位暫存器係類同於第N級移位暫存器812。在移位暫存器電路800的運作中，第(N-1)級移位暫存器811係用以提供閘極訊號SGn-1饋入至閘極線GLn-1，第N級移位暫存器812係用以提供閘極訊號SGn饋入至閘極線GLn，第(N+1)級移位暫存器813係用以提供閘極訊號SGn+1饋入至閘極線GLn+1。

第N級移位暫存器812包含上拉單元820、上拉控制單元830、輸入單元835、輸入控制單元840、儲能單元825、第一下拉單元845、第二下拉單元850、第三下拉單元870、第一下拉控制單元880以及第二下拉控制單元890。輸入控制單元840電連接於輸入單元835，用來根據用來根據低頻時脈LCK將第二時脈CK2輸入為輸入控制訊號Sic。低頻時脈LCK之頻率小於第二時脈CK2之頻率。輸入單元835電連接於第(N-1)級移位暫存器811，用來根據輸入控制訊號Sic將閘極訊號SGn-1輸入為驅動控制電壓VQn，所以第N級移位暫存器812係以閘極訊號SGn-1作為致能所需之啟始脈波訊號。上拉控制單元830電連接於上拉單元820、輸入單元835以及儲能單元825，用來根據驅動控制電壓VQn與反相於第二時脈CK2之第一時脈CK1以產生第一控制訊號Sc1。上拉單元820電連接於閘極線GLn，用來根據第一控制訊號Sc1與低頻時脈LCK以上拉閘極線GLn之閘極訊號SGn。

儲能單元825電連接於輸入單元835與上拉控制單元830，用來根據閘極訊號SGn-1執行充電程序或放電程序。當輸入單元835將具高準位電壓之閘極訊號SGn-1輸入為驅動控制電壓VQn時，儲能單元825係根據閘極訊號SGn-1執行充電程序。當輸入單元835將具低準位電壓之閘極訊號SGn-1輸入為驅動控制電壓VQn時，儲能單元825係根據閘極訊號SGn-1執行放電程序。因此，移位暫存器電路800並不需要另設置放電單元以對儲能單元825執行放電程序。

第一下拉單元845電連接於閘極線GLn與第(N+1)級移位暫存器813，用來根據閘極訊號SGn+1以下拉閘極訊號SGn。第二下拉單元850電連接於上拉控制單元830與第一下拉控制單元880，用來根據第二控制訊號Sc2以下拉第一控制訊號Sc1。第三下拉單元870電連接於上拉控制單元830與第二下拉控制單元890，用來根據第三控制訊號Sc3以下拉第一控制訊號Sc1。第一下拉控制單元880電連接於輸入單元835與第二下拉單元850，用來根據驅動控制電壓VQn與第一低頻時脈LCK1以產生第二控制訊號Sc2。第一低頻時脈LCK1之頻率係小於第一時脈CK1之頻率。第二下拉控制單元890電連接於輸入單元835與第三下拉單元870，用來根據驅動控制電壓VQn與反相於第一低頻時脈LCK1之第二低頻時脈LCK2以產生第三控制訊號Sc3。進一步而言，第一下拉控制單元880與第二下拉控制單元890係用來驅動第二下拉單元850與第三下拉單元870執行對第一控制訊號Sc1的交互下拉運作，如此可避免第二下拉單元850、第三下拉單元870、第一下拉控制單元880與第二下拉控制單元890所包含的複數電晶體長時間承受高電壓應力，據以避免發生電晶體臨界電壓漂移，進而提高電路運作可靠度。

在第8圖的實施例中，上拉單元820包含第一電晶體821，上拉控制單元830包含第二電晶體831與第三電晶體832，輸入單元835包含第四電晶體836，輸入控制單元840包含第五電晶體841，儲能單元825包含電容826，第一下拉單元845包含第六電晶體846，第二下拉單元850包含第七電晶體851，第一下拉控制單元880包含第八電晶體881、第九電晶體882、第十電晶體883與第十一電晶體884，第三下拉單元870包含第十二電晶體871，第二下拉控制單元890包含第十三電晶體891、第十四電晶體892、第十五電晶體893與第十六電晶體894。第一電晶體821至第第十六電晶體894係為薄膜電晶體。第三電晶體832可為非晶矽薄膜電晶體，且其寬長比係大於第七電晶體851與第十二電晶體871之寬長比，亦即第三電晶體832之漏電流係大於第七電晶體851與第十二電晶體871之漏電流。

第一電晶體821包含第一端、第二端與閘極端，其中第一端用以接收低頻時脈LCK，第二端電連接於閘極線GLn，閘極端電連接於上拉控制單元830。第二電晶體831包含第一端、第二端與閘極端，其中第一端用以接收第一時脈CK1，閘極端電連接於輸入單元835以接收驅動控制電壓VQn。電容826電連接於第二電晶體831的閘極端與第二端之間。第三電晶體832包含第一端、第二端與閘極端，其中第一端電連接於第二電晶體831之閘極端，第二端電連接於第一電晶體821之閘極端，閘極端電連接於第二電晶體831之第二端。第四電晶體836包含第一端、第二端與閘極端，其中第一端電連接於第(N-1)級移位暫存器811以接收閘極訊號SGn-1，第二端電連接於第二電晶體831之閘極端，閘極端電連接於輸入控制單元840以接收輸入控制訊號Sic。第五電晶體841包含第一端、第二端與閘極端，其中第一端用以接收第二時脈CK2，第二端電連接於第四電晶體836之閘極端，閘極端用以接收低頻時脈LCK。第六電晶體846包含第一端、第二端與閘極端，其中第一端電連接於閘極線GLn，第二端用以接收低電源電壓Vss，閘極端電連接於第(N+1)級移位暫存器813以接收閘極訊號SGn+1。

第七電晶體851包含第一端、第二端與閘極端，其中第一端電連接於第三電晶體832之第二端，第二端用以接收低電源電壓Vss，閘極端電連接於第一下拉控制單元880以接收第二控制訊號Sc2。第八電晶體881包含第一端、第二端與閘極端，其中第一端用以接收第一低頻時脈LCK1，第二端電連接於第七電晶體851之閘極端。第九電晶體882包含第一端、第二端與閘極端，其中第一端電連接於第八電晶體881之第二端，第二端用以接收低電源電壓Vss，閘極端電連接於第四電晶體836之第二端以接收驅動控制電壓VQn。第十電晶體883包含第一端、第二端與閘極端，其中第一端與閘極端用以接收第一低頻時脈LCK1，第二端電連接於第八電晶體881之閘極端。第十一電晶體884包含第一端、第二端與閘極端，其中第一端電連接於第十電晶體883之第二端，第十一電晶體884之第二端用以接收低電源電壓Vss，閘極端電連接於第四電晶體836之第二端以接收驅動控制電壓VQn。

第十二電晶體871包含第一端、第二端與閘極端，其中第一端電連接於第三電晶體832之第二端，第二端用以接收低電源電壓Vss，閘極端電連接於第二下拉控制單元890以接收第三控制訊號Sc3。第十三電晶體891包含第一端、第二端與閘極端，其中第一端用以接收第二低頻時脈LCK2，第二端電連接於第十二電晶體871之閘極端。第十四電晶體892包含第一端、第二端與閘極端，其中第一端電連接於第十三電晶體891之第二端，第二端用以接收低電源電壓Vss，閘極端電連接於第四電晶體836之第二端以接收驅動控制電壓VQn。第十五電晶體893包含第一端、第二端與閘極端，其中第一端與閘極端用以接收第二低頻時脈LCK2，第二端電連接於第十三電晶體891之閘極端。第十六電晶體894包含第一端、第二端與閘極端，其中第一端電連接於第十五電晶體893之第二端，第十六電晶體894之第二端用以接收低電源電壓Vss，閘極端電連接於第四電晶體836之第二端以接收驅動控制電壓VQn。

移位暫存器電路800的運作係類似於第7圖所示之移位暫存器電路700，主要差異在於第一低頻時脈LCK1與第二低頻時脈LCK2之互為反相的波形可據以執行對第一控制訊號Sc1的交互下拉運作，至於低頻時脈LCK、第一時脈CK1、第二時脈CK2、閘極訊號SGn-1、閘極訊號SGn以及閘極時脈SGn+1的訊號波形實質上係同於第6圖所示之訊號波形，所以不再贅述。

綜上所述，本發明移位暫存器電路可在閘極訊號持續低準位電壓的狀態下，避免閘極訊號之電壓準位受系統時脈之昇緣與降緣的影響，亦即可將閘極訊號穩壓於低準位電壓，避免閘極訊號之電壓準位發生漂移現象，藉此提昇影像顯示品質。此外，時脈輸入單元之低頻時脈的運作可據以顯著降低本發明移位暫存器電路之功率消耗。

本發明已以實施例揭露如上，然其並非用以限定本發明，任何具有本發明所屬技術領域之通常知識者，在不脫離本發明之精神和範圍內，當可作各種更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

100、200、400、500、700、800．．．移位暫存器電路

111、211、411、511、711、811．．．第(N-1)級移位暫存器

112、212、412、512、712、812．．．第N級移位暫存器

113、213、413、513、713、813．．．第(N+1)級移位暫存器

120、220、520、820．．．上拉單元

125、225、525、825．．．儲能單元

130、235、535、835．．．輸入單元

140．．．放電單元

150．．．下拉單元

160．．．控制單元

221、521、821．．．第一電晶體

226、526、826．．．電容

230、530、830．．．上拉控制單元

231、531、831．．．第二電晶體

232、532、832．．．第三電晶體

236、536、836．．．第四電晶體

240、540、840．．．輸入控制單元

241、541、841．．．第五電晶體

245、545、845．．．第一下拉單元

246、546、846．．．第六電晶體

250、550、850．．．第二下拉單元

251、551、851．．．第七電晶體

260、460、560、760．．．下拉控制單元

261、461、561、761、881．．．第八電晶體

262、462、562、762、882．．．第九電晶體

463、571、883．．．第十電晶體

464、572、884．．．第十一電晶體

570．．．第一時脈輸入單元

580．．．第二時脈輸入單元

581、871．．．第十二電晶體

582、891．．．第十三電晶體

763、892．．．第十四電晶體

764、893．．．第十五電晶體

880．．．第一下拉控制單元

890．．．第二下拉控制單元

894．．．第十六電晶體

CK1．．．第一時脈

CK2．．．第二時脈

GLn-1、GLn、GLn+1．．．閘極線

LCK．．．低頻時脈

LCK1．．．第一低頻時脈

LCK2．．．第二低頻時脈

Sc1．．．第一控制訊號

Sc2．．．第二控制訊號

Sc3．．．第三控制訊號

Sdn．．．下拉控制訊號

SGn-2、SGn-1、SGn、SGn+1、SGn+2．．．閘極訊號

Sic．．．輸入控制訊號

Vdd．．．高電源電壓

Vss．．．低電源電壓

VQn．．．驅動控制電壓

第1圖為習知移位暫存器電路的示意圖。

第2圖為本發明第一實施例之移位暫存器電路的示意圖。

第3圖為第2圖之移位暫存器電路的工作相關訊號波形示意圖，其中橫軸為時間軸。

第4圖為本發明第二實施例之移位暫存器電路的示意圖。

第5圖為本發明第三實施例之移位暫存器電路的示意圖。

第6圖為第5圖之移位暫存器電路的工作相關訊號波形示意圖，其中橫軸為時間軸。

第7圖為本發明第四實施例之移位暫存器電路的示意圖。

第8圖為本發明第五實施例之移位暫存器電路的示意圖。

200．．．移位暫存器電路

211．．．第(N-1)級移位暫存器

212．．．第N級移位暫存器

213．．．第(N+1)級移位暫存器

220．．．上拉單元

221．．．第一電晶體

225．．．儲能單元

226．．．電容

230．．．上拉控制單元

231．．．第二電晶體

232．．．第三電晶體

235．．．輸入單元

236．．．第四電晶體

240．．．輸入控制單元

241．．．第五電晶體

245．．．第一下拉單元

246．．．第六電晶體

250．．．第二下拉單元

251．．．第七電晶體

260．．．下拉控制單元

261．．．第八電晶體

262．．．第九電晶體

CK1．．．第一時脈

CK2．．．第二時脈

GLn-1、GLn、GLn+1．．．閘極線

Sc1．．．第一控制訊號

Sc2．．．第二控制訊號

SGn-2、SGn-1、SGn、SGn+1．．．閘極訊號

Sic．．．輸入控制訊號

Vdd．．．高電源電壓

Vss．．．低電源電壓

VQn．．．驅動控制電壓

Claims (31)

1. 一種移位暫存器電路，用以提供複數閘極訊號至複數閘極線，該移位暫存器電路包含複數級移位暫存器，該些級移位暫存器之一第N級移位暫存器包含：一上拉單元，電連接於該些閘極線之一第N閘極線，用來根據一第一控制訊號與一高電源電壓以上拉該些閘極訊號之一第N閘極訊號；一上拉控制單元，電連接於該上拉單元，用來根據一驅動控制電壓與一第一時脈以產生該第一控制訊號；一輸入單元，電連接於該上拉控制單元與該些級移位暫存器之一第(N-1)級移位暫存器，用來根據一輸入控制訊號將該些閘極訊號之一第(N-1)閘極訊號輸入為該驅動控制電壓；一輸入控制單元，電連接於該輸入單元，用來根據該高電源電壓將反相於該第一時脈之一第二時脈輸入為該輸入控制訊號；一儲能單元，電連接於該上拉控制單元與該輸入單元，用來根據該第(N-1)閘極訊號執行一充電程序或一放電程序；一第一下拉單元，電連接於該第N閘極線與該上拉單元，用來根據一第二控制訊號以下拉該第N閘極訊號；一下拉控制單元，電連接於該輸入單元與該第一下拉單元，用來根據該驅動控制電壓與該高電源電壓以產生該第二控制訊號；以及 一第二下拉單元，電連接於該下拉控制單元與該上拉控制單元，用來根據該第二控制訊號以下拉該第一控制訊號。
2. 如請求項1所述之移位暫存器電路，其中：該輸入單元包含一第一電晶體，該第一電晶體包含：一第一端，電連接於該第(N-1)級移位暫存器以接收該第(N-1)閘極訊號；一閘極端，用來接收該輸入控制訊號；以及一第二端，電連接於該上拉控制單元、該下拉控制單元與該儲能單元；以及該輸入控制單元包含一第二電晶體，該第二電晶體包含：一第一端，用來接收該第二時脈；一閘極端，用來接收該高電源電壓；以及一第二端，電連接於該第一電晶體之閘極端，用來提供該輸入控制訊號。
3. 如請求項1所述之移位暫存器電路，其中該上拉單元包含一電晶體，該電晶體包含：一第一端，用來接收該高電源電壓；一閘極端，電連接於該上拉控制單元以接收該第一控制訊號；以及一第二端，電連接於該第N閘極線與該第一下拉單元。
4. 如請求項1所述之移位暫存器電路，其中該第一下拉單元包含一電晶體，該電晶體包含：一第一端，電連接於該第N閘極線與該上拉單元；一閘極端，電連接於該下拉控制單元以接收該第二控制訊號；以及一第二端，用來接收一低電源電壓。
5. 如請求項1所述之移位暫存器電路，其中：該第二下拉單元包含一第一電晶體，該第一電晶體包含：一第一端，電連接於該上拉控制單元與該上拉單元；一閘極端，電連接於該下拉控制單元以接收該第二控制訊號；以及一第二端，用來接收一低電源電壓；該上拉控制單元包含：一第二電晶體，包含一第一端、一第二端、與一閘極端，其中該第一端用來接收該第一時脈，該閘極端電連接於該輸入單元以接收該驅動控制電壓；以及一第三電晶體，包含一第一端、一第二端、與一閘極端，其中該第一端電連接於該第二電晶體之閘極端，該閘極端電連接於該第二電晶體之第二端，該第二端電連接於該上拉單元與該第一電晶體之第一端；以及該儲能單元包含一電容，該電容電連接於該第二電晶體的閘極端與第二端之間。
6. 如請求項5所述之移位暫存器電路，其中該第三電晶體係為一非晶矽薄膜電晶體(a-Si Thin Film Transistor)，該非晶矽薄膜電晶體之寬長比係大於該第一電晶體之寬長比。
7. 如請求項1所述之移位暫存器電路，其中該下拉控制單元包含：一第一電晶體，包含一第一端、一第二端、與一閘極端，其中該第一端用來接收該高電源電壓，該閘極端電連接於該第一端，該第二端電連接於該第一下拉單元與該第二下拉單元；以及一第二電晶體，包含一第一端、一第二端、與一閘極端，其中該第一端電連接於該第一電晶體之第二端，該閘極端電連接於該輸入單元以接收該驅動控制電壓，該第二端用來接收一低電源電壓。
8. 如請求項1所述之移位暫存器電路，其中該下拉控制單元包含：一第一電晶體，包含一第一端、一第二端、與一閘極端，其中該第一端用來接收該高電源電壓，該第二端電連接於該第一下拉單元與該第二下拉單元；一第二電晶體，包含一第一端、一第二端、與一閘極端，其中該第一端電連接於該第一電晶體之第二端，該閘極端電連接於該輸入單元以接收該驅動控制電壓，該第二端用來接收一低電源電壓；一第三電晶體，包含一第一端、一第二端、與一閘極端，其中 該第一端用來接收該高電源電壓，該閘極端電連接於該第三電晶體之第一端，該第二端電連接於該第一電晶體之閘極端；以及一第四電晶體，包含一第一端、一第二端、與一閘極端，其中該第一端電連接於該第三電晶體之第二端，該閘極端電連接於該輸入單元以接收該驅動控制電壓，該第二端用來接收該低電源電壓。
9. 如請求項1所述之移位暫存器電路，其中當該輸入單元根據該輸入控制訊號將具高準位電壓之該第(N-1)閘極訊號輸入為該驅動控制電壓時，該儲能單元係根據該第(N-1)閘極訊號執行該充電程序。
10. 如請求項1所述之移位暫存器電路，其中當該輸入單元根據該輸入控制訊號將具低準位電壓之該第(N-1)閘極訊號輸入為該驅動控制電壓時，該儲能單元係根據該第(N-1)閘極訊號執行該放電程序。
11. 一種移位暫存器電路，用以提供複數閘極訊號至複數閘極線，該移位暫存器電路包含複數級移位暫存器，該些級移位暫存器之一第N級移位暫存器包含：一上拉單元，電連接於該些閘極線之一第N閘極線，用來根據一第一控制訊號與一低頻時脈以上拉該些閘極訊號之一第N 閘極訊號；一上拉控制單元，電連接於該上拉單元，用來根據一驅動控制電壓與一第一時脈以產生該第一控制訊號；一第一時脈輸入單元，電連接於該上拉控制單元，用來根據該低頻時脈將該第一時脈輸入至該上拉控制單元；一輸入單元，電連接於該上拉控制單元與該些級移位暫存器之一第(N-1)級移位暫存器，用來根據一輸入控制訊號將該些閘極訊號之一第(N-1)閘極訊號輸入為該驅動控制電壓；一輸入控制單元，電連接於該輸入單元，用來根據該低頻時脈將反相於該第一時脈之一第二時脈輸入為該輸入控制訊號；一第二時脈輸入單元，電連接於該輸入控制單元，用來根據該低頻時脈將該第二時脈輸入至該輸入控制單元；一儲能單元，電連接於該上拉控制單元與該輸入單元，用來根據該第(N-1)閘極訊號執行一充電程序或一放電程序；一第一下拉單元，電連接於該第N閘極線與該上拉單元，用來根據一第二控制訊號以下拉該第N閘極訊號；一下拉控制單元，電連接於該輸入單元與該第一下拉單元，用來根據該驅動控制電壓與該低頻時脈以產生該第二控制訊號；以及一第二下拉單元，電連接於該下拉控制單元與該上拉控制單元，用來根據該第二控制訊號以下拉該第一控制訊號。
12. 如請求項11所述之移位暫存器電路，其中： 該低頻時脈之頻率小於該第一時脈之頻率。
13. 如請求項11所述之移位暫存器電路，其中：該第二時脈輸入單元包含：一第一電晶體，包含一第一端、一第二端、與一閘極端，其中該第一端用來接收該第二時脈，該第二端電連接於該輸入控制單元；以及一第二電晶體，包含一第一端、一第二端、與一閘極端，其中該第一端用來接收該低頻時脈，該閘極端電連接於該第二電晶體之第一端，該第二端電連接於該第一電晶體之閘極端；該輸入單元包含一第三電晶體，該第三電晶體包含：一第一端，電連接於該第(N-1)級移位暫存器以接收該第(N-1)閘極訊號；一閘極端，用來接收該輸入控制訊號；以及一第二端，電連接於該上拉控制單元、該下拉控制單元與該儲能單元；以及該輸入控制單元包含一第四電晶體，該第四電晶體包含：一第一端，電連接於該第一電晶體之第二端；一閘極端，用來接收該低頻時脈；以及一第二端，電連接於該第三電晶體之閘極端，用來提供該輸入控制訊號。
14. 如請求項11所述之移位暫存器電路，其中：該第一時脈輸入單元包含：一第一電晶體，包含一第一端、一第二端、與一閘極端，其中該第一端用來接收該第一時脈，該第二端電連接於該上拉控制單元；以及一第二電晶體，包含一第一端、一第二端、與一閘極端，其中該第一端用來接收該低頻時脈，該閘極端電連接於該第二電晶體之第一端，該第二端電連接於該第一電晶體之閘極端；該上拉控制單元包含：一第三電晶體，包含一第一端、一第二端、與一閘極端，其中該第一端電連接於該第一電晶體之第二端，該閘極端電連接於該輸入單元以接收該驅動控制電壓；以及一第四電晶體，包含一第一端、一第二端、與一閘極端，其中該第一端電連接於該第三電晶體之閘極端，該閘極端電連接於該第三電晶體之第二端，該第二端電連接於該上拉單元與該第二下拉單元；該第二下拉單元包含一第五電晶體，該第五電晶體包含：一第一端，電連接於該第四電晶體之第二端；一閘極端，電連接於該下拉控制單元以接收該第二控制訊號；以及一第二端，用來接收一低電源電壓；以及該儲能單元包含一電容，該電容電連接於該第三電晶體的閘極 端與第二端之間。
15. 如請求項14所述之移位暫存器電路，其中該第四電晶體係為一非晶矽薄膜電晶體，該非晶矽薄膜電晶體之寬長比係大於該第五電晶體之寬長比。
16. 如請求項11所述之移位暫存器電路，其中該上拉單元包含一電晶體，該電晶體包含：一第一端，用來接收該低頻時脈；一閘極端，電連接於該上拉控制單元以接收該第一控制訊號；以及一第二端，電連接於該第N閘極線與該第一下拉單元。
17. 如請求項11所述之移位暫存器電路，其中該第一下拉單元包含一電晶體，該電晶體包含：一第一端，電連接於該第N閘極線與該上拉單元；一閘極端，電連接於該下拉控制單元以接收該第二控制訊號；以及一第二端，用來接收一低電源電壓。
18. 如請求項11所述之移位暫存器電路，其中該下拉控制單元包含：一第一電晶體，包含一第一端、一第二端、與一閘極端，其中該第一端用來接收該低頻時脈，該閘極端電連接於該第一 端，該第二端電連接於該第一下拉單元與該第二下拉單元；以及一第二電晶體，包含一第一端、一第二端、與一閘極端，其中該第一端電連接於該第一電晶體之第二端，該閘極端電連接於該輸入單元以接收該驅動控制電壓，該第二端用來接收一低電源電壓。
19. 如請求項11所述之移位暫存器電路，其中該下拉控制單元包含：一第一電晶體，包含一第一端、一第二端、與一閘極端，其中該第一端用來接收該低頻時脈，該第二端電連接於該第一下拉單元與該第二下拉單元；一第二電晶體，包含一第一端、一第二端、與一閘極端，其中該第一端電連接於該第一電晶體之第二端，該閘極端電連接於該輸入單元以接收該驅動控制電壓，該第二端用來接收一低電源電壓；一第三電晶體，包含一第一端、一第二端、與一閘極端，其中該第一端用來接收該低頻時脈，該閘極端電連接於該第三電晶體之第一端，該第二端電連接於該第一電晶體之閘極端；以及一第四電晶體，包含一第一端、一第二端、與一閘極端，其中該第一端電連接於該第三電晶體之第二端，該閘極端電連接於該輸入單元以接收該驅動控制電壓，該第二端用來接收該低電源電壓。
20. 如請求項11所述之移位暫存器電路，其中當該輸入單元根據該輸入控制訊號將具高準位電壓之該第(N-1)閘極訊號輸入為該驅動控制電壓時，該儲能單元係根據該第(N-1)閘極訊號執行該充電程序。
21. 如請求項11所述之移位暫存器電路，其中當該輸入單元根據該輸入控制訊號將具低準位電壓之該第(N-1)閘極訊號輸入為該驅動控制電壓時，該儲能單元係根據該第(N-1)閘極訊號執行該放電程序。
22. 一種移位暫存器電路，用以提供複數閘極訊號至複數閘極線，該移位暫存器電路包含複數級移位暫存器，該些級移位暫存器之一第N級移位暫存器包含：一上拉單元，電連接於該些閘極線之一第N閘極線，用來根據一第一控制訊號與一低頻時脈以上拉該些閘極訊號之一第N閘極訊號；一上拉控制單元，電連接於該上拉單元，用來根據一驅動控制電壓與一第一時脈以產生該第一控制訊號；一輸入單元，電連接於該上拉控制單元與該些級移位暫存器之一第(N-1)級移位暫存器，用來根據一輸入控制訊號將該些閘極訊號之一第(N-1)閘極訊號輸入為該驅動控制電壓；一輸入控制單元，電連接於該輸入單元，用來根據該低頻時脈將反相於該第一時脈之一第二時脈輸入為該輸入控制訊號； 一儲能單元，電連接於該上拉控制單元與該輸入單元，用來根據該第(N-1)閘極訊號執行一充電程序或一放電程序；一第一下拉單元，電連接於該第N閘極線與該些級移位暫存器之一第(N+1)級移位暫存器，用來根據該些閘極訊號之一第(N+1)閘極訊號以下拉該第N閘極訊號；一第二下拉單元，電連接於該上拉控制單元，用來根據一第二控制訊號以下拉該第一控制訊號；一第一下拉控制單元，電連接於該輸入單元與該第二下拉單元，用來根據該驅動控制電壓與一第一低頻時脈以產生該第二控制訊號；一第三下拉單元，電連接於該上拉控制單元，用來根據一第三控制訊號以下拉該第一控制訊號；以及一第二下拉控制單元，電連接於該輸入單元與該第三下拉單元，用來根據該驅動控制電壓與反相於該第一低頻時脈之一第二低頻時脈以產生該第三控制訊號。
23. 如請求項22所述之移位暫存器電路，其中：該第一低頻時脈之頻率小於該第一時脈之頻率。
24. 如請求項22所述之移位暫存器電路，其中：該低頻時脈之頻率小於該第一時脈之頻率。
25. 如請求項22所述之移位暫存器電路，其中： 當該輸入單元根據該輸入控制訊號將具高準位電壓之該第(N-1)閘極訊號輸入為該驅動控制電壓時，該儲能單元係根據該第(N-1)閘極訊號執行該充電程序；以及當該輸入單元根據該輸入控制訊號將具低準位電壓之該第(N-1)閘極訊號輸入為該驅動控制電壓時，該儲能單元係根據該第(N-1)閘極訊號執行該放電程序。
26. 如請求項22述之移位暫存器電路，其中該第一下拉控制單元包含：一第一電晶體，包含一第一端、一第二端、與一閘極端，其中該第一端用來接收該第一低頻時脈，該第二端電連接於該第二下拉單元；一第二電晶體，包含一第一端、一第二端、與一閘極端，其中該第一端電連接於該第一電晶體之第二端，該閘極端電連接於該輸入單元以接收該驅動控制電壓，該第二端用來接收一低電源電壓；一第三電晶體，包含一第一端、一第二端、與一閘極端，其中該第一端用來接收該第一低頻時脈，該閘極端電連接於該第三電晶體之第一端，該第二端電連接於該第一電晶體之閘極端；以及一第四電晶體，包含一第一端、一第二端、與一閘極端，其中該第一端電連接於該第三電晶體之第二端，該閘極端電連接於該輸入單元以接收該驅動控制電壓，該第二端用來接收該 低電源電壓。
27. 如請求項22述之移位暫存器電路，其中該第二下拉控制單元包含：一第一電晶體，包含一第一端、一第二端、與一閘極端，其中該第一端用來接收該第二低頻時脈，該第二端電連接於該第三下拉單元；一第二電晶體，包含一第一端、一第二端、與一閘極端，其中該第一端電連接於該第一電晶體之第二端，該閘極端電連接於該輸入單元以接收該驅動控制電壓，該第二端用來接收一低電源電壓；一第三電晶體，包含一第一端、一第二端、與一閘極端，其中該第一端用來接收該第二低頻時脈，該閘極端電連接於該第三電晶體之第一端，該第二端電連接於該第一電晶體之閘極端；以及一第四電晶體，包含一第一端、一第二端、與一閘極端，其中該第一端電連接於該第三電晶體之第二端，該閘極端電連接於該輸入單元以接收該驅動控制電壓，該第二端用來接收該低電源電壓。
28. 如請求項22所述之移位暫存器電路，其中：該輸入單元包含一第一電晶體，該第一電晶體包含：一第一端，電連接於該第(N-1)級移位暫存器以接收該第 (N-1)閘極訊號；一閘極端，用來接收該輸入控制訊號；以及一第二端，電連接於該上拉控制單元、該第一下拉控制單元、該第二下拉控制單元與該儲能單元；以及該輸入控制單元包含一第二電晶體，該第二電晶體包含：一第一端，用以接收該第二時脈；一閘極端，用來接收該低頻時脈；以及一第二端，電連接於該第一電晶體之閘極端，用來提供該輸入控制訊號。
29. 如請求項22所述之移位暫存器電路，其中：該上拉控制單元包含：一第一電晶體，包含一第一端、一第二端、與一閘極端，其中該第一端用以接收該第一時脈，該閘極端電連接於該輸入單元以接收該驅動控制電壓；以及一第二電晶體，包含一第一端、一第二端、與一閘極端，其中該第一端電連接於該第一電晶體之閘極端，該閘極端電連接於該第一電晶體之第二端，該第二端電連接於該上拉單元、該第二下拉單元與該第三下拉單元；該第一下拉單元包含一第三電晶體，該第三電晶體包含：一第一端，電連接於該第N閘極線；一閘極端，電連接於該第(N+1)級移位暫存器以接收該第N閘極訊號；以及 一第二端，用來接收一低電源電壓；該第二下拉單元包含一第四電晶體，該第四電晶體包含：一第一端，電連接於該第二電晶體之第二端；一閘極端，電連接於該第一下拉控制單元以接收該第二控制訊號；以及一第二端，用來接收該低電源電壓；該第三下拉單元包含一第五電晶體，該第五電晶體包含：一第一端，電連接於該第二電晶體之第二端；一閘極端，電連接於該第二下拉控制單元以接收該第三控制訊號；以及一第二端，用來接收該低電源電壓；該儲能單元包含一電容，該電容電連接於該第一電晶體的閘極端與第二端之間。
30. 如請求項29所述之移位暫存器電路，其中該第二電晶體係為一非晶矽薄膜電晶體，該非晶矽薄膜電晶體之寬長比係大於該第四電晶體與該第五電晶體之寬長比。
31. 一種移位暫存器電路，用以提供複數閘極訊號至複數閘極線，該移位暫存器電路包含複數級移位暫存器，該些級移位暫存器之一第N級移位暫存器包含：一上拉單元，電連接於該些閘極線之一第N閘極線，用來根據一第一控制訊號與一高電源電壓以上拉該些閘極訊號之一第N閘極 訊號；一上拉控制單元，電連接於該上拉單元，用來根據一驅動控制電壓與一第一時脈以產生該第一控制訊號；一輸入單元，電連接於該上拉控制單元與該些級移位暫存器之一第(N-1)級移位暫存器，用來根據一輸入控制訊號將該些閘極訊號之一第(N-1)閘極訊號輸入為該驅動控制電壓；一儲能單元，電連接於該上拉控制單元與該輸入單元，用來根據該第(N-1)閘極訊號執行一充電程序或一放電程序；一第一下拉單元，電連接於該第N閘極線與該上拉單元，用來根據一第二控制訊號以下拉該第N閘極訊號；一第二下拉單元，電連接於該上拉控制單元，用來根據該第二控制訊號以下拉該第一控制訊號；以及一下拉控制單元，電連接於該輸入單元、該第二下拉單元與該第一下拉單元，用來根據該驅動控制電壓與該高電源電壓以產生該第二控制訊號，該下拉控制單元包含：一第一電晶體，包含一第一端、一第二端、與一閘極端，其中該第一端用來接收該高電源電壓，該第二端電連接於該第一下拉單元與該第二下拉單元；一第二電晶體，包含一第一端、一第二端、與一閘極端，其中該第一端電連接於該第一電晶體之第二端，該閘極端電連接於該輸入單元以接收該驅動控制電壓，該第二端用來接收一低電源電壓；一第三電晶體，包含一第一端、一第二端、與一閘極端，其中該第 一端用來接收該高電源電壓，該閘極端電連接於該第三電晶體之第一端，該第二端電連接於該第一電晶體之閘極端；以及一第四電晶體，包含一第一端、一第二端、與一閘極端，其中該第一端電連接於該第三電晶體之第二端，該閘極端電連接於該輸入單元以接收該驅動控制電壓，該第二端用來接收該低電源電壓。