CN1053694A - 居于存贮器板的诊断测试 - Google Patents

Abstract

一种数据处理网络包括多个处理装置，多个主存 存贮器板，和处理器与存贮器板所共享的主存接口。 每个存贮器板包括存贮器阵列保持存贮在阵列中的 数据型的保持寄存器，比较寄存以及逻辑电路。为了 存贮器阵列诊断测试，处理装置之一向存贮器板之一 传送比较指令(包括地址信息)以及数据型。在所选 存贮器板上的逻辑电路将数据型存入其保持寄存器 且将数据型写入其存贮器阵列，然后从存贮器阵列中 读出数据送入其比较寄存器。

Description

本发明涉及信息处理***包括多个处理装置通过共享接口连接到存存贮口的多个存贮器板上，尤其是楚及使处理器起动存贮器中的诊断功能，同时使在接口的通信量减到最少。

近些年，信息处理装置的性能有显著改善，特别在快速处理数据方面，信息处理网络增加使用多个处理装置共享公用接口以在处理器与主存之间传输数据，主存的典型形式是由许多存贮器板组成。当今潮流趋于大容量的主存存贮器，使用大量的存贮器板。存贮器子***的改进与处理器的改进不同步，这尤其在网络中使用多个并行处理器时特别明显。因而，一直更改着***或网络的结构，以对主存进行补偿，主存与处理装置相比其操作相对较慢。为了把处理器从主存中存贮器板上分离开，高速缓冲存贮器与其它一些技术被采用。

每当计算机***接通电源，这个***不能做好使用准备。除非确实在被称为初始程序加载（IPL）的最后准备的条件下。这个过程包括***装入初始程序，以及***的最后测试，包括对在存中的存贮器阵列的诊断测试，存贮器阵列由单个的存贮单元（locations  or  cells）组成，每个单元能存贮一比特表示逻辑1或逻辑0。诊断测试是用来确认存贮单元的每一个都能准确地存贮逻辑1与逻辑0，没有两个单元短接在一起。

在信息处理网络中采用多个处理器及多个包括主存存贮器的存贮器板，传统的对存贮器的诊断测试的方法是采用一个或多个处理器产生一个予定的数据型及指明存贮器阵列的特定部分的数据存贮指令并通过接口把这些提供给主存。这种数据型写入存贮器阵列中所选中的部分，而后由处理器发出取指令被续回处理器。这取回的数据与数据原型比较以确认存贮器阵列中的该部分完好的功能。

当然，全部的存贮器阵列都必须测试，这就在主存接口上消耗掉相当多的时间并需要大量的处理器开销，事实上，存贮器测试典型的消耗占IPL硬件测试时间的百分之九十至百分之九十五。而这个问题部分的是由要求确认存贮器完好性的离散数据型的数目所引起的，主要因素是在获取存贮器存取当中所涉及的处理器与接口的开销。因为处理器执行这种测试必须是顺序或无重迭的寻访存贮器板。这个困难随着构成主存的存贮器板的数目而增加。

存贮器测试技术近来的改进是存贮器板装置自我测试。例果美国专利NO.4、667、330（Kumagai）揭示了一种做为存贮器阵列中的同一块集成电路的自我诊断电路，以检测有缺陷的单元。待存贮的数据被提供给有自我诊断电路的阵列中，接着读出阵列的数据并同诊断电路中的数据相比较。在美国专利NO.4、757、503海依思（Hayes等人）中，一个测试发生器形成在随机存取存贮器集成电路上，产生予定的数据型序列施加在RAM中的至少两个存贮阵列中的每一个上，一个存贮阵列的每个纵列中数据与另一个存贮阵列相同纵列中的数据相比较，在有任何不一致的情况下就产生一个故障信号。

美国专利NO、4、782、486（Lipcon等人）揭示一种自我测试存贮器，在这种存贮器中测试数据型靠中央处理器单元通过一种公用存贮器控制逻辑同时写入所有的存贮器库（memorybanks）其后，在同每一个存贮器板连通的情况下，把参改存贮器库中的内容与其它存贮器库中相对应单元的内容相比较。

在某些条件下这些方法证明是令人满意的，但它们没有提出在网络中快速诊断测试多个存贮器板的要求，在网络中这些存贮器板与多个处理器通过共享接口互相影响。而且，它们要求与不同阵列或是每一集成块中的逻辑相互比较。这样的代价会抑制多片集成块的存贮器板。

因此，本发明的目的是提供一种信息处理网络，在该网络中通过共享接口处理的装置可以施行迭加或同时在多个存贮器板上诊断测试。

本发明的另一个目的，是通过减少在测试过程中处理器（存贮器板测试器）必不可少的收获取对存贮器的存取的次数，减少存贮器阵列在生产测试与初始化程序加载测试中的时间。

再一个目的是提供一种信息处理网络，其中处理器起动对存贮器阵列的诊断测试在没有由于在存贮器接口的通信或不同步的存贮器刷新操作引起的延迟或中断的情况下继续进行。

为了达到上述的以及其它一些目的，这里提供的存贮器阵列的诊断测试方法在数据处理***中完成，这个***包括一个操作比较编码数据的存贮器阵列的存贮器，以及一个连接上述处理器的构型和存贮器的接口，在处理装置构型与存贮器之间传送比特编码数据。这个方法包括下述步骤：

用这种处理构型产生存贮比特编码数据在存贮阵列中与所选位置对应的地址信息的比较指令，再由处理构型产生后继的向所选位置存入的数据型。

通过接口将比较指令、地址信息及数据型传送给存贮器;

响应指令及地址信息，将数据型存入存贮器中的第一个寄存器，将此数据型写入阵列中所选单元，再从所选单元续出数据写入存贮器的第二个寄存器，并比较第一与第二寄存器中的数据，

如果第一与第二寄存器中的数据相同，则证明阵列是完好的，在这些寄存器中的数据的不同就认别出故障。

最好是，这种数据处理***包括多个处理装置，这些装置带有包含多个存贮器板的存贮器，处理装置与板共享公用的主存接口。至少处理装置之一含有产生“比较”指令并经接口将比较指令提供给存贮器板以便对存贮器板诊断测试的逻辑以及通常的处理器逻辑，此逻辑是提供存指令将数据存贮在存贮器阵列中，以及提供取指令从阵列中取出数据。

每个存贮器板包括一个保持寄存器用以寄存予先设定的由处理装置与比较指令一起供给的数据型，进一步，每个存贮器板包括为了向存贮器阵列中的由比较指令指明的所选单元写入数据型的逻辑。这个数据而后从阵列中出送入存贮器板上的续回寄存器，并且把续回寄存器的内容同保持寄存器中的内容相比较，其中有不相符的情况时，会有一个故障信息通过接口提供给处理装置。

与由处理装置控制诊断测试的常规方法相比较，本发明的测试实际需要很少的时间，大量的诊断测试在主存内完成在存贮器测试的几乎所有时间里使每个处理器空闲出进行其它工作，这些其它工作可以包括起动连结着多个存贮器板的其它板的诊断测试，测试每个存贮器单元所需周期的数目被减少，连同处理器与存贮板之间接口被占用的时间也减少了，每个存贮器板一接收到比较指令及相伴随的数据型，这个板就继续把时间用在完成诊断测试功能上，没有来自接口通信或不同步的存贮器刷新操作的中断或其它降低。

参阅附图及详细描述，可以进一步正确理解本发明上述的及其它一些目的和优点，其中：

图1是信息处理网络的图示，其中多个处理装置通过共享接口与主存连接，主存包括多个存贮器板，

图2是时序波形图，表示初始程序加载期间的存贮器阵列的常规测试;及

图3是与图2相类似的时序波形图，表示本发明所给出的存贮器阵列测试。

现在来看附图，图1示出对比特编码数据执行所选操作进行存贮的一种信息处理网络16。这个***包括两个处理装置，由18和20标明，每一个都伴随着对数据进行操作的电路，而且提供指令以及向主存送取相关的数据。仲裁线22连接两个处理器，结合在两个处理装置中的判优逻辑将优先分配一个处理器对接口进行使用。可以知道，在网络中的处理装置的电路可以由单个处理装置或多个处理装置构成，在多处理装置中为了所有处理装置的点对点的连接，设有多条仲裁连接线。

接口将处理装置与主存连接，主存包括多个存贮器板如在24，26及38所标示的。以存贮器，板24为例，包括缓冲器30，保持寄存器32，存贮比特编码数据的存贮器阵列34，比较寄存器36，状态寄存器38及包括一个比较电路的逻辑电路40。存贮在存贮器阵列的数据也被送入保持存贮器32，用于后面运用比较电路同从阵列中读出并递入比较寄存器36的数据相比较。

存贮器板26与存贮器板24相类似，包括一个缓冲器42，保持寄存器44，存贮器阵列46，一个比较寄存器48，一个状态寄存器50及包括比较电路的逻辑电路52。同样的，存贮器板28包括一个缓冲器54，一个保持寄存器56，存贮器阵列58，一个比较寄存器60，一个状态寄存器62及逻辑电路64，这些组件与它们在存贮器板24上的对应组件的作用是完全一致的。人们可知，主存可以包括任意数目如24，26和28号板那样的存贮器板。

接口与处理器及存贮器板发生联系包括数据总线66，指令/地址总线68及通信总线70，每条总线都与所有的处理装置和存贮器板连接，并且同其它总线一起并行传送数据，数据总线66传送的是可简称为工作信息，也就是与***用户有直接利益的大部分信息，指令/地址总68传送有关取，存或其它的操作专门工作数据的指令的控制信息，以及包括字节对齐的（byte-algned）起始地址的地址信息，在地址中已存有数据，或这样的数据将存入该地址，以及接位数所表示的地址长度。

通信总线70是用于从存贮器板之一向处理装置之一传送状态信息，与此同时经数据总线向处理装置传送工作信息。总线70还被用于由存贮器板通知处理装置存贮器板需要服务。也就是遭遇到内部故障，存在缺陷等。

通信线72，74和76能够存贮器板向总线70传送状态信息，而后经控制线78与80之一传送给适当的处理装置。状态信息仅沿一个方向从存贮器板之一向控制装置之一传送。

指令线82和84向总线68传送指令和地址信息，指令线86，88和90之一从总线68向适当的存贮器板提供信息，指令信息是单向的（从处理器向存贮器板），指令线82和84两端的箭头指明当传送指令对每个处理装置可以通知剩下的处理器有关存取的地址和字节的长度。

数据线92和94在处理器总线66之间，数据96，98和100在存贮器板与数据总线之间，适于双向传输工作信息。这个接口所含对数据总线66控制使用的数据通道在图1中没有示出。对接口的进一步说明，可参改美国专利申请编号NO.445，320，各为“高性能共享主存接口”1989，12.4的申请，以及转让给本申请的受让人。

一个时钟振荡器102向处理装置18和20及存贮器板24，26及28提供时钟信号。这个时钟信号由在规定时钟频率内产生的各个时间脉冲组成，提供一致的时钟周期。

当信息处理***接通电源时，硬件被检测，且某些初始化程序被装入存贮器阵列，来自予期的用户的任何输入之前，这个被称为初始化程序加载（IPL）的过程，包括存贮器板的诊断测试。为了使用户更加满意，最理想的是在尽可能短的时间内完成初始化程序加载，途要记住所需要的包括存贮器阵列的硬件测试，应充分证明它们的可靠性。如前所述，存贮器的诊断测试占硬件测试所需时间的百分之九十五，当代潮流是增大主贮存贮器，通过额外增加存贮器板或用大容量存贮器板，或同时采用这种办法。同时强调需要用改进的方法测试存贮器阵列。

采用本发明，通过处理装置的可靠的控制逻辑向存贮器板的转移，存贮阵列测试可以更有效的完成。图2的时序波形图表示的是用常规方法处理器-控制的诊断测试方法的情况，在第一个周期处理器发出一存贮指令，以使在第二个周期，数据型传输到所选存贮器板。此数据型是予定的逻辑1及逻辑0的序列，设计成测试存贮器的完好性。在第三个周期，所选存贮器板开始对自身的存贮器阵列进行一次存取。尤其是通过两条控制线行地址选通（RAS）及列地址选通（CAS）向阵列存取。行地址选通起动数据阵列的存取依赖于第二时钟周期起始的有效，而列地址选通是在第四时钟周期起始有效。一旦CAS处于有效状态，数据被写入阵列的所选单元。而后行地址与列地址选通降回无效。图2图3联系起来看，应该注意，当RAS与CAS在波形图上处于高电平时有效，与其它的线一致，实际上RAS与CAS是“负有效”，也就是低电平有效。

在周期7，处理器发出取指令，行地址选通与列地址选通分别在周期8与周期9再次有效。在周期10从阵列读出数据并在周期9内传送到处理器。在第12时钟周期，取出的数据与原始数据比较。

图3说明了本发明的存贮器阵列的诊断测试。当予选存贮器板24，26和28之一时，初始步骤（前5个时钟周期）与常规处理步骤相类似，关键区别是处理装置（例如处理器18）发出比较指令而不是存指令，有如前述，在时钟周期4数据型被写入存贮器阵列（例如在板34上的存贮器阵列）的所选单元。而下步在周期4这个数据型被写入保持寄存器32。在第8个时钟周期这数据型被读回到比较寄存器。在下一个周期，比较寄存器与保持寄存器中的内容在逻辑电路4中进行比较。如果寄存器32与36中的内容比较结果没有不同，相关于数据型和所选单元可以证实阵列完好。相反的在任何一位产生了差别，则状态寄存器存入一个故障状态并且通过信总线70一个故障信息提供给处理器。

图3的时序波形图，是基于予定的数据型写入存贮器阵列的一个单独单元的情形。事实上，在每个存贮器板上的逻辑电路（分别在40、52和64板上）可以在其相主的存贮器板上将数据同时写入多个集成块上的多个单元。这一特征可以减少对存贮器阵列测试所需时间。

因此，这个电路常驻在存贮器板上，少许增加了测试存贮器阵列的速度，然而由于上述的例子假定处理器在每种情况下，接口竞争过程中不需花费时间，效率大大超过这种比较所暗示的，在多个处理器的任何结构分享的公用接口上多个处理器忙于存贮器阵列的诊断测试，所涉及的每个处理器必须同其它处理器竞争使用主存接口。这种常规测试的顺序（图2）需要处理器两次获取使用接口，一次是为了向贮器板存数据型，一次是为了从阵列中取数。相比之下处理器18可以仅仅对主存接口使用一次就测试这些阵列。

这里产生的另一个优点是其中本发明的存贮器板的诊断测试仅需要接口使用总量的一半，尤其是第一个周期提供的比较指令，而常规顺序需要使用接口的两个时钟周期。例如处理装置18，向存贮器板之一每发出一个比较指令后，这个处理器便可以自由地进行其它工作，包括这个处理器向其它存贮器板提供比较指令。因此，多个存贮器板的多个存贮器阵列测试可以同时进行。

当再有一个优点产生于这样的事实，即存贮器阵列通常不工作，而且需要予定数目的时钟周期进行充电，或者准备从存贮器阵列读数据或是对它们写数据。当然所需周期数目由于阵列的类型和周期的长度而变化，但是在任何一种情况下都要增加寻访阵列所需的时间。那种常规的测试顺序，首先需要对阵列存取将数据存入阵列，其后，在行地址和列地址选通变为无效之后，从阵列中取回数据。相比之下，由于比较功能在存贮器板上执行，这就无需重新启动控制存贮器阵列工作的行地址选通。

再次同常规顺序对比，另一个优点是不同步的操作如存贮器刷新，不干扰存贮器板的诊断测试。这样的操作却可延迟常规的测试，尤其是，如果它们发生在存指令和取指令期间。因此，本发明的信息处理网络，其中主存的存贮器板响应来自处理装置的指令测试存贮器阵列可减少测试所需的时间和对接口的使用。

本发明主要特点是：一种处理比特编码数据的***，其特征为：

一种处理电路结构包括至少一个处理装置用以操作比特编码数据。一种具有存贮器阵列的存贮器用以存贮比特编码数据，以及一个连接处理电路结构与存贮器的接口用以在处理电路结构与存贮器之间传送比特编码数据，所说的处理电路结构包括产生比较指令及地址数据的装置，该地址对应于存贮数据的数据阵列中所选单元;

一种在处理装置电路结构中的装置用以产生数据型以及用于经过接口将数据传送给存贮器;以及

一种在存贮器中数据操作装置用以在数据型存贮在存贮阵列之后检验数据型的完好，所说的数据操作装置包括：

一个第一中介数据保持装置从处理电路结构接收数据型，

一个第二中介数据保持装置，

一个装置，响应比较指令及地址数据，用以将第一保持装置中的数据型写入存贮器阵列中的所选单元，然后读出所选单元中的数据送入第二中介数据保持装置;然后比较第一与第二中介数据保持装置中的数据;以及当第二保持装置中的数据与第一保持装置中的数据不一致时指示故障;

其特征为所说的存贮器包括多个存贮器板，每个存贮器板具有数据阵列，一个保持寄存器用以从处理装置之一接收数据型，一个比较寄存器用以接收从存贮器阵列中读出的数据，以及一个比较电路用以比较保持寄存器与比较寄存器中的内容，所说的保持寄存器与比较寄存器分别提供第一与第二中介数据保持装置。

其特征为所说的接口包括一个数据总线用以传送数据型，以及一个指令/地址总线用以传送比较指令及地址信息，这个数据总线与指令/地址总线被处理电路结构和所有存贮器板共享。

其特征为每个所说的存贮器板包括一个状态寄存器，如果在第一与第二保持装置中的数据不同，所说的响应比较指令的装置在状态寄存器中指示故障。

其特征为所说的接口进一步包括一个通信总线用以传送表示在状态寄存器中相关的一个内的故障指示，从相关的存贮器板传送到处理电路结构，所说的通信总线由处理电路结构与所有的存贮器板共享。

在数据处理***中包括至少一个处理器，用以操作比特编码数据，一个存贮器具有多个存贮器阵列，每一个存贮特编码数据，以及一个接口连接处理电路结构和存贮器用以在电路结构与存贮器之间传送比特编码数据;一个测试多个存贮阵列的过程，其特征是这些步骤有：

（a）用处理器产生比较指令及与在存贮阵列的第一个阵列中所选单元相对应的地址信息，进一步用这个处理器产生数据型用以存入所选单元;

（b）通过接口把指令及地址信息传送给存贮器;

（c）通过接口把数据型传送给存贮器;

（d）响应指令与地址信息，把数据型存贮到存贮器中的第一个寄存器，当数据型记录保持在第一个寄存器时，将数据型存贮到阵列所选单元，将数据存入阵列之后，从所选单元读出数据，并且将第一寄存器中的数据内容同从阵列中读出的数据相比较;

（e）在步骤（d）至少部分执行的同时，对另一个存贮器阵列重复执行步骤（a）到（d）。

其特征为进一步的步骤有：

在比较数据之后，如果在第二寄存器中的数据内容与第一寄存器中的数据内容不一致，产生一个故障指示。

其特征为所说的将数据型存入第一寄存器及存入阵列，读数据到第二寄存器以及比较数据等步骤，都是由驻留在存贮器中的逻辑电路来执行。

其特征为所说的产生故障指示的步骤包括在存贮器中的状态寄存器提供故障指示，以及通过接口将故障指示传送给处理电路结构。

Claims (9)

1、一种处理比特编码数据的***，其特征为：

一种处理电路结构包括至少一个处理装置用以操作比特编码数据。一种具有存贮器阵列的存贮器用以存贮比特编码数据，以及一个连接处理电路结构与存贮器的接口用以在处理电路结构与存贮器之间传送比特编码数据，所说的处理电路结构包括产生比较指令及地址数据的装置，该地址对应于存贮数据的数据阵列中所选单元；

一种在处理装置电路结构中的装置用以产生数据型以及用于经过接口将数据传送给存贮器；以及

一种在存贮器中数据操作装置用以在数据型存贮在存贮阵列之后检验数据型的完好，所说的数据操作装置包括：

一个第一中介数据保持装置从处理电路结构接收数据型，

一个第二中介数据保持装置，

一个装置，响应比较指令及地址数据，用以将第一保持装置中的数据型写入存贮器阵列中的所选单元，然后读出所选单元中的数据送入第二中介数据保持装置；然后比较第一与第二中介数据保持装置中的数据；以及当第二保持装置中的数据与第一保持装置中的数据不一致时指示故障；

2、如权利要求1的***，其特征为所说的存贮器包括多个存贮器板，每个存贮器板具有数据阵列，一个保持寄存器用以从处理装置之一接收数据型，一个比较寄存器用以接收从存贮器阵列中读出的数据，以及一个比较电路用以比较保持寄存器与比较寄存器中的内容，所说的保持寄存器与比较寄存器分别提供第一与第二中介数据保持装置。

3、如权利要求2的***，其特征为所说的接口包括一个数据总线用以传送数据型，以及一个指令/地址总线用以传送比较指令及地址信息，这个数据总线与指令/地址总线被处理电路结构和所有存贮器板共享。

4、如权利要求3的***，其特征为每个所说的存贮器板包括一个状态寄存器，如果在第一与第二保持装置中的数据不同，所说的响应比较指令的装置在状态寄存器中指示故障。

5、如权利要求4的***，其特征为所说的接口进一步包括一个通信总线用以传送表示在状态寄存器中相关的一个内的故障指示，从相关的存贮器板传送到处理电路结构，所说的通信总线由处理电路结机与所有的存贮器板共享。

6、在数据处理***中包括至少一个处理器，用以操作比特编码数据，一个存贮器具有多个存贮器阵列，每一个存贮特编码数据，以及一个接口连接处理电路结构和存贮器用以在电路结构与存贮器之间传送比特编码数据;一个测试多个存贮阵列的过程，其特征是这些步骤有：

（a）用处理器产生比较指令及与在存贮阵列的第一个阵列中所选单元相对应的地址信息，进一步用这个处理器产生数据型用以存入所选单元;

（b）通过接口把指令及地址信息传送给存贮器;

（c）通过接口把数据型传送给存贮器;

（d）响应指令与地址信息，把数据型存贮到存贮器中的第一个寄存器，当数据型记录保持在第一个寄存器时，将数据型存贮到阵列所选单元，将数据存入阵列之后，从所选单元读出数据，并且将第一寄存器中的数据内容同从阵列中读出的数据相比较;

（e）在步骤（d）至少部分执行的同时，对另一个存贮器阵列重复执行步骤（a）到（d）。

7、如权利要求6的过程，其特征为进一步的步骤有：

在比较数据之后，如果在第二寄存器中的数据内容与第一寄存器中的数据内容不一致，产生一个故障指示。

8、如权利要求7的过程，其特征为所说的将数据型存入第一寄存器及存入阵列，读数据到第二寄存器以及比较数据等步骤，都是由驻留在存贮器中的逻辑电路来执行。

9、如权利要求7的过程，其特征为所说的产生故障指示的步骤包括在存贮器中的状态寄存器提供故障指示，以及通过接口将故障指示传送给处理电路结构。

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