CN105261697A - 垂直霍尔器件 - Google Patents

Abstract

一种垂直霍尔器件(1)，具有深N阱(NW)、在深N阱(NW)的表面设置并且沿着直对称线(8)布置的两个内部接触(5、6)、两个外部接触(4、7)，以及可选地，中心接触(12)。根据本发明将垂直霍尔器件(1)设计成使得外部接触(4、7)的有效宽度大于内部接触(5、6)的有效宽度。可以在内部接触(5、6)之间或者在每个内部接触(5、6)与中心接触(12)之间布置浅高掺杂P⁺带。这些措施有助于平衡描述垂直霍尔器件的电特性的惠斯通电桥的电阻。

Description

垂直霍尔器件

技术领域

本发明涉及一种通过集成电路的IC(集成电路)工艺(例如CMOS工艺)制造的垂直霍尔器件。

背景技术

霍尔效应器件或者简称霍尔器件(其还被称为霍尔元件或者霍尔传感器)是将以磁场矢量测量的分量转换成电压的器件。霍尔器件是当前最常用的磁传感器。他们作为独立器件和包括霍尔器件、电流源、放大器以及其他信号调节电子电路的组合的集成电路两者都是市场上可以买到的。在RSPopovic所著的题为“霍尔效应器件”的书(InstituteofPhysicsPublishing,BristolandPhiladelphia2004)中描述了霍尔器件的工作原理和基本工艺。

简言之，存在两类霍尔器件，其被称为水平霍尔器件和垂直霍尔器件。水平霍尔器件具有平板的形式，其通常平行于有源芯片表面布置，并且对垂直于有源芯片表面运行的磁场敏感。垂直霍尔器件通常不具有平板式几何形状，但其表现地如同相对于有源芯片表面垂直地布置的平板，并且对平行于有源芯片表面运行的磁场敏感。

图1和图2分别示出了现有技术的垂直霍尔器件1的横截面和平面图。为了避免混淆，使用了下面的惯例。在所有示出垂直霍尔器件的平面图的附图中，彼此正交定向的x轴和y轴被用于指示测量“长度”或“宽度”的方向。诸如图2中的L的任何沿x轴的距离将被称为长度；而诸如图2中的W的任何沿y轴的距离将被称为宽度。这个惯例将独立地应用在正在考虑中的结构的长度和宽度的比值上。

采用IC(集成电路)工艺制造垂直霍尔器件1。垂直霍尔器件1具有被植入到P型区域3中的N型区域2，P型区域3可以是P型衬底。沿直线8布置的四个重掺杂N⁺区域被置于N阱NW的表面并且形成电接触4-7。N阱NW具有深度d_NW，N⁺接触具有深度d⁺。垂直霍尔器件1具有长度L和宽度W。垂直霍尔器件1的两个不相邻的接触被用作输入端子而另外两个不相邻的接触被用作输出端子。例如，接触4和6可以被用作输入端子而接触5和7可以被用作输出端子，或者相反。在霍尔器件1的接触4到7之间的电阻R₁、R₂、R₃和R₄可以由图3中所示的惠斯通电桥表示。作为发明的一部分，电阻R₂被认为是由两个电阻R₂'和R₂”组成，并且R₂＝R₂'||R₂”。

经由输入端子将恒定电流I_in或恒定电压V_in供应给霍尔器件1。如果霍尔器件1暴露于具有垂直于有效器件平面的分量的磁场，那么霍尔效应的电动势在输出端子之间作用。输出端子之间呈现的电压V_out被称为霍尔器件1的输出电压。霍尔器件的输出电压由以下表达式给出：

V_out＝V_off+S_I×I_in×B，或者V_out＝V_off+S_V×V_in×B(1)

其中V_off表示偏移电压，S_I表示电流相关灵敏度，B表示垂直于有效器件平面的磁场分量，而Sv表示电压相关灵敏度。

为了适合作为磁场传感器的实际应用，霍尔器件应具有如下主要特性：

a)低偏移，例如在硅集成霍尔器件中，偏移电压V_off应为：V_off<0.01×V_in。

b)方便的公共输出电压电平：输出端子的电压V_out,1和V_out,2应在输入电压V_in的大约中点：V_out,1≈1/2V_in和V_out,2≈1/2V_in。

c)输入和输出端子的可交换性：霍尔器件特性，包括：当接触4和6被用作输入端子而接触5和7被用作输出端子时以及当接触5和7被用作输入端子而接触4和6被用作输出端子时，偏移电压的绝对值、输出电压的公共电平、输入和输出电阻以及磁灵敏度应基本保持相等。霍尔器件的输入端子和输出端子的可交换性是用于减少霍尔器件的偏移电压的技术(被称为旋转电流技术)的应用的前提条件。

d)高磁灵敏度：趋于以低供给电压操作现代传感器***；因此，霍尔器件的最相关灵敏度品质因数通常是S_V，而不是S_I。例如，针对硅集成霍尔器件，电压相关磁灵敏度S_V应为：S_V>0.03V/VT(伏特每伏特和特斯拉)。

e)低频闪烁噪声(同样被称为1/f噪声)：例如，在V_in为1V的霍尔器件供电电压V_in处，闪烁噪声的转折频率f_c应为f_c<10kHz(噪声谱密度的1/f部分等于热噪声)。

如果四个电阻R₁、R₂、R₃和R₄大约相等，则将满足需要求a)到c)。电压相关磁灵敏度(要求d)是用于霍尔器件的材料的特性以及其几何形状的复杂函数。但粗略的说，如果电阻R₁、R₂、R₃和R₄具有相等的值并且是“短”的，则要求d)容易满足。此处，“短”是指电阻器的长度不大于其横截面的均方根。闪烁噪声(要求e)主要取决于用于霍尔器件的材料的质量以及其表面的质量和保护。

理论上，任何二维(平面)水平霍尔器件可以通过被称为保角映射的数学技术转换成垂直霍尔器件。但实际中，接触的所计算的尺寸几乎不可能满足。

因此，当设计集成垂直霍尔器件时，同时满足所有的要求a)到e)是一个严峻的挑战。在四-接触垂直霍尔器件的所有已知设计中，两个外部接触4和7之间的电阻远大于两个内部接触5和6之间的电阻，即R₄>>R₂，如图1中可以看出地。这种不相等产生了等于输入电压的一半的偏移电压。电阻R₂和R₄之间的较大的差异是由于实际CMOS工艺的各种限制，主要是以下两方面的限制：

(i)相对于垂直霍尔器件的长度L而言小的N阱NW的深度d_NW(通常d_nw/L<<1)。通过保角映射可以示出：内部接触5和6的标称尺寸将非常小，甚至低于实际CMOS工艺的限制。

(ii)与内部接触5和6之间的小距离l₂相比N⁺接触区域的实际深度d⁺。该事实的结果是电阻R2由并联连接的两个电阻R₂'和R₂”组成，R₂'表示针对在内部接触5和6的两个N⁺区域的侧壁之间、非常接近并平行于器件表面流过的电流的电阻R₂'，以及R₂”表示针对在两个内部接触5和6之间、在器件表面以下的正常深度流过的电流的电阻。并联连接的电阻R₂'和R₂”的电阻R₂小于“正常”R₂”的电阻，这使得R₂和R₄不相等的问题更加严重。

同样在以CMOS工艺实现的五-接触垂直霍尔器件中存在类似问题。现有技术的描述

在第4782375号美国专利中首次描述了垂直霍尔器件。该器件具有沿一条线布置的五个接触，他们中最外部的两个被短路。在适当地设计的情况下，五-接触垂直霍尔器件可以满足要求a)、d)和e)，但采用已知的五-接触结构很难满足要求b)和c)。

在第5057890号美国专利中公开的四-接触垂直霍尔器件固有地满足可交换性要求c)。但当通过使用IC工艺实现时，四-接触垂直霍尔器件通常具有很大的偏置和低的电压相关磁灵敏度，也就是说，不满足要求a)和d)。

在第7872322号美国专利中，提出通过将一个电阻器与电阻器R4并联连接来减少集成的四-接触霍尔器件的偏置。该文献并未公开该方法是否有助于或者扰乱上述列出的其他要求的满足。

发明内容

本发明涉及一种具有在深N阱的表面上沿直线布置的接触的四-接触或五-接触垂直霍尔器件。四-接触垂直霍尔器件具有两个内部接触和两个外部接触。接触由高掺杂N+区域形成。此外，五-接触垂直霍尔器件在两个内部接触之间还具有中心接触。例如通过直接连接两个外部接触的金属线将五-接触垂直霍尔器件的两个外部接触短路。由于对称的原因，两个内部接触具有相同的长度和相同的宽度并且两个外部接触具有相同的长度和相同的宽度。四-接触垂直霍尔器件和五-接触垂直霍尔器件两者都相对于第一对称线以及沿第一对称线正交延伸的中心对称平面对称。

本发明的目的在于开发满足全部上述要求a)到e)的并且可以通过使用市面上可用的硅CMOS集成电路工艺的处理制造的垂直霍尔器件。发明提出了一种集成的四-接触和五-接触垂直霍尔器件的新颖布局，其在不需要在现有的硅CMOS工艺中增加单独的制造步骤的情况下使得电阻R₁、R₂、R₃和R₄的值相等以及实现霍尔器件的高磁灵敏度。发明提出了如下减少电阻R₄和/或增加电阻R₂(参考标记指的是图1和图2)的垂直霍尔器件的新设计：

a)四-接触垂直霍尔器件

根据实施例，外部接触的有效宽度大于内部接触的有效宽度。因此，沿垂直霍尔器件的长度方向所得的垂直霍尔器件的有效宽度不均匀，接近内部接触处较小而朝向外部接触处较大。这种设计减少了外部接触之间的电阻R₄。

根据发明的另一个实施例，在内部接触5和6之间布置了P⁺带。P⁺带不接触内部接触的N⁺区域。P⁺带是重掺杂P⁺区。优选地，选择P⁺带的长度使得其到内部接触的距离小于所使用的IC工艺的设计规则所允许的最小距离。这种设计增大了内部接触之间的电阻R₂。

根据又一个实施例，根据第一实施例通过使外部接触的有效宽度大于内部接触的有效宽度来减小电阻R₄，并且根据第二实施例通过在内部接触之间布置P⁺带来增加电阻R₂。

b)五-接触垂直霍尔器件

根据一个实施例，外部接触的有效宽度大于内部接触的有效宽度并且中心接触的有效宽度等于或者优选小于内部接触的有效宽度。沿垂直霍尔器件的长度方向所得的垂直霍尔器件的有效宽度不均匀，接近中心接触处较小而朝向外部接触处较大。这种设计减少了外部接触和与该外部接触距离最远的内部接触之间的电阻R₄。

根据另一个实施例，在中心接触和每个其相邻的内部接触之间布置P⁺带。两个P⁺带不接触相邻接触的N⁺区域。优先选择两个P⁺带的长度使得他们到相邻N⁺接触的距离小于使用的IC工艺的设计规则所允许的最小距离。这种设计增加了内部接触和中心接触之间的电阻。

同样可以将该实施例的P⁺带添加到第一实施例的垂直霍尔器件。

可以通过额外的深P阱环的内部边缘的路线限定内部接触的有效宽度。被深P阱环的内边缘包围的深P阱环的开口的宽度在外部接触处比在内部接触处大。深P阱环的深度小于深N阱的深度。因为深P阱环的径向扩散小于深N阱环的径向扩散，因此更好地限定了最有助于垂直霍尔器件的磁灵敏度的有源区的形状。

术语接触的“有效宽度”的含义是：其不是在N⁺区域表面处计算的接触的宽度，而是深N阱和形成接触的高掺杂N⁺区域彼此结合的区域的宽度。

所有这些实施例的设计允许使电阻R₁、R₂、R₃和R₄相等。此外，这些设计还提高了四-接触垂直霍尔器件或五-接触垂直霍尔器件的其他特性，特别是电压相关磁灵敏度。

本发明的垂直霍尔器件沿其长度方向的可变宽度与现有技术的垂直霍尔器件的所有已知设计不同，在这些现有技术的垂直霍尔器件的所有已知设计中，如图2中示出，宽度W是恒定的。垂直霍尔器件的宽度W与常规的水平霍尔器件的厚度相对应。水平霍尔器件总是具有均匀的有源层的厚度。明显的是，垂直霍尔器件的宽度W的均匀性被认为是与水平霍尔器件类似地考虑了的规则。本发明打破了这个规则。

本发明的垂直霍尔器件沿其长度方向的可变宽度意味着霍尔器件的有源区明显是三维的，而现有技术的垂直霍尔器件的有源区基本上是二维的(有源区位于图3的XZ平面)。

浅P⁺带消除了来源于N+接触的三维结构的一些不利影响，并使得他们表现地像二维接触(其位于图3的XY平面)。

因此，本发明的本质在于通过以下来改进垂直霍尔器件的特性：A)将垂直霍尔器件的有源区的一些部件从二维结构变形为三维结构，以及B)将垂直霍尔器件的有源区的其他一些部件从三维结构变形为二维结构。当措施A)和B)组合时，达到了最好的效果。

根据本发明的第一方面，一种垂直霍尔器件具有深N阱、在深N阱的表面设置并且沿着直对称线布置的两个内部接触和两个外部接触，其中两个内部接触具有相同的长度和相同的有效宽度并且两个外部接触具有相同的长度和相同的有效宽度，其中长度是沿直对称线测量的并且宽度是垂直于直对称线测量的，并且其中所述接触相对于中心对称平面被对称地布置，并且其中所述外部接触的有效宽度大于内部接触的有效宽度。

垂直霍尔器件可以具有设置在内部接触之间的P⁺带并且其中P⁺带与内部接触隔开一距离。

垂直霍尔器件还可以包括设置于内部接触之间的中心接触。

垂直霍尔器件还可以包括设置于中心接触和内部接触之一之间的P⁺带以及设置于中心接触和内部接触中另一个之间另一个P⁺带，其中两个P⁺带与中心接触和各自的相邻内部接触隔开一距离。

垂直霍尔器件还可以包括深P阱环，其中深P阱环的内边缘限定内部接触的有效宽度，并且如果适用，限定中心接触的有效宽度。

附图说明

并入本说明书并且构成了本说明书的一部分的附图示出了本发明的一个或者更多个实施例，并且结合详细的描述，用来解释本发明的原理和实现。出于清楚的原因，附图并未按比例绘出。在附图中：

图1示出了根据现有技术的四-接触垂直霍尔器件的横截面；

图2示出了根据现有技术的四-接触垂直霍尔器件的平面图；

图3示出了霍尔器件的等效电路；

图4示出了根据本发明的四-接触垂直霍尔器件的第一实施例的平面图；

图5a)、图5b)、图5c)示出了根据本发明的四-接触垂直霍尔器件的第二实施例的两个横截面和平面图；

图6示出了根据本发明的四-接触垂直霍尔器件的第三实施例的平面图；

图7示出了根据本发明的四-接触垂直霍尔器件的第四实施例的横截面；

图8示出了五-接触垂直霍尔器件的实施例的横截面；以及

图9示出了根据本发明的五-接触垂直霍尔器件的另一个实施例的平面图。

具体实施例

图4是根据本发明的四-接触垂直霍尔器件1的第一实施例的平面图。例如通过公知的CMOS工艺制造垂直霍尔器件1并且垂直霍尔器件1包括嵌入到低掺杂P型衬底3(采用衬底掺杂多孔硅(PS))中的深N阱NW。优选地，深N阱NW具有长度为L和宽度为W的矩形形状。垂直霍尔器件1具有在N阱NW表面处设置且沿第一对称线8布置的4个电接触4-7，并且这些电接触相对于对称平面9对称。对称线8是直线并且与对称平面9正交地延伸。电接触4-7由通过金属线(未示出)以常规方式接触的高掺杂N⁺区域形成。电接触4-7具有大致矩形形状。内部接触5、6具有相同的长度l₆和相同的宽度W₂，并且外部接触4、5具有相同的长度l₇和相同的宽度W₄。优选地，内部接触5、6的长度l₆小于外部接触4、5的长度l₇，即：

l₆<l₇(1)

但长度l₆和l₇同样可以是相同的l₆＝l₇。

优选地，内部接触5和6之间的距离l₂小于内部接触与其相邻的外部接触之间的距离l₃，即：

l₂<l₃2)

但距离l₂和l₃同样可以是相同的l₂＝l₃。

根据等式(1)和等式(2)的优选的距离根据现有技术中的保角映射是已知的，因此这里不再讨论。

根据本发明，内部接触5和6的宽度W₂小于外部接触4和7的宽度W₄，即

W₂<W₄(3)

在一个实施例中，利用0.35μm的CMOS工艺，选择宽度W₄＝2μm以及W₂＝W₄/2＝1μm。

在两个外部接触4和7的宽度W₄大于两个内部接触5和6的宽度W₂的情况下，垂直霍尔器件沿其长度方向的有效宽度当前非常不均匀：在内部接触5和6的附近的垂直霍尔器件1的宽度远小于在外部接触4、7的附近的垂直霍尔器件1的宽度。这些事实对电阻R₁到R₄的值的影响可以通过比较图1、2和4中的电阻的平面形状来估计：根据现有技术(图1和图2)，所有4个电阻具有相同的宽度(参见平面图)，而根据本发明(图4)，电阻的有效宽度有很大区别(参见平面图)。尽管图4中电阻R₁到R₄的区域具有三维性质、具有复杂的电流分布，但他们可以近似于简单形状：在平面图中，电阻R₁和R₃呈现为具有中间宽度W₁的梯形，而电阻R₂和R₄分别呈现为具有宽度W₂和W₄的矩形，其中W₂<W₄。回想现有技术R₄>>R₂(即R₄/R₂>>1)的问题。如果长度L和图1和图4中示出的垂直霍尔器件的所有其他长度保持相等，当前W₂<W₄的事实意味着电阻器R₄/R₂的比值被减小，即

(R₄/R₂)(本发明)<(R₄/R₂)(现有技术)(4)

这意味着本发明有效地减小了电阻R₂和R₄之间的不平衡并且显著地增加了满足条件R₄＝R₂的机会。

宽度W₄和W₂的比值至少是W₄/W₂>1.2。

按电阻R₂和R₄类似的分析产生了如下结论：可变的厚度还可以对电阻R₁和R₃的比值产生有益的影响。

在垂直霍尔器件中，在器件的内部接触5和6附近呈现大部分的有用的磁场有关的电动势。如果图4的内部接触5和6的宽度W₅等于图3的宽度W，并且如果相等的供应电流被馈送到输入端子，则图1和4中示出的霍尔器件在其输出端子具有大致相等的电压。但是因为图4的器件中的电阻R₁、R₃和R₄较小，所以根据本发明的垂直霍尔元件的电压相关磁灵敏度高于现有技术的电压相关磁灵敏度。

图5a)、图5b)、图5c)示出了根据本发明的四-接触垂直霍尔器件1的第二实施例的平面图a)和两个横截面b)和c)。该垂直霍尔器件的设计与图4中示出的垂直霍尔器件1不同之处在于通过额外的恰当形状的P阱环PW而不是通过N⁺区域的标称宽度来限定内部接触5和6的有效宽度。P阱环PW由适度掺杂的p型区域构成。选择N⁺区域、深P阱和深N阱的平均掺杂使得：

掺杂N⁺>>掺杂PW>>掺杂NW(5)

因此，当这些层中的两个或更多个重叠时，具有最高掺杂的层占优势。图5a)中示出的平面图示出：

a)内部接触5和6的标称宽度W₄与外部接触4和7的标称宽度相同。

b)P阱环PW具有在靠近内部接触5和6处比靠近外部接触4和7处窄的内部形状。

这导致针对所有N+区域在N阱NW的表面处的N+区域的宽度相等，但内部接触5和6的宽度在深度从d⁺到d_PW的范围小于在该深度范围中外部接触4和7的宽度。这使得发生在器件的表面处的N⁺区域与金属线(未示出)的接触便利，但减小了内部接触5和6的有效宽度。接触的有效宽度是N⁺区域接触深N阱NW的区域的宽度。图5a)中接触4-7的实边界线示出了在芯片表面处接触4-7的尺寸，而边界线内部的阴影区域示出了在芯片表面以下深度d_PW处的有效接触区域。因此，内部接触5和6的有效宽度小于外部接触4和7的有效宽度。这可以分别地从示出了沿图5a)中的示出的线S₁和S₂的垂直霍尔器件1的横截面的图5b)和图5c)中看出。如图5b)中示出，选择N⁺区域的深度d⁺以及深P阱环PW的深度d_PW使得：

d⁺<d_PW(6)

图5b)和图5c)中示出的掺杂分布示出了接触5和6的有效宽度w₂小于接触4和7的有效宽度w₄。

为了满足等式(5)和(6)，选择P阱环PW内边缘11的形状使得P阱环PW将在输入端子之间流过的电流引导到图5a)中由A₁、A₂、A₃和A₄所表示的区域。这显示了如下事实：深N阱NW的相邻部分与内部接触5、6的N⁺区域之间的电接触的宽度较小，参见图5b)中W₂，而深N阱NW的相邻部分与外部接触4、7的N⁺区域之间的接触的宽度较大，参见图5c)中W₄。此外，如图5c)中指示，电阻R₄的宽度实质上由深N阱NW的宽度w给出。因此尽管外部接触4和7之间的距离大于内部接触5和6之间的距离的事实，由于这些对接触之间的深N阱NW的导通区域的宽度也以适当比例而不同，即W₄>W₂，因此可以使这两对接触之间的电阻近似，也就是说，R₄≈R₂。

因此，所描述形状的额外的深P阱环PW的应用有助于实现电阻R₁、R₂、R₃和R₄的相等。此外，使内部接触5和6之间的电流进入到具有窄宽度w₂的沟道导致增加了垂直霍尔器件1的电流相关灵敏度。

图6示出了根据本发明的四-接触垂直霍尔器件的第三实施例的平面图。相对于图5a)示出的第二实施例的区别仅在于深P阱环PW的内部边缘11的不同形状。但是图5a)、图5b)、图5c)和图6示出的实施例的基本特征是相同的。

图7示出了根据本发明的四-接触垂直霍尔器件1的第四实施例的横截面。垂直霍尔器件1具有置于内部接触5和6的N⁺区域之间的P⁺带10。通过使用具有大致等于N⁺层的深度d⁺的浅高掺杂P型层来实现P⁺带10。P⁺带10具有长度L_P+，选择长度L_P+以便P⁺带10不接触相邻接触5或6和12，即P⁺带10和内部相邻接触5或6和12分别隔开距离L_P5和L_P6。需要隔开P⁺带10的P⁺区域和相邻接触5或6和12的N⁺区域以便避免这些区域之间的隧道效应电流。由于P⁺带10被N型材料包围，其被耗尽层隔离。该耗尽层禁止横向电流在接触5或6和12的N⁺区域的相邻侧壁之间流过。换言之，消除了由图2中电阻R₂’指示的导通路径。通过这样做，增加了内部接触5或6与中心接触12之间产生的电阻R_b并且使电阻R_a和R_b的相等变得更容易。由于在接触5或6和12的N⁺区域的相邻侧壁之间这样的横向电流不会增加霍尔电压而是减小霍尔电压，因此P⁺带10的加入也有助于实现霍尔器件1的较高磁灵敏度。可选地，形状如图5a)、图5b)、图5c)和图6中所示的深P阱PW可被用于限定有源区的宽度并且还被用于限定接触5和6或所有接触4-7的宽度。

良好设计的四-接触集成垂直霍尔器件在内部接触5和6之间应具有非常小的距离。这个要求使得在遵守给定CMOS工艺设计规则的同时不可能实现P⁺带10和间隙L_P5和L_P6。例如，在0.35μm的CMOS工艺中，设计规则允许每个距离LP⁺、L_P5和L_P6大约为0.5μm，也就是说，LP⁺+L_P5+L_P6>1.5μm，而保角映射建议其应为1₂＝LP⁺+L_P5+L_P6＝0.5μm。然而，创建IC工艺的设计规则以确保MOS-FET晶体管的适当起作用，而不是保霍尔器件中的隔开的带的适当起作用(其更加简单并且要求更少)。发明人的实验结果示出，LP⁺＝0.2μm并且L_P5＝L_P6＝0.15μm的垂直霍尔器件1运行完美并且可以在较高产量的情况下被制造。

替选地，替代使用深P阱环PW，深N阱NW可以是与深P阱环PW形状类似的环形。

原理上，可以按类似的方式直接设计五-接触垂直霍尔元件，以减少各个电阻R_a、R_d；和/或增加电阻R_b和R_c，针对这些电阻参见图8。

图8示出了五-接触垂直霍尔器件1的横截面。五-接触垂直霍尔器件1具有深N阱NW，两个内部接触5、6和两个外部接触4、7以及置于内部接触5和6之间的中心接触12。在深N阱NW的表面处并且沿着直对称线布置接触4-7和12。两个内部接触5和6具有相同的长度和相同的宽度并且两个外部接触4和7具有相同的长度和相同的宽度。内部接触5和6和外部接触4和7相对于中心接触12对称地布置。两个外部接触4和7例如通过经由金属线13(象征性地示出)直接地将它们连接而被短路。由于金属线13短路了接触4和7，于是其充当了霍尔器件的一个端子。在垂直霍尔器件1正常操作期间，接触12和金属线13用作输入端子而接触5和6用作输出端子，或者接触5和6用作输入端子而接触12和金属线13用作输出端子。电阻R_a、R_b、R_c和R_d表示器件的上述端子之间的电阻。类似于图3中所示，五-接触垂直霍尔器件1的等效电路是由R_a、R_b、R_c和R_d形成的惠斯通电桥。由于对称原因，R_a＝R_d并且R_b＝R_c。

图8示出了根据本发明的五-接触垂直霍尔器件的一个实施例，其中P⁺带10置于内部接触5和6的每一个与中心接触12之间。P⁺带10分别与中心接触12和相邻内部接触5、6隔开一距离。P⁺带10在保持如保角映射所确定的小距离1₂的同时，增加了接触5和12之间的电阻R_b以及接触12和6之间的电阻R_c。可选地，深P阱PW可以被用于限定有源区的宽度并且还可以限定接触5、6和12或者接触4-7和12的宽度。

在根据本发明的五-接触垂直霍尔器件的另一个实施例中，外部接触4、7的有效宽度W₄大于内部接触5、6的有效宽度，内部接触5、6的有效宽度稍大于W₂。这类似于图4中示出的四-接触垂直霍尔器件的实施例，可以使内部接触5和6的N⁺区域的宽度以及中心接触12的宽度小于外部接触4和7的N⁺区域的宽度来实现，或者如图9所示，通过增加其中深P阱环PW的内边缘11恰当地成型的深P阱环PW来实现。在图9中示出的实施例中，中心接触12的有效宽度W₅小于内部接触5和6的有效宽度，内部接触5、6的有效宽度稍大于W₂，但中心接触12的宽度同样可以与内部接触5或6的有效宽度相等。

可选地，图8中示出的P+带10同样可以被加入到图9中示出的垂直霍尔器件1。

在一个实施例中，使用0.35μm“高电压CMOS工艺”制造垂直霍尔器件1，其提供如下掺杂层：

针对深N阱NW：深N阱层，具有大约5μm的深度，

针对深P阱环PW：深P阱PW层，具有大约2μm的深度，

针对N⁺区域：用于NMOS晶体管的漏极和源极的N⁺层，具有大约0.2μm的深度，

针对P⁺区域：用于PMOS晶体管的漏极和源极的P⁺层，具有大约0.2μm的深度。

Claims (5)

1.一种垂直霍尔器件，具有深N阱(NW)、在所述深N阱(NW)的表面设置且沿着直对称线(8)布置的两个内部接触(5、6)和两个外部接触(4、7)，其中所述两个内部接触(5、6)具有相同的长度和相同的有效宽度并且所述两个外部接触(4、7)具有相同的长度和相同的有效宽度，其中长度是沿所述直对称线(8)测量的并且宽度是垂直于所述直对称线(8)测量的，并且其中所述接触相对于中心对称平面(9)被对称地布置，并且其中所述外部接触(4、7)的有效宽度大于所述内部接触(5、6)的有效宽度。

2.根据权利要求1所述的垂直霍尔器件，其中P⁺带(10)被布置在所述内部接触(5、6)之间并且其中所述P⁺带(10)与所述内部接触(5、6)隔开一距离。

3.根据权利要求1所述的垂直霍尔器件，还包括设置于所述内部接触(5、6)之间的中心接触(12)。

4.根据权利要求3所述的垂直霍尔器件，还包括设置于所述中心接触(12)和所述内部接触(5、6)之一之间的P⁺带(10)以及设置于所述中心接触(12)和所述内部接触(5、6)中另一个之间另一P⁺带(10)，其中所述两个P⁺(10)带与所述中心接触(12)和各自的相邻内部接触(5、6)之间隔开一距离。

5.根据权利要求1至4中任一项所述的垂直霍尔器件，还包括深P阱环(PW)，其中所述深P阱环(PW)的内边缘(11)限定所述内部接触(5、6)的有效宽度，并且如果适用，限定所述中心接触(12)的有效宽度。