CN105226053B - 过压保护部件 - Google Patents

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Abstract

本发明涉及过压保护部件。一种集成电路，包括垂直肖克利二极管和第一垂直晶体管。二极管从半导体衬底的顶部至底部由第一导电类型的第一区域、第二导电类型的衬底、以及具有形成在其中第二导电类型的第三区域的、第一导电类型的第二区域而形成。垂直晶体管也从顶部至底部由第二区域的一部分、以及第二导电类型的第四区域形成。第三和第四区域相互电连接。

Description

过压保护部件
优先权请求
本申请要求享有2014年6月26日提交的法国专利申请号1455999的优先权权益，该申请的公开内容在此通过引用并入本文。
技术领域
本公开涉及一种针对过压进行保护的部件。
背景技术
针对过压进行保护的部件是当其上的电压超过给定阈值时导通的部件，给定阈值称作击穿电压、并且通常标注为VBR。保护部件例如是穿通类型。
穿通保护部件的缺点在于：如果其上的电压使得流过其中的电流变得小于保持电流Ih，则它们仅恢复关断。已经提供了通过只要过压结束则短路它们而使得这些部件恢复关断的装置。该保护装置描述在2013年3月29日提交的法国专利申请号13/52864(通过引用并入本文)中。
发明内容
一个实施例提供了一种包括垂直肖克利(Shockley)二极管的部件，该部件从顶部至底部包括第一导电类型的第一区域，第二导电类型的衬底，具有在其中形成的第二导电类型的第三区域的、第一导电类型的第二区域，该部件进一步包括第一垂直晶体管，该晶体管从顶部至底部包括由垂直壁与肖克利二极管分离的所述衬底的一部分，第二区域的一部分，与第三区域性质相同的、形成在第二区域的所述部分中的第四区域，第三区域连接至第四区域。
根据一个实施例，部件进一步包括与第一晶体管结构相同的第二晶体管。
根据一个实施例，第一晶体管位于包含肖克利二极管的芯片的角部处。
另一实施例提供了一种保护***，包括诸如以上所述的部件，与肖克利二极管并联连接的开关，具有连接至第一晶体管的上主端子的第一端子的电阻器，以及连接至所述电阻器的第二端子的电压源，第一晶体管的上主端子连接至开关的控制和检测的电路。
根据一个实施例，开关被控制为根据在第一晶体管的上主端子与第三区域之间的电压而导通和关断。
根据一个实施例，***进一步包括与第一晶体管结构相同的第二晶体管，以及具有连接至第二晶体管的上主端子的第一端子并且具有连接至电压源的第二端子的第二电阻器，第二晶体管的上主端子连接至开关的控制和检测的电路。
根据一个实施例，开关被控制为根据以根据在第一晶体管的上主端子与第三区域之间的第一电压而导通，并且开关被控制为根据以根据在第二晶体管的上主端子与第三区域之间的第二电压而关断。
附图说明
将结合附图在具体实施例的以下非限定性描述说明中讨论前述和其他特征和优点，其中：
图1示出了将电源连接至由保护装置所保护的负载的电源线的示例；
图2是示出了针对过压进行保护的部件的一个实施例的截面图及其电路图；
图3是图2截面图中所示部件的俯视图；
图4是保护装置的实施例的电路图；
图5是示出了在过压期间图4的过压保护装置中电流和电压的时序图；
图6是过压保护装置的一个备选实施例的电路图；
图7示出了在过压结束时的图6的过压保护装置中电流和电压的时序图；以及
图8是在图2和图3中以简化方式示出的部件的一个实际实施例的截面图。
具体实施方式
为了明晰，已经在各个附图中采用相同附图标记标注了相同元件，并且进一步的如在集成电路的表达中，各个附图并未按照比例绘制。
图1示出了将电源1连接至由诸如法国专利申请号13/52864中所述的保护装置5所保护的负载3的电源线的示例。电源跨电线施加电压VS。装置5靠近负载放置以尽力保护其避免能够在电线上发生的例如在雷电冲击之后的过压。
保护装置5在两个端子A和K之间包括穿通(break-over)类型的保护二极管D、开关SW和用于控制开关SW的电路(CONTROL)的并联部件。
图1的保护装置如下操作。
保护二极管具有大于电压Vs的击穿电压。在没有过压时，二极管是非导电的。开关SW继而关断。当出现过压时，保护二极管变得导电。一旦过压已经过去，电源1在二极管D中施加大于保持电流Ih的电流。开关SW随后导通，这将流过二极管D的电流分流至开关SW中。这通常导致二极管D中电流变得小于保持电流Ih，并且当开关SW恢复关断时，二极管恢复锁定。
开关SW被控制为当跨二极管的电压VAK变得小于第一阈值电压时导通开关SW，并且开关SW被控制为当电压VAK变得小于第二阈值电压时关断开关SW。
第一阈值电压对应于比当该二极管导电时跨二极管的、由电源1施加的电压更大的数值。
第二阈值电压小于当其导通等于保持电流Ih的电流时跨二极管存在的电压。
此外，已经实验观测到，在朝着过压峰值结束时，二极管中电流并未跟随电压VAK，而是倾向于展现第二峰值。因此，如果开关SW取决于电压VAK而导通，则在该开关中的电流将倾向于开始增加，这具有损坏开关的风险。
因此优选地参考二极管D中实际电流以控制开关SW的导通，以当二极管中电流将有效地处于减小阶段时导通开关。
理想的是，在其导通之后尽可能快的关断开关SW。由本发明人进行的实验显示，如果开关SW在以上指示的条件下断开(一旦电压VAK到达比对应于二极管中电流Ih的电流更小的数值就关断)，则二极管将并非总是恢复关断。本发明人已经分析了该故障的成因，并且将其归结于如下事实：在开关SW导通时，高频寄生出现在电压VAK上。因此，如果基于电压VAK来控制开关SW的关断，则开关SW具有当二极管D中电流仍大于保持电流Ih时在电压下降期间被控制为关断的风险。
图2是示出了针对过压进行保护的部件10的一个实施例的截面图及其电路图。
图2的右手侧部分示出了简化的垂直PNPN肖克利二极管D1，包括：N型半导体衬底的部分13a；在部分13a的上表面侧上的、对应于二极管阳极的P型区域15，其并未接触部分13a的左手侧和右手边缘；在部分13a的下表面侧上、并未接触部分13a的右手边缘的P型区域17；以及在对应于二极管阴极的、区域17中并未接触区域17边缘的N型区域19。
连接至阳极电极A的金属化结构与区域15接触，以及连接至阴极电极K的金属化结构于区域19接触。
图2的左手侧部分示出了垂直NPN晶体管21，包括：由P型壁22与部分13a分离的、与部分13a衬底相同的部分13b；在部分13b的上表面侧上的、并未接触部分13b的左手边缘以及壁22的重掺杂N型欧姆集电极接触区域23；在部分13b的下表面侧上的、对应于区域17的延伸的、并未接触部分13b的左手边缘的P型区域；以及在区域17中的、与区域19相同类型和相同掺杂的发射极区域24，其并未接触层17的边缘以及附图左手侧部分的右手边缘。
连接至电极K的发射极金属化结构与N型区域24接触。连接至电极READ的集电极金属化结构经由区域23与衬底部分13b接触。绝缘层25使得避免金属化结构K在晶体管层级与衬底13a-13b的部分以及与层17接触。绝缘层27使得避免金属化结构READ和A与衬底部分13a-13b接触。
图2还示出了部件10的电路图。肖克利二极管D1对应于连接至NPN型双极晶体管T2的PNP型双极晶体管T1。晶体管T1的基极连接至晶体管T2的集电极，以及晶体管T1的集电极连接至晶体管T2的基极。晶体管T1的发射极对应于区域15(阳极)，其基极对应于部分13a，并且其集电极对应于区域17。晶体管T2的集电极对应于部分13a，其基极对应于区域17，以及其发射极对应于区域19(阴极)。
晶体管T2’对应于晶体管21。晶体管T2’的基极连接至晶体管T2的基极。晶体管T2’的集电极对应于衬底部分13b，其基极对应于区域17，以及其发射极对应于区域24。
假设晶体管T2和T2’的集电极、基极和发射极分别是相同类型和相同掺杂并且它们的基极和发射极是共用或者互联的，晶体管T2和T2’形成了电流镜。
图3是图2中截面图中所示的部件10的俯视图。晶体管21位于肖克利二极管D1的左上角中。晶体管T2’的表面面积小于二极管D1的表面面积。晶体管T2’的集电极表面面积与晶体管T2的集电极表面面积的比例称作k，k是大于1的数字。因为晶体管T2和T2’组成电流镜，因此晶体管T2’的集电极电流将比晶体管T2的集电极电流小k倍。
图4是保护装置30的电路图，保护装置30包括部件10，检测和控制电路33以及开关SW。部件10的电极A和K连接至电源线，如图1所示。检测和控制电路33包括将电压源VCC连接至部件10的电极READ的电阻器R1，以及一方面连接至电极READ而另一方面连接至开关SW的控制的控制电路CONTROL。
图5是示出了晶体管T2’的集电极电流Ic2’、晶体管T2的集电极电流Ic2、以及过压期间电极READ与K之间电压VREAD的时序图。
保护装置30如下操作。
在没有过压时，肖克利二极管D1是非导电的，并且晶体管T1、T2和T2’是非导电的。电压VREAD等于VCC。当在时间t0出现过压时，肖克利二极管D1变得导电，其传到的电流流过晶体管T2。
晶体管T2’的集电极电流Ic2’比晶体管T2的集电极电流Ic2小k倍。因此，由于电阻器R1的存在，电流Ic2’限幅为值Ic2’max＝VCC/R1。
从时间t0开始，肖克利二极管D1上的电流Ic2快速增大，并且电压VREAD快速降低。
时间t1对应于电流Ic2变得大于数值k*Ic2’max的时间。从该时间开始，电流Ic2’等于数值Ic2’max，并且电压VREAD等于零。
时间t2对应于当电流Ic2变得小于限幅数值k*Ic2’max时的时间。从开时间开始，电压VREAD增大，并且由关系VREAD＝VCC－R1*Ic2’确定。
时间t3对应于当电路CONTROL检测到电压VREAD变得大于第一电压阈值Vref1时的时间，这意味着肖克利二极管D1中的电流已经变得小于所选的数值。阈值Vref1例如选择为等于VCC/2。在已经验证了电压VREAD已经超过基本上为零的数值之后，电路CONTROL随后导通开关SW。由于开关SW的导通，流过肖克利二极管D1的电流急剧减小、以及电流Ic2’因此也急剧减小。结果，电压VREAD急剧增大。
时间t4对应于当电路CONTROL检测到电压VREAD变得大于第二电压阈值Vref2时的时间。该第二阈值被选择为反映肖克利二极管D1中电流已经变得小于肖克利二极管D1的保持电流Ih的事实。电路CONTROL随后关断开关SW，并且肖克利二极管D1恢复关断。
因此，开关SW被控制为根据流过肖克利二极管D1的实际电流而不是根据肖克利二极管D1部件与开关SW之上电压来导通和关断。
根据流过肖克利二极管D1的实际电流来控制开关SW的关断的优点在于：可以通过考虑在过压结束时如上所述可能存在的第二电流峰值而在所选电流数值时关断开关SW。
根据流过肖克利二极管D1的实际电流来控制开关SW的关断的另一优点在于：电流不受高频振荡的影响(由于寄生电感的切换)，这是因为在开关SW导通时电压VAK可以跨肖克利二极管和开关SW。因此，当肖克利二极管中电流有效地小于保持电流Ih时，电路CONTROL关断开关SW。
实际上，期望开关SW导通时的电流的数值远高于数值Ih(例如大50倍)。因此，期望导通开关SW时的阈值电压Vref1通常远小于开关SW应该恢复关断时的阈值电压Vref2。
例如，如果选择第一阈值Vref1等于Vcc/2，则电压阈值Vref2非常接近电压VCC，等于VCC－ε，ε非常接近0。因此难以区分阈值电压Vref2与VCC，并且电路CONTROL具有当肖克利二极管D1中电流仍大于保持电流Ih时关断开关SW的风险。肖克利二极管D1随后保持导电。为了避免该缺点，可以采用参照图6和图7中所述的变形例。
图6是参照图2和图3所述部件10的一个备选实施例的电路图。作为图2所示将单个读取晶体管T2’集成至肖克利二极管D1的替代，集成了两个读取晶体管T2’和T2”。因此可以获得对于非常不同电流数值的高检测灵敏度，例如用于开关SW导通的大于50A量级的电流以及用于其关断的小于1A的电流。
在一个实施例中，晶体管T2’和T2”的集电极具有相同表面面积，比二极管表面面积小k倍，并且经由分离的电阻器R1和R2连接至电压源VCC。电阻器R1的数值小于电阻器R2的数值。
图7是示出了晶体管T2’的集电极电流Ic2’、晶体管T2”的集电极电流Ic2”、晶体管T2’的集电极电压VREAD1、以及晶体管T2”的集电极电压VREAD2的时序图。开关SW被控制为根据电压VREAD1导通以及根据电压VREAD2关断。
开关SW如前所述在当晶体管T2’的集电极电流Ic2’变得小于选定数值(例如50A的1/k倍)时的时间t3处导通。当晶体管T2”的集电极电流Ic2”变得小于1/k倍Ih(例如，1A的1/k倍)时开关SW关断。
在时间t10之前，电流Ic2”限幅在数值VCC/R2，远小于电流Ic2’所限幅的数值VCC/R1。例如选择将电流Ic2”限幅为数值2*Ih，在因子1/k内。由此，电压VREAD2等于电压阈值Vref2，当电流Ic2”等于1/k倍Ih时，电压阈值等于VCC/2。
在时间t10处，电流Ic2”变得小于数值VCC/R2。从该时间开始，电压VREAD2增大而电流Ic2”减小。
在时间t11处，电压VREAD2变得小于阈值电压Vref2，因为电流Ic2”变得比Ih小1/k倍。随后开关被控制为根据SW以关断，并且二极管恢复关断。
因此，阈值Vref2可以类似于阈值Vref1，远离电压VCC。因此开关SW被控制为导通以及关断而没有错误的风险。此外，阈值Vref1和Vref2可以相等，这使得产生单一参考电压。
图8是图2和图3中以简化方式示出的部件10的实际实施例的截面图。在图8中，肖克利二极管D1如前所述地包括：N型衬底13a，上P型层15，以及具有形成在其中的N型区域19的下P型层17。肖克利二极管D1进一步包括，与区域17上表面接触的N型区域51，以及与区域15下表面接触的P型区域53。区域51和53并不相接。此外，区域19具有发射极短路孔55。
对于区域51和53的掺杂水平的选取以及短路孔密度使得调整肖克利二极管D1的击穿电压VBR及其电压容量。
实际上，区域53通过推进(drive-in)形成，如同壁22。因此获取了制造区域53步骤的优点以制造壁22。
已经描述了具体实施例。各个改变、修改和改进对于本领域技术人员是易于发生的。实际上，所有如上所述导电类型可以反转。因此，所有P型区域可以是N型，并且所有N型区域可以是P型。
一种部件，其中晶体管T2’中的电流限幅条件由电阻R1确定，以及晶体管T2”中的电流限幅条件由电阻R2确定，晶体管T2’和T2”的集电极具有相同表面面积。作为变量，晶体管T2’和T2”中的电流限幅条件可以提供为也由晶体管T2’和T2”的相对表面面积而确定。
此外，壁22已经描述为P型半导体区域。壁22也可以对应于从结构的上表面延伸至P型区域17的绝缘沟槽。
此外，已经描述了在集成部件外部提供电阻器R1以及可能的R2。提供该或这些电阻器的集成将在本领域技术人员能力范围内。
开关SW可以例如是MOS晶体管或绝缘栅双极晶体管(IGBT)。
这些改变、修改和改进意在为本公开的一部分，并且意在落入本发明的精神和范围内。因此，前述说明书仅是借由示例的方式，并且并非意在为限定性的。本发明仅由以下权利要求及其等价形式而限定。

Claims (16)

1.一种集成电路，包括：
垂直肖克利二极管，所述垂直肖克利二极管从顶部至底部包括：
－第一导电类型的第一区域，
－第二导电类型的衬底，以及
－所述第一导电类型的第二区域，所述第二区域具有形成在其中的所述第二导电类型的第三区域，以及
第一垂直晶体管，所述第一垂直晶体管从顶部至底部包括：
－所述衬底的一部分，该部分由垂直壁与所述垂直肖克利二极管分离，
－所述第二区域的一部分，
－第四区域，所述第四区域与形成在所述第二区域的一部分中的第三区域的导电类型相同，
其中所述第四区域和所述第三区域是分离的区域，所述第四区域和所述第三区域通过第二区域的一部分彼此分开，以及其中所述第三区域连接至所述第四区域。
2.根据权利要求1所述的集成电路，进一步包括，与所述第一垂直晶体管结构相同的第二晶体管。
3.根据权利要求1所述的集成电路，其中，所述第一垂直晶体管位于包含所述垂直肖克利二极管的芯片的角部中。
4.一种集成电路，包括：
垂直肖克利二极管，所述垂直肖克利二极管从顶部至底部包括：
－第一导电类型的第一区域，
－第二导电类型的衬底，以及
－所述第一导电类型的第二区域，所述第二区域具有形成在其中的所述第二导电类型的第三区域，以及
第一垂直晶体管，所述第一垂直晶体管从顶部至底部包括：
－所述衬底的一部分，该部分由垂直壁与所述垂直肖克利二极管分离，
－所述第二区域的一部分，
－第四区域，所述第四区域与形成在所述第二区域的一部分中的第三区域的导电类型相同，
其中所述第三区域连接至所述第四区域；
开关，所述开关与所述垂直肖克利二极管并联连接；
电阻器，所述电阻器具有连接至所述第一垂直晶体管的上主端子的第一端子；以及
电压源，所述电压源连接至所述电阻器的第二端子，
所述第一垂直晶体管的上主端子连接至所述开关的控制和检测的电路。
5.根据权利要求4所述的集成电路，其中，所述开关被控制为根据在所述第一垂直晶体管的上主端子与所述第三区域之间的电压来导通和关断。
6.根据权利要求4所述的集成电路，进一步包括：
第二晶体管，所述第二晶体管与所述第一垂直晶体管结构相同；以及
第二电阻器，所述第二电阻器具有连接至所述第二晶体管的上主端子的第一端子、以及具有连接至所述电压源的第二端子，
所述第二晶体管的上主端子连接至所述开关的控制和检测的电路。
7.根据权利要求6所述的集成电路，其中，所述开关被控制为根据所述第一垂直晶体管的上主端子与所述第三区域之间的第一电压而导通，并且所述开关被控制为根据所述第二晶体管的上主端子与所述第三区域之间的第二电压而关断。
8.一种集成电路，包括：
垂直肖克利二极管，所述垂直肖克利二极管包括：
第一晶体管，所述第一晶体管具有第一发射极、第一基极和第一集电极；以及
第二晶体管，所述第二晶体管具有第二发射极、连接至所述第一集电极的第二基极、以及连接至所述第一基极的第二集电极；以及
垂直第三晶体管，所述垂直第三晶体管具有连接至所述第二发射极的第三发射极、连接至所述第二基极的第三基极、以及第三集电极，从而所述第二晶体管和所述垂直第三晶体管形成电流镜；
其中所述集成电路在半导体衬底上实施，所述半导体衬底具有：
第一导电类型的第一区域，所述第一区域形成所述第一发射极，
第二导电类型的第一衬底区域，所述第一衬底区域形成所述第一基极；
所述第一导电类型的第二区域，所述第二区域形成所述第一集电极、所述第二基极和所述第三基极；
所述第二导电类型的第三区域，所述第三区域被形成在所述第二区域内，所述第三区域形成所述第二发射极；
所述第二导电类型的第四区域，所述第四区域也被形成在所述第二区域内，所述第四区域形成所述第三发射极；
其中所述第四区域和所述第三区域是分离的区域，所述第四区域和所述第三区域通过第二区域的一部分彼此分开，以及
所述第二导电类型的第二衬底区域，所述第二衬底区域形成所述第三集电极。
9.根据权利要求8所述的集成电路，进一步包括，在所述半导体衬底的表面上的电连接，所述电连接将所述第三区域和所述第四区域进行电连接，其中所述电连接与所述第二区域绝缘。
10.根据权利要求8所述的集成电路，其中，所述第一区域、所述第一衬底区域、所述第二区域和所述第三区域以从所述半导体衬底的顶表面至所述半导体衬底的底表面的顺序被布置在所述半导体衬底中。
11.根据权利要求10所述的集成电路，其中，所述第二衬底区域由所述第一导电类型的阻挡层区域与所述半导体衬底中的第一衬底区域分离。
12.根据权利要求10所述的集成电路，其中，所述第二衬底区域、所述第二区域以及所述第四区域以从所述半导体衬底的顶表面至所述半导体衬底的底表面的顺序被布置在所述半导体衬底中。
13.一种集成电路，包括：
垂直肖克利二极管，所述垂直肖克利二极管包括：
第一晶体管，所述第一晶体管具有第一发射极、第一基极和第一集电极；以及
第二晶体管，所述第二晶体管具有第二发射极、连接至所述第一集电极的第二基极、以及连接至所述第一基极的第二集电极；以及
垂直第三晶体管，所述垂直第三晶体管具有连接至所述第二发射极的第三发射极、连接至所述第二基极的第三基极、以及
第三集电极；
开关，所述开关被耦合在所述第一发射极与所述第二发射极和所述第三发射极之间；
控制电路，所述控制电路被配置用于响应于在所述第三集电极处的信号来选择性激励所述开关。
14.根据权利要求13所述的集成电路，进一步包括，被耦合在电源节点与所述第三集电极之间的电阻器。
15.根据权利要求13所述的集成电路，其中，所述控制电路被配置为接收第一阈值电压和第二阈值电压，所述控制电路可操作为当所述信号具有超过所述第一阈值的电压时使得所述开关导通，以及所述控制电路进一步可操作为当所述信号的电压超过所述第二阈值时使得所述开关关断。
16.根据权利要求15所述的集成电路，其中，所述第二阈值大于所述第一阈值。
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