以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。
1.集積回路装置
図1に本実施形態の集積回路装置の構成例を示す。この集積回路装置(アナログフロントエンド回路)は、増幅回路10、フィルタ38、A/D変換器50、制御回路70を含む。なお本実施形態の集積回路装置は図1の構成に限定されず、その一部の構成要素を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。
増幅回路10は、入力信号VIが入力されて、その信号増幅を行い、増幅後の信号ACQを出力する。この増幅回路10は、オフセット調整機能やゲイン調整機能を有する。具体的には、入力信号VIのDCオフセットに応じたオフセット調整や、入力信号VIの振幅に応じたゲイン調整を行う。
フィルタ38は、増幅回路10の後段側に設けられ、例えばLPF(ローパスフィルタ)処理などのフィルタ処理を行う。具体的には、フィルタ38は、例えば増幅回路10とA/D変換器50の間に設けられる。そして、例えば入力信号VIの周波数帯域に応じてそのカットオフ周波数が可変に設定される。具体的には、入力信号VIの周波数帯域(通過帯域のカットオフ周波数)が低くなるにつれて、そのカットオフ周波数が低くなるように設定される。
A/D変換器50は、増幅回路10により増幅された信号に対するA/D変換を行う。具体的にはA/D変換器50には、その入力電圧範囲を規定(設定)する高電位側の基準電圧VRPと低電位側の基準電圧VRNが供給される。そしてVRP〜VRNの入力電圧範囲においてnビット(例えばn=10)の分解能でA/D変換を行って、A/D変換後のデジタルデータADQ(デジタル出力値)を出力する。例えばA/D変換器50は、増幅回路10からの信号AQ3を、A/D変換用のサンプリングクロックでサンプルホールドし、サンプルホールドされた信号をA/D変換する。
A/D変換器50としては例えば逐次比較型のA/D変換器を採用できる。この場合にはA/D変換器50は、図示しないサンプルホールド回路やコンパレータや逐次比較レジスタやD/A変換器を含むことができる。そしてコンパレータはD/A変換器からのD/A変換後のアナログ信号と、サンプルホールド回路からのサンプルホールド信号を比較する。逐次比較レジスタは、コンパレータの出力信号のデータを格納する。D/A変換器は、逐次比較レジスタからのデジタルデータをD/A変換して、アナログ信号を出力する。なおA/D変換器50は逐次比較型に限定されず、例えば並列比較型、追従比較型などの様々なタイプのA/D変換器を採用できる。
制御回路70(制御部、処理部、演算部)は、集積回路装置内の各回路の制御処理等を行うものであり、例えばゲートアレイなどのロジック回路やCPUなどのプロセッサにより実現できる。制御回路70は、増幅回路10でのオフセット調整の設定やゲイン調整の設定を行う。また制御回路70は、このフィルタ38のカットオフ周波数の設定を行う。
具体的には、例えば増幅回路10は少なくとも1つの増幅器を有する。そして、この増幅器に入力される電圧に対して、制御回路70からのオフセット調整データをD/A変換することで得られた電圧を加算することで、オフセット調整を実現できる。また制御回路70からのゲイン調整データに基づいて、増幅器が有する抵抗の抵抗値等(受動素子の素子値)を調整することで、ゲイン調整を実現できる。
また制御回路70は、例えばカットオフ周波数(サンプリング周波数)を設定するための内部レジスタを有する。そして外部機器(例えば電子機器を制御するソフトウェア、ファームウェア)から図示しないインターフェースを介して内部レジスタにカットオフ周波数(サンプリング周波数)が設定される。すると制御回路70は、内部レジスタへの設定内容に基づいて、フィルタ38に対して、カットオフ周波数(サンプリング周波数)の設定の指示を行う。これによりフィルタ38は、指示されたカットオフ周波数に従ったフィルタ処理を行う。
以上に説明した本実施形態によれば、制御回路70の制御の下で、オフセット調整、ゲイン調整及びフィルタ帯域の可変設定が可能になる。即ち、入力信号VIのDCオフセットに応じたオフセット調整と、入力信号VIの振幅に応じたゲイン調整と、入力信号VIの周波数帯域(通過帯域)に応じたフィルタのカットオフ周波数の設定が可能になる。
例えばA/D変換器を内蔵する従来の集積回路装置では、入力信号のDCオフセット、振幅、周波数帯域は、仕様等に応じてある程度決まっていため、その仕様に合わせた入力電圧範囲及び周波数帯域でA/D変換を行えば十分であった。
ところが、センサ(センサデバイス)等の検出信号のA/D変換を行う場合には、図2のA1、A2に示すように、入力信号VI(検出信号)のDCオフセットは、センサの種類に応じて様々に異なる。またA3、A4に示すように、入力信号VIの振幅もセンサの種類に応じて様々に異なる。従って、このような入力信号VIのA/D変換を行った場合、図3のB1に示すように、A/D変換の分解能を高くしなければ、ダイナミックレンジを向上できないという課題があった。即ち、従来では入力信号のDCオフセット、振幅等の変動幅も吸収できるようにA/D変換の分解能のビット数を大きくしていた。そしてこのように分解能のビット数を大きくすると、回路の大規模化や消費電力の増加等を招くと共に、設計も複雑化するという問題がある。
この点、本実施形態では、制御回路70によるオフセット調整により、入力信号VIのDCオフセットについても、高精度に調整できる。従って、入力信号VIのDCオフセットが図2のA1、A2のように変動した場合にも、A/D変換器50への入力信号の振幅中心(DCオフセット)を、A/D変換器50の入力電圧範囲(VRP〜VRN)の中心に設定するオフセット調整が可能になる。これにより、ダイナミックレンジを大幅に向上できる。
また本実施形態では、制御回路70によるゲイン調整により、入力信号VIの振幅のゲインについても、高精度に調整できる。従って、入力信号VIの振幅が図2のA3、A4のように変動した場合にも、A/D変換器50への入力信号の振幅であるA/D入力振幅(スイングレベル)を、入力信号VIの振幅に依存せずにA5のようにほぼ一定にできる。これにより、ダイナミックレンジを更に向上できる。
例えばダイナミックレンジDRは、A/D変換器のA/D入力振幅(最大入力振幅)をVATとし、A/D変換器の1LSB分の電圧をVLSBとした場合に、DR=VAT/VLSBと表すことができる。
従来では、図2のA3のように入力信号VIの振幅が小さい場合には、A/D入力振幅VATも小さくなってしまう。このため、ダイナミックレンジDR=VAT/VLSBを大きくするためには、図3のB1に示すように、A/D変換の分解能のビット数を大きくして、VLSBを小さくする必要があり、ダイナミックレンジDRの向上には限界があった。
この点、本実施形態では、図2のA3、A4に示すように入力信号VIの振幅が変動した場合にも、増幅回路10でのゲイン調整により、A5に示すようにA/D入力振幅を、最大振幅に設定できる。このため、図3のB2に示すように、例えばA/D変換の分解能を一定にしたまま(例えば10ビット)、ダイナミックレンジDRを高くできるという効果がある。
また従来では、図2のA1、A2に示すようなDCオフセットが入力信号VIに存在すると、入力信号VIの信号増幅により増幅器の出力が飽和し易くなってしまう。このため、増幅器のゲインを大きくできず、入力信号VIを十分に増幅することができなかった。従って、A/D変換器の入力信号の入力電圧範囲が、A/D変換器の本来のダイナミックレンジDRよりも狭くなってしまい、実質的なダイナミックレンジDRを向上できなかった。
この点、本実施形態では、図2のA1、A2に示すように入力信号VIのDCオフセットが変動した場合にも、増幅回路10でのオフセット調整により、A/D変換器50の入力信号の振幅中心を、例えばA/D変換器50の入力電圧範囲の中心に設定できる。そして、このようなオフセット調整と、ゲイン調整を行うことで、図2のA5に示すようにA/D入力振幅を最大振幅に設定できる。このため、例えばA/D変換の分解能を一定にしたまま、ダイナミックレンジDRを向上できる。
また、センサ(センサデバイス)等の検出信号のA/D変換を行う場合には、検出信号の周波数帯域は、センサの種類に応じて様々に異なる。従って、入力信号の周波数帯域が仕様等により決まってる従来の集積回路装置では、このような様々な周波数帯域のセンサの検出信号をA/D変換することは難しかった。このため、新規のセンサの開発・試作を行う場合には、センサ毎に異なる集積回路装置を開発する必要があり、開発コストの増加や開発期間の長期化などの問題を招く。
この点、本実施形態では、入力信号VIの周波数帯域に応じてフィルタ38のカットオフ周波数が可変に設定される。このようにすることで、例えば1Hzから16KHzの範囲でカットオフ周波数を可変に設定することが可能になり、様々な周波数帯域の入力信号VIに対応できるようになり、これまでにないタイプの集積回路装置を提供できる。
即ち従来では、例えば1Hzの周波数の検出信号を出力する第1の種類のセンサと、16KHzの周波数の検出信号を出力する第2の種類のセンサの両方に対して、1つの集積回路装置で対応することは難しかった。このため、第1の種類のセンサ用の集積回路装置と、第2の種類のセンサ用の集積回路装置を別々に開発しなければならなかった。
この点、本実施形態では、可変フィルタ機能を有しているため、1つの集積回路装置で第1、第2の種類のセンサの両方に対応できる。従って、開発コストの増加や開発期間の長期化を防止できる。
また、例えば新規のセンサの開発・試作段階においては、センサの検出信号のDCオフセット、振幅、周波数帯域が既知ではない場合がある。このような場合にも本実施形態によれば、センサからの検出信号である入力信号VIのオフセット調整、ゲイン調整、カットオフ周波数の設定が自動的に行われるため、ユーザは、検出信号のDCオフセット、振幅、周波数帯域をそれほど気にすることなく、センサを集積回路装置に接続して試すことができる。従って、ユーザにとって使い勝手の良い集積回路装置(センサ測定アシストIC)を提供できる。またセンサの種類に応じて、新たな集積回路装置を試作する必要もないため、開発コストを低くできる。
2.第1の詳細例
図4に本実施形態の集積回路装置の第1の詳細例を示す。この第1の詳細例では、増幅回路10が、連続時間型フィルタ30として入力信号VIのフィルタ処理を行う。またフィルタ38が、この連続時間型フィルタ30を前置フィルタとしてフィルタ処理を行うスイッチトキャパシタフィルタ(SCF)40となっている。
増幅回路10により実現される連続時間型フィルタ30は入力信号VIのフィルタ処理を行う。具体的には入力信号VIに対してN次(Nは自然数)のローパスフィルタ(LPF)処理を行う。この場合のカットオフ周波数はfc0に設定されている。この連続時間型フィルタ30は、離散時間型フィルタであるSCF40とは異なり、折り返し雑音が生じないフィルタである。
この連続時間型フィルタ30は、増幅回路10が有する1又は複数の増幅器により実現される。具体的には、増幅器が有する抵抗、キャパシタ等の受動素子と、増幅器が有するオペアンプなどの能動素子によりRCアクティブフィルタである連続時間型フィルタ30が実現される。このようにすれば、入力信号を増幅する増幅回路10を有効活用して、SCF40等の前置フィルタである連続時間型フィルタを実現でき、増幅回路10に、連続時間型フィルタとしての機能と入力信号の増幅機能の両方を持たせることが可能になる。
SCF(スイッチトキャパシタフィルタ)40は、連続時間型フィルタ30の後段側に設けられる。具体的には連続時間型フィルタ30の出力信号ACQを受け、LPF処理などのフィルタ処理を行って、フィルタ処理後の信号SCQをA/D変換器50に出力する。このSCF40は、スイッチ素子とオペアンプとキャパシタを含み、サンプリング周波数fck1でサンプルホールド動作を行う。
SCF40は、連続時間型フィルタ30を前置フィルタ(アンチエイリアシング・フィルタ)としてフィルタ処理を行う。即ち、高調波信号が入力信号VIの周波数帯域に折り返すことによる折り返し雑音が、A/D変換器50の1LSB分の電圧(量子化誤差の電圧)を超えないようにするためのフィルタ処理を行う。
またSCF40(広義には第1の離散時間型フィルタ)は、例えば入力信号VIの周波数帯域(通過帯域)に応じてそのカットオフ周波数fc1が可変に設定される。例えば入力信号VIの周波数帯域(通過帯域のカットオフ周波数)が低くなるにつれて、そのカットオフ周波数fc1が低くなるように設定される。
例えばSCFのサンプリング周波数をfck1とし、A/D変換器50の分解能をnビットとし、周波数fck1−fc1における連続時間型フィルタ10の減衰率をAT1デシベルとした場合に、AT1≦20×log(1/2n)の関係が成り立つ。
また図4では、例えば連続時間型フィルタ20のカットオフ周波数fc0が固定され、SCF40のカットオフ周波数fc1が可変に設定される。具体的には、SCF40は、そのサンプリング周波数fck1が固定され、そのカットオフ周波数fc1が可変に設定される。そしてSCF40が有する複数のキャパシタ間の容量比により、SCF40のカットオフ周波数fc1が可変に設定される。
A/D変換器50はSCF40の後段側に設けられる。具体的にはSCF40からの出力信号SCQを受けて、A/D変換を行い、A/D変換により得られたデジタルデータADQを制御回路70に出力する。このA/D変換器50は、連続時間型フィルタ30及びSCF40を前置フィルタとしてA/D変換を行う。
図4の第1の詳細例によれば、連続時間型フィルタ30はSCF40の前置フィルタとして機能し、連続時間型フィルタ30及びSCF40がA/D変換器50の前置フィルタとして機能する。このようにすることで、例えば1Hz〜16KHzというような広い範囲での帯域可変が可能になる。
例えば本実施形態の比較例として、SCF40を設けずに、A/D変換器50の前置フィルタとして連続時間型フィルタ30のみを設ける手法も考えられる。しかしながら、この比較例の手法では、例えば連続時間型フィルタ30としてRCフィルタを用いた場合に、抵抗値と容量値の積であるRC積の逆数でカットオフ周波数が決まる。従って、様々な周波数帯域に対応するためには、抵抗値を大きくしたり、容量値を大きくする必要がある。このため、抵抗やキャパシタの集積回路装置(ICチップ)への内蔵が難しくなり、抵抗やキャパシタを外付けにせざるを得なくなるという問題がある。
この点、本実施形態では、連続時間型フィルタ30とA/D変換器50の間にSCF40が設けられる。そしてSCF40のカットオフ周波数fc1が可変に設定される。従って、様々な周波数帯域の入力信号VIに対応して、システム全体のフィルタ特性を可変に設定できる。また、SCF40のカットオフ周波数fc1は、後述するように複数のキャパシタ間の容量比により可変設定され、サイズ依存性が無い。従って、RCフィルタである連続時間型フィルタ30のみによりカットオフ周波数を設定する手法に比べて、抵抗やキャパシタの集積回路装置への内蔵が容易になるという利点がある。
3.第2の詳細例
図5に本実施形態の集積回路装置の第2の詳細例を示す。この第2の詳細例では、制御回路70によりデジタルフィルタ100が実現されている。なお、SCF40を設けてデジタルフィルタ100を設けなかったり、逆にSCF40を設けずにデジタルフィルタ100だけを設けるなどの様々な変形実施が可能である。
デジタルフィルタ100は、A/D変換器50からのデジタルデータADQを受け、LPF処理などのデジタルフィルタ処理を行い、デジタルフィルタ処理後のデジタルデータを出力する。このデジタルフィルタ100は、例えば増幅回路10の連続時間型フィルタ30及びSCF40を前置フィルタとしてデジタルフィルタ処理を行う。このデジタルフィルタ100としては、IIR(Infinite Impulse Response)フィルタを用いてもよいし、FIR(Finite Impulse Response)フィルタを用いてもよい。
またデジタルフィルタ100(第2の離散時間型フィルタ)は、例えば入力信号VIの周波数帯域(通過帯域)に応じてそのカットオフ周波数が可変に設定される。例えば入力信号VIの周波数帯域が低くなるにつれて、そのカットオフ周波数が低くなるように設定される。またデジタルフィルタ100では、サンプリング周波数も可変に設定される。
具体的には、連続時間型フィルタ30のカットオフ周波数をfc0とし、SCF40のカットオフ周波数をfc1とし、デジタルフィルタ100のカットオフ周波数をfc2とした場合に、例えばfc0>fc1>fc2に設定される。またデジタルフィルタ100のサンプリング周波数をfck2とし、周波数fck2−fc2における連続時間型フィルタ30及びSCF40の合成減衰率をAT2デシベルとした場合に、例えばAT2≦20×log(1/2n)となるように設定される。更に、デジタルフィルタ100のサンプリング周波数fck2は、SCF40のカットオフ周波数fc1が低くなるにつれて低くなるように設定され、デジタルフィルタ100のカットオフ周波数fc2は入力信号VIの周波数帯域が低くなるにつれて低くなるように設定される。
図5の第2の詳細例では、SCF40(フィルタ38)のカットオフ周波数fc1及びデジタルフィルタ100のカットオフ周波数fc2が、入力信号VIの周波数帯域に応じて可変に設定される。このようにすることで、例えば1Hzから16KHzの範囲でカットオフ周波数を可変に設定することが可能になり、様々な周波数帯域の入力信号VIに対応できるようになる。
また図5では、増幅器10の連続時間型フィルタ30が、SCF40の前置フィルタとして機能し、連続時間型フィルタ30及びSCF40が、デジタルフィルタ100(及びA/D変換器50)の前置フィルタとして機能する。このようにすることで、例えば1Hz〜16KHzというような広い範囲での帯域可変が可能になる。
例えば比較例として、SCFを設けずに、デジタルフィルタの前置フィルタとして連続時間型フィルタのみを設ける手法も考えられる。しかしながら、この比較例の手法では、例えば連続時間型フィルタとしてRCフィルタを用いた場合に、抵抗値と容量値の積であるRC積の逆数でカットオフ周波数が決まる。従って、様々な周波数帯域に対応するためには、抵抗値を大きくしたり、容量値を大きくする必要がある。このため、抵抗やキャパシタの集積回路装置への内蔵が難しくなり、抵抗やキャパシタを外付けにせざるを得なくなるという問題がある。
この点、図5では、連続時間型フィルタ30である増幅回路10とA/D変換器50の間にフィルタ38が設けられる。そしてSCF40のカットオフ周波数fc1及びデジタルフィルタ100のカットオフ周波数fc2の両方が可変に設定される。従って、様々な周波数帯域の入力信号VIに対応して、システム全体のフィルタ特性を可変に設定できる。
4.第3の詳細例
図6に本実施形態の集積回路装置の第3の詳細例を示す。図6では集積回路装置が複数の入力チャンネルCH1〜CH3を有する構成になっている。具体的には、図1では、1つの増幅回路10と1つのフィルタ38だけが設けられているが、図6では、複数の増幅回路10-1〜10-3(広義には第1〜第Mの増幅回路。Mは2以上の整数)と、複数のフィルタ38-1、38-3(広義には第1〜第Mのフィルタ)が設けられている。またフィルタ38-1、38-3の後段にはマルチプレクサ90(セレクタ)が設けられている。
なお図6は、3チャンネルの構成例を示しているが、2チャンネルの構成や4チャンネル以上の構成であってもよい。またフィルタ38-1〜38-3としては、図5と同様にSCF等を用いることができる。また図5と同様に制御回路70によりデジタルフィルタ100を実現したり、増幅回路10-1〜10-3を連続時間型フィルタとして兼用することが可能である。
増幅回路10-1〜10-3(第1〜第Mの増幅回路)には、対応する入力信号VI1〜VI3(広義には第1〜第3の入力信号)が入力される。そして入力信号VI1〜VI3のDCオフセットに応じたオフセット調整と、入力信号VI1〜VI3の振幅に応じたゲイン調整を行う。これらのオフセット調整やゲイン調整の設定は、制御回路70により行われる。
またフィルタ38-1〜38-3は、入力信号VI1〜VI3の周波数帯域に応じてそのカットオフ周波数fc11〜fc13が可変に設定される。これらのカットオフ周波数fc11〜fc13の設定は、制御回路70により行われる。
マルチプレクサ90は、フィルタ38-1〜38-3の出力信号のいずれかを選択して、選択された出力信号を、マルチプレクサ出力信号MLQとしてA/D変換器50に出力する。具体的には、フィルタ38-1〜38-3の出力信号のうち、制御回路70からの選択指示信号MSELにより指示された出力信号を選択して出力する。A/D変換器50は、このマルチプレクサ出力信号MLQのA/D変換を行う。
図6では、3軸加速度センサ511、512、513の検出信号が、入力信号VI1、VI2、VI3としてチャンネルCH1、CH2、CH3に入力されている。そして増幅回路10-1〜10-3は、チャンネルCH1〜CH3の入力信号VI1〜VI3の信号増幅を行い、フィルタ38-1〜38-3は、増幅後の信号のフィルタ処理を行う。
このようにすれば、マルチプレクサ90は、3軸加速度センサ511、512、513からの検出信号に対応するフィルタ出力信号FQ1〜FQ3を時分割にA/D変換器50に出力し、A/D変換器50は時分割に出力されたフィルタ出力信号をA/D変換することが可能になる。従って、複数のセンサの検出信号を、1つの集積回路装置でA/D変換することが可能になり、ユーザの利便性を向上できる。また複数のセンサの検出信号を、統合的にA/D変換してデジタル処理を施すことが可能になるため、処理効率の向上も図れる。
また図6の第3の詳細例では、各チャンネル毎に独立に異なったオフセット調整、ゲイン調整、カットオフ周波数の設定が可能になる。即ち例えばチャンネルCH1でのオフセット調整、ゲイン調整、カットオフ周波数の設定と、チャンネルCH2やCH3でのオフセット調整、ゲイン調整、カットオフ周波数の設定とを異ならせることができる。
例えば図7では、チャンネルCH1には脈拍計用のフォトセンサ514が接続され、チャンネルCH2には歩数計用の加速度センサ515が接続されている。そして本実施形態では、チャンネルCH1のフォトセンサ514からの入力信号VI1に対しては、制御回路70の制御の下で、増幅回路10-1、フィルタ38-1が、第1の設定でのオフセット調整、ゲイン調整及びカットオフ周波数の設定を行う。一方、チャンネルCH3の加速度センサ515からの入力信号VI3に対しては、制御回路70の制御の下で、増幅回路10-3、フィルタ38-3が、第2の設定でのオフセット調整、ゲイン調整及びカットオフ周波数の設定を行う。
即ち、フォトセンサ514からの入力信号VI1のDCオフセット、振幅、周波数帯域と、加速度センサ515からの入力信号VI3のDCオフセット、振幅、周波数帯域は、異なったものとなる。このため、これまでは、フォトセンサ514に専用の第1の集積回路装置(IC)と、加速度センサ515に専用の第2の集積回路装置を別々に用意して、電子機器の回路基板に実装していた。このため、電子機器のシステム構成が複雑化したり、大規模化するなどの問題があった。
これに対して本実施形態の第3の詳細例によれば、これらのフォトセンサ514、加速度センサ515からの入力信号VI1、VI3を、1チップの集積回路装置で処理することができる。従って、電子機器のシステム構成の簡素化や小規模化を図れる。図7を例に取れば、脈拍計と歩数計の両方の機能を備えたヘルスケア用の電子機器において、センサからの検出信号を、例えば1チップの集積回路装置で処理できるようになる。
また本実施形態では、入力信号VI1のDCオフセット、振幅、周波数帯域に応じて、そのオフセット調整、ゲイン調整、カットオフ周波数の設定が自動的に行われると共に、入力信号VI2のDCオフセット、振幅、周波数帯域に応じて、そのオフセット調整、ゲイン調整、カットオフ周波数の設定が自動的に行われる。従って、ユーザは所望の複数のセンサを集積回路装置に接続するだけで、そのセンサに応じたオフセット調整、ゲイン調整、カットオフ周波数の設定が集積回路装置により自動的に行われて、A/D変換されたデータを得ることができ、利便性を向上できる。
例えば新規のセンサの開発・試作段階においては、センサの検出信号のDCオフセット、振幅、周波数帯域が既知ではない場合がある。この点、本実施形態によれば、ユーザは、検出信号のDCオフセット、振幅、周波数帯域をそれほど気にすることなく、複数のセンサを集積回路装置に接続して試すことができる。従って、ユーザにとって使い勝手の良い集積回路装置(センサ測定アシストIC)を提供でき、製品の試作等も容易になるため、ユーザの製品の開発コスト等も低減できる。
5.周波数特性
次に本実施形態の集積回路装置により実現される可変フィルタの周波数特性の詳細について説明する。なお、以下、説明の簡素化のために、図4、図5等の連続時間型フィルタ30をRCフィルタ30と呼ぶこととする。
図8のD1、D2、D3は、各々、RCフィルタ30、SCF40、デジタルフィルタ100の減衰率の周波数特性の例である。D1のRCフィルタ30のカットオフ周波数をfc0とし、D2のSCF40のカットオフ周波数をfc1とし、D3のデジタルフィルタ100のカットオフ周波数をfc2とすると、例えばfc0>fc1>fc2の関係が成り立つ。このようなカットオフ周波数の関係にすることで、様々な周波数帯域の入力信号に対応した集積回路装置の可変フィルタ機能を小規模な回路構成で実現できる。
例えば図8では周波数軸がLOG軸になっている。これに対して図9は周波数軸をリニア軸で表している。
SCF40は離散時間型フィルタであるため、図9のD4に示すように、アンチエイリアシングによりSCF40のサンプリング周波数fck1付近において高調波信号が通過してしまい、折り返し雑音の原因となる。
この点、本実施形態では、RCフィルタ30がSCF40の前置フィルタとして機能する。従って図9のD5に示すように、RCフィルタ30の減衰特性により、折り返し雑音になる高調波信号を例えばA/D変換器50の1LSB分の電圧以下(量子化誤差以下)に減衰できる。
またデジタルフィルタ100も離散時間型フィルタであるため、図9のD6に示すようにデジタルフィルタ100のサンプリング周波数fck2付近(折り返し帯域)において、アンチエイリアシングにより高調波信号が通過してしまい、折り返し雑音の原因となる。
この点、本実施形態では、RCフィルタ30及びSCF40がデジタルフィルタ100の前置フィルタとして機能する。従って図9のD7、D8に示すように、RCフィルタ30及びSCF40の合成の減衰特性により、折り返し雑音になる高調波信号を例えばA/D変換器50の1LSB分の電圧以下に減衰できる。
例えば図10に、集積回路装置のシステム全体でのフィルタの減衰率の周波数特性を示す。A/D変換器50の分解能のビット数をnとすると、高調波信号を1LSB分の電圧以下にするために必要な減衰率ATは、AT=20×log(1/2n)と表せる。従って、n=10ビットとすると、減衰率ATは約−60dBになる。
そして図10のE1でのフィルタの減衰率は、−60dB以下になっており、高調波信号をA/D変換器50の1LSB分の電圧以下に減衰している。なお図10では周波数軸がLOG軸になっているが、図11は周波数軸をリニア軸で表した図になっている。
以上のように本実施形態によれば、離散時間型フィルタによる折り返し雑音についてはその前置フィルタにより除去できる。従って、入力信号の周波数に応じて、デジタルフィルタ100のカットオフ周波数fc2を可変に変化させることで、様々な周波数帯域の入力信号に対応できる可変フィルタを小さな回路規模で実現できる。
例えば図9のD5に示すようにRCフィルタ30はSCF40の折り返し雑音を除去できるフィルタであれば十分である。従って、図8のD1に示すようにRCフィルタ30のカットオフ周波数fc0を高い周波数に設定できる。即ち、fc0>fc1>fc2というように、RCフィルタ30のカットオフ周波数fc0を、SCF40、デジタルフィルタ100のカットオフ周波数fc1、fc2に比べて十分に高い周波数に設定できる。そしてカットオフ周波数fc0は、RC積の逆数に比例する。従って、fc0が高い周波数に設定されるということは、RCフィルタ30の抵抗値や容量値を小さくできることを意味する。従って本実施形態によれば、抵抗値や容量値を小さくすることができ、抵抗やキャパシタのレイアウト面積を小さくできるため、回路の小規模化を図れる。また抵抗やキャパシタを外付け部品にしなくても済むようになり、ユーザの利便性を向上できる。
一方、本実施形態ではRCフィルタ30とデジタルフィルタ100の間にSCF40を設けることで、図9のD8に示すように、このSCF40によりデジタルフィルタ100の折り返し雑音を除去できる。またD7に示すようにRCフィルタ30も、デジタルフィルタ100の折り返し雑音の除去に寄与する。これにより、デジタルフィルタ100のサンプリング周波数fck2を低い周波数に設定することが可能になる。つまり、サンプリング周波数fck2が低くなると、D6の示すfck2付近の折り返し帯域が低周波数側にシフトすることになるが、この場合にも、D8に示すSCF40の減衰特性により、折り返し雑音を十分に減衰して除去できるからである。
そして、このようにデジタルフィルタ100のサンプリング周波数fck2を低くできると、図8のD3に示すように、デジタルフィルタ100のカットオフ周波数fc2も低い周波数に設定できる。即ち、fc0>fc1>fc2というように、デジタルフィルタ100のカットオフ周波数fc2を、RCフィルタ30、SCF40のカットオフ周波数fc0、fc1に比べて十分に低い周波数に設定できる。
このように、デジタルフィルタ100のカットオフ周波数fc2を低く設定することができれば、入力信号の周波数帯域に応じて、カットオフ周波数fc2を設定することが可能になる。
例えば入力信号の周波数帯域が0〜1Hzというように低い場合には、デジタルフィルタ100のカットオフ周波数fc2を例えば1Hzに設定することで、この低い周波数帯域の入力信号に対応できるようになる。
また入力信号の周波数帯域が0〜256Hzである場合には、デジタルフィルタ100のカットオフ周波数fc2を例えば256Hzに設定することで、この入力信号に対応できる。
なお、入力信号の周波数帯域が例えば0〜16KHzというように高い場合には、デジタルフィルタ100及びSCF40のフィルタ処理を無効にして、カットオフ周波数がfc0=16KHzであるRCフィルタ30のみにより、この高い周波数帯域の入力信号のフィルタ処理を行えばよい。
6.減衰率
次に、フィルタの減衰率の設定手法の詳細について図12を用いて説明する。図12のF1において、fck1、fc1は、各々、SCF40のサンプリング周波数、カットオフ周波数であり、nは、A/D変換器50の分解能を表すビット数である。AT1(デシベル)は、周波数fck1−fc1におけるRCフィルタ30(連続時間型フィルタ)の減衰率である。この場合には、AT1≦20×log(1/2n)の関係が成り立つ。
即ちSCF40のサンプリング周波数をfck1とすると、図13(A)のF4に示すfck1−fc1〜fck1+fc1の帯域の高調波信号は、F3に示す0〜fc1の帯域にアンチエイリアシングにより折り返す。このため、A/D変換器50の1LSB分の分解能を維持するためには、少なくとも周波数fck1−fc1において、高調波信号を20×log(1/2n)だけ減衰させる必要がある。従って、SCF40の前置フィルタとして機能するRCフィルタ30の周波数fck1−fc1における減衰率AT1は、AT1≦20×log(1/2n)となる。例えばn=10の場合には、AT1≦−60dBになる。
また図12のF2において、fck2、fc2は、各々、デジタルフィルタ100のサンプリング周波数、カットオフ周波数であり、nは、A/D変換器50の分解能を表すビット数である。AT2(デシベル)は、周波数fck2−fc2におけるRCフィルタ30及びSCF40の合成減衰率である。この場合には、AT2≦20×log(1/2n)の関係が成り立つ。
即ちデジタルフィルタ100のサンプリング周波数をfck2とすると、図13(B)のF6に示すfck2−fc2〜fck2+fc2の帯域の高調波信号は、F5に示す0〜fc2の帯域にアンチエイリアシングにより折り返す。このため、A/D変換器50の1LSB分の分解能を維持するためには、少なくとも周波数fck2−fc2において、高調波信号を20×log(1/2n)だけ減衰させる必要がある。従って、デジタルフィルタ100の前置フィルタとして機能するSCF40及びRCフィルタ30の周波数fck2−fc2における合成減衰率AT2は、AT2≦20×log(1/2n)となる。例えばn=10の場合には、AT2≦−60dBになる。
図12のF1、F2に示すような関係が成り立てば、図10のE1に示すように高調波信号を適正に減衰させることができ、折り返し雑音によりA/D変換器50の1LSB分の分解能を維持できなくなってしまう事態を効果的に防止できる。
7.周波数設定
次に本実施形態のカットオフ周波数、サンプリング周波数の設定手法の詳細について説明する。図14に周波数の設定例を示す。
図14のG1ではRCフィルタ30のカットオフ周波数はfc0=f0に固定されている。ここでf0は例えば10KHz〜20KHzの範囲の中の周波数である。このようにカットオフ周波数fc0をf0に固定すれば、例えば抵抗やキャパシタの外付けを不要にすることが可能になり、ユーザの利便性を向上できる。なおカットオフ周波数fc0を可変にする変形実施も可能である。
一方、図14のG2、G4に示すように、SCF40のカットオフ周波数fc1及びデジタルフィルタ100のカットオフ周波数fc2は可変に設定される。具体的にはfc1は、例えば周波数f11〜f15の範囲で可変に設定される。ここでf11は例えば10Hz〜100Hzの範囲の中の周波数である。またf14、f15は、入力信号と同じ周波数であり、例えばf14=4KHz、f15=8KHzである。
またデジタルフィルタ100のカットオフ周波数fc2は、例えば周波数1Hz〜1024Hzの範囲で可変に設定される。具体的には入力信号の周波数帯域に一致するようにカットオフ周波数fc2が設定される。例えば入力信号の周波数帯域が1Hz(0〜1Hz)である場合には、fc2=1Hzに設定され、2Hz(0〜2Hz)であれば、fc2=2Hzに設定される。
なお、入力信号の周波数帯域が4KHz、8KHzである場合には、デジタルフィルタ100のフィルタ処理が無効にされ、SCF40のカットオフ周波数fc1が4KHz、8KHzに設定される。また入力信号の周波数帯域が16KHzである場合には、デジタルフィルタ100及びSCF40のフィルタ処理が無効にされ、RCフィルタ30のカットオフ周波数fc0=f0により全体のカットオフ周波数が設定される。
また図14のG2、G3に示すように、SCF40は、サンプリング周波数fck1が周波数fs1に固定され、カットオフ周波数fc1が可変に設定される。
即ち、SCF40のサンプリング周波数fck1が変化してしまうと、図9のD4に示すSCF40の折り返し帯域の周波数が変動してしまい、フィルタの周波数特性の設計が難しくなる。そこで図14のG3ではサンプリング周波数fck1については周波数fs1に固定している。ここで、周波数fs1は例えば50KHz〜200KHzの範囲の中の周波数であり、例えばデジタルフィルタ100のサンプリング周波数fck2=fs24と同じ周波数である。なおサンプリング周波数fck1を可変にする変形実施も可能である。
一方、図14のG2ではSCF40のカットオフ周波数fc1については可変に設定している。具体的には、SCF40が有する複数のキャパシタの容量比により、カットオフ周波数fc1を可変に設定している。即ちSCF40のカットオフ周波数fc1は、サンプリング周波数fck2により設定することも可能であるが、このようにすると、上述のようにフィルタの周波数特性の設計が難しくなるという問題がある。そこで図14のG2、G3では、サンプリング周波数fck1をfs1に固定する一方で、SCF40のキャパシタの容量比の設定を変えることで、カットオフ周波数fc1を可変に設定している。
ここで、キャパシタの容量比にはサイズ依存がないため、カットオフ周波数fc1を可変にしても、キャパシタのレイアウト面積がそれほど増えることがない。従って、回路の大規模化を抑えながら、カットオフ周波数の可変設定が可能になるという利点がある。
また図14のG4、G5に示すように、デジタルフィルタ100は、サンプリング周波数fck2及びカットオフ周波数fc2が共に可変に設定される。
具体的にはG2、G5に示すように、デジタルフィルタ100のサンプリング周波数fck2は、SCF40のカットオフ周波数fc1が低くなるにつれて低くなるように可変に設定される。例えばSCF40のカットオフ周波数がfc1=f11の場合には、デジタルフィルタ100のサンプリング周波数はfck2=fs21に設定される。またfc1=f12の場合にはfck2=fs22に設定され、fc1=f13の場合にはfck2=fs23又はfs24に設定される。ここでf11<f12<f13<f14<f15、fs21<fs22<fs23<fs24の関係が成り立つ。
また図14のG4に示すようにデジタルフィルタ100のカットオフ周波数fc2は、入力信号の周波数帯域が低くなるにつれて低くなるように設定される。具体的には、入力信号の周波数帯域が1、2、4、8、16、32、64、128、256、512、1024Hzの場合には、カットオフ周波数fc2も1、2、4、8、16、32、64、128、256、512、1024Hzに設定される。
例えば図15に示すように、デジタルフィルタ100では、1つのサンプリング周波数fck2に対して所定数の種類(例えば5種類)のカットオフ周波数fc2を設定できる。図15では、fck2=fs21の場合には、fc2=1、2、4、8、16Hzのカットオフ周波数を設定でき、fck2=fs22の場合には、fc2=4、8、16、32、64Hzのカットオフ周波数を設定できる。fck2=fs23、fck2=fs24の場合も同様である。
そして図14では、図15の丸印に示すように、fck2=fs21の場合には、fc2=1、2、4、8、16Hzを選択し、fck2=fs22の場合には、fc2=32、64Hzを選択し、fck2=fs23の場合には、fc2=128、256Hzを選択し、fck2=fs24の場合には、fc2=512、1024Hzを選択する。このようにすれば、簡素で小規模な構成のデジタルフィルタ100を用いて、そのカットオフ周波数fc2を、入力信号の周波数帯域に応じた周波数に設定することが可能になる。
即ち本実施形態ではSCF40をデジタルフィルタ100の前置フィルタにしているため、デジタルフィルタ100の折り返し雑音を、図9のD8に示すようにSCF40により十分に減衰することができる。従って、D6に示す折り返し帯域の周波数に対応するサンプリング周波数fck2を、低周波数側にシフトできる。これにより、デジタルフィルタ100のサンプリング周波数fck2を低くでき、デジタルフィルタ100を遅い周波数で動作させることが可能になる。
そしてデジタルフィルタ100では、サンプリング周波数fck2とカットオフ周波数fc2との周波数差が小さいほど、フィルタの次数を小さくできる。従って、サンプリング周波数fck2を低くできるということは、フィルタの次数を小さくしてデジタルフィルタ100の回路を小規模化できることを意味する。そしてサンプリング周波数fck2を低くできると、カットオフ周波数fc2を低くできるため、1Hzというような低い周波数帯域の入力信号にも対応できるようになる。即ち、入力信号の周波数帯域が低い場合にも、その周波数帯域に対応するようにデジタルフィルタ100のカットオフ周波数fc2を設定することができる。従って、例えば1Hz〜16KHzというような幅広い範囲の入力信号に対応することができ、様々なセンサを接続することができる集積回路装置を提供できる。
8.A/D変換器の間欠動作
本実施形態では、A/D変換器50のサンプリング周波数fck1’はSCF40のサンプリング周波数fck1と例えば同じ周波数に設定される。そして上述のようにデジタルフィルタ100のサンプリング周波数fck2は低くできるため、fck2を、fck1’≧fck2を満たす範囲で可変に設定できる。従ってA/D変換器50は、図16のH1に示すタイミングでA/D変換動作を行った後、H2、H3、H4に示すタイミングではA/D変換動作を行わないようにし、H5に示すタイミングでA/D変換動作を行った後、H6、H7に示すタイミングではA/D変換動作を行わないようにする間欠動作(間引き動作)が可能になる。
具体的には例えば図17では、入力信号の周波数帯域が1Hzであり、デジタルフィルタ100のカットオフ周波数がfc2=1Hzに設定されている。この場合に、A/D変換器50のサンプリング周波数は例えばfck1’=fck1=fs1=128KHzに設定される。一方、デジタルフィルタ100のサンプリング周波数はfck2=fs21=2KHzというように、fck1=128KHzよりも十分に小さな周波数に設定される。従って、このようにfck1>fck2(即ちfck1’>fck2)である場合には、A/D変換器50は、(fck1’/fck2)=(fck1/fck2)=(128/2)=64回に1回ずつ、間欠的にA/D変換を行う。つまり、A/D変換器50はデジタルフィルタ100の1/64の周期でA/D変換を行う。そして間欠的なA/D変換により得られたデジタルデータをデジタルフィルタ100に出力する。
また図18では、入力信号の周波数帯域が256Hzであり、デジタルフィルタ100のカットオフ周波数がfc2=256Hzに設定される。またA/D変換器50のサンプリング周波数は例えばfck1’=fck1=128KHzに設定される。一方、デジタルフィルタ100のサンプリング周波数はfck2=fs23=32KHzに設定される。従って、この場合には、A/D変換器50は、(fck1’/fck2)=(fck1/fck2)=(128/32)=4回に1回ずつ、間欠的にA/D変換を行う。つまり、A/D変換器50はデジタルフィルタ100の1/4の周期でA/D変換を行う。
また図19では、入力信号の周波数帯域が1024Hzであり、デジタルフィルタ100のカットオフ周波数がfc2=1024Hzに設定される。またA/D変換器50のサンプリング周波数は例えばfck1’=fck1=128KHzに設定される。一方、デジタルフィルタ100のサンプリング周波数はfck2=fs24=128KHzに設定される。従って(fck1’/fck2)=(fck1/fck2)=1回になるため、A/D変換器50は間欠動作ではない通常動作を行う。つまり、A/D変換器50はデジタルフィルタ100と同じ周期でA/D変換を行う。
図16〜図18のようにA/D変換器50を間欠動作させれば、図16のH1でA/D変換動作を行った後、H2、H3、H4に示す期間では、A/D変換器50を休ませてスリープモードに移行することが可能になる。従って、入力信号の周波数帯域が低い場合に、A/D変換器50が無駄に動作して消費電力が無駄に消費されてしまう事態を防止できる。またA/D変換器50の動作速度を低くできるため、A/D変換器50の小規模化も実現できる。
また図6、図7で説明したように、各チャンネルがRCフィルタ(増幅回路の連続時間型フィルタ)及びSCFからなる複数のチャンネルCH1〜CH3を設け、A/D変換器50が、これらのCH1〜CH3の各チャンネルからの信号を時分割でA/D変換することも可能になる。具体的にはA/D変換器50が、例えば図16のH1のタイミングで第1のチャンネルCH1からの信号のA/D変換を行い、次のH2のタイミングで第2のチャンネルCH2からの信号のA/D変換を行い、次のH3のタイミングで第3のチャンネルCH3からの信号のA/D変換を行う。従って、1つのA/D変換器50を用いて複数チャネルCH1〜CH3のA/D変換が可能になり、多チャンネルのA/D変換が可能な集積回路装置を少ない回路規模で実現できる。なおA/D変換器50のサンプリング周波数fck1’は、必ずしもSCF40のサンプリング周波数fck1と同じ周波数である必要はなく、異なる周波数であってもよい。例えばサンプリング周波数fck1’とfck1は逓倍の関係であればよい。
9.SCF
図20(A)、図20(B)にSCF40の構成例を示す。図20(A)はサンプリング期間でのスイッチのオン・オフの状態を表す図であり、図20(B)はホールド期間でのスイッチのオン・オフの状態を表す図である。なおSCF40の構成は図20(A)、図20(B)に限定されず、その構成要素や接続関係を変更する変形実施が可能であり、公知の様々なSCFの構成を採用できる。
図20(A)、図20(B)のSCF40は、オペアンプOPA1、OPA2、スイッチ素子SA1〜SA6、キャパシタCA1〜CA8を含む。入力ノードNA1とノードNA2の間にはスイッチ素子SA1、キャパシタCA1が設けられる。ノードNA2とオペアンプOPA1の反転入力端子のノードNA3の間にはスイッチ素子SA2が設けられる。なおオペアンプOPA1、OPA2の非反転入力端子のノードはAGND(アナログ基準電圧)に接続される。
オペアンプOPA1の出力端子のノードNA4とノードNA3の間にはキャパシタCA2が設けられる。ノードNA4と、オペアンプOPA2の反転入力端子のノードNA5の間にはスイッチ素子SA3、キャパシタCA3、スイッチ素子SA4が設けられる。オペアンプOPA2の出力端子のノードNA6とノードNA5の間にはキャパシタCA4が設けられる。
ノードNA7とノードNA6、NA8、NA2との間には、各々、スイッチ素子SA6、キャパシタCA6、CA5が設けられる。ノードNA8とノードNA5、NA2の間には、各々、スイッチ素子SA5、キャパシタCA7が設けられる。ノードNA5とNA1の間にはキャパシタCA8が設けられる。この図20(A)、図20(B)によれば、Q値が低いSCバイカッドフィルタを実現できる。なおキャパシタCA7、CA8を省略する構成としてもよい。
そして本実施形態ではSCF40が有する複数のキャパシタCA1〜CA8間の容量比により、SCF40のカットオフ周波数fc1が設定される。
例えば連続時間型のバターワースLPFの理想的な伝達関数は下式(1)のように表される。
上式(1)を、例えばS=(2/T)×{(1−Z−1)/(1+Z−1)}を用いて時間離散型のZ関数に変換すると、下式(2)が得られる。
一方、図20(A)、図20(B)のSCF40の回路構成をZ関数で表すと、伝達関数は下式(3)のようになる。なおキャパシタCA2、CA4の容量値を、各々、C1、C2とした場合に、キャパシタCA1、CA3、CA5、CA6、CA7、CA8の容量値は、各々、K1C1、K5C2、K4C1、K6C2、K2C2、K3C2に設定される。
上式(2)のHZ_idと上式(3)のHZ_ansが等しいとして、HZ_id=HZ_ansを解く。この場合に図14のG3に示すようにサンプリング周波数fck1=fs1に固定する。すると、カットオフ周波数fc1を、f11、f12、f13、f14、f15というように可変設定したときの上式(3)の係数K1、K2、K3、K4、K5、K6を得ることができる。即ち、fc1をf11、f12、f13、f14、f15に可変設定するための、キャパシタCA1〜CA8間の容量比が決まる。
このようにすることで、本実施形態では、サンプリング周波数fck1を固定しながら、キャパシタキャパシタCA1〜CA8間の容量比を変えることで、SCF40のカットオフ周波数fc1を可変に設定することに成功している。
そしてサンプリング周波数fck1を固定の周波数に設定すれば、SCF40の折り返し帯域が変動しないようになるため、フィルタの周波数特性の設計が容易化される。また、キャパシタの容量比にはサイズ依存がないため、回路の大規模化を抑えながら、カットオフ周波数の可変設定が可能になる。
10.デジタルフィルタ
図21(A)、図21(B)にデジタルフィルタ100の構成例を示す。図21(A)では、2次のIIRフィルタ102、104をカスケード接続することで、4次のデジタルフィルタ100を実現している。即ちIIR102には、A/D変換器50からの信号ADQが入力され、その出力信号が次段のIIR104に入力される。そしてIIR104の出力信号がデジタルフィルタ100の出力信号DGQになる。
図21(B)では、A/D変換器50からの信号ADQが入力される2次のIIRフィルタ102、104が並列に設けられる。そしてIIRフィルタ102、104の出力信号が加算器106により加算されて、信号DGQが出力される。
図21(C)にIIRフィルタ102、104の各IIRフィルタの構成例を示す。図21(C)において、遅延素子114、116はフリップフロップ等により実現される。増幅素子120、122、124、126、128は、乗算係数a1、a2、b0、b1、b2の係数メモリと、乗算器により実現される。加算器110、112は足し算回路により実現される。なお実際のハードウェア構成は、乗算器と係数メモリと加算器と複数のレジスタを設け、出力信号を入力に戻すなどのループ処理を行って、4次のIIRフィルタを実現できる。またデジタルフィルタ100の構成は図21(A)〜図21(C)には限定されず、その次数を変えたり、IIRフィルタ以外のフィルタを用いることもできる。
11.第4の詳細例
図22に本実施形態の第4の詳細例を示す。図22において、増幅回路10は、複数の増幅器AM1〜AM3(広義には第1〜第Nの増幅器。Nは2以上の整数)を有し、入力信号VIが入力されて、その信号増幅を行う。これらの複数の増幅器AM1〜AM3は例えばカスケード接続されている。具体的には増幅器AM1は、センサ等からの入力信号VIを受けて、出力信号AQ1を増幅器AM2に出力する。増幅器AM2は、増幅器AM1の出力信号AQ1を受けて、出力信号AQ2を増幅器AM3に出力する。増幅器AM3は、増幅器AM2の出力信号AQ2を受けて、出力信号AQ3を例えばA/D変換器50に出力する。なお増幅回路10が有する増幅器の段数は3段に限定されず、例えば増幅器の段数を2段にしたり、4段以上にするなどの種々の変形実施が可能である。
オフセット調整レジスタRA1〜RA3(広義には第1〜第Nのオフセット調整レジスタ)は、増幅器AM1〜AM3(第1〜第Nの増幅器)に対応して設けられる。そして、オフセット調整データDA1〜DA3(広義には第1〜第Nのオフセット調整データ)を記憶する。このオフセット調整データDA1〜DA3は、増幅器AM1〜AM3のオフセット調整のためのデータであり、例えばD/A変換器DAC1〜DAC3に入力されるデータである。なお、オフセット調整レジスタRA1〜RA3は、例えばフリップフロップやメモリ(RAM)等により実現できる。
D/A変換器DAC1〜DAC3(広義には第1〜第NのD/A変換器)は、増幅器AM1〜AM3に対応して設けられる。そしてオフセット調整データDA1〜DA3に基づいてオフセット調整(アンプのオフセット調整、信号のオフセット調整)を行う。
具体的にはD/A変換器DAC1は、オフセット調整データDA1に応じた電圧VD1を出力する。そして、入力信号VIの電圧に、D/A変換器DAC1の出力電圧VD1を加算することで、増幅器AM1でのオフセット調整が実現される。これにより、増幅器AM1のオペアンプが有するオフセット電圧VOS1のキャンセルや、入力信号VIのDCオフセットのキャンセルが可能になる。同様にD/A変換器DAC2、DAC3は、オフセット調整データDA2、DA3に応じた電圧VD2、VD3を出力する。そして増幅器AM1、AM2の出力信号AQ1、AQ2の電圧に、D/A変換器DAC2、DAC3の出力電圧VD2、VD3を加算することで、増幅器AM2、AM3でのオフセット調整が実現される。これによりAM2、AM3のオペアンプが有するオフセット電圧VOS2、VOS3のキャンセルや、入力信号VIのDCオフセットのキャンセルが可能になる。なおD/A変換器DAC1〜DAC3としては、例えばラダー抵抗回路を使用したD/A変換器等を採用できる。具体的には、ラダー抵抗回路と、ラダー抵抗回路の後段に設けられたオペアンプを含むD/A変換器を採用できる。
ゲイン調整レジスタRG1〜RG3(広義には第1〜第Nのゲイン調整レジスタ)は、増幅器AM1〜AM3に対応して設けられる。そして、ゲイン調整データDG1〜DG3(広義には第1〜第Nのゲイン調整データ)を記憶する。このゲイン調整データDG1〜DG3は、増幅器AM1〜AM3のゲインG1〜G3を調整するためのデータである。具体的には、このゲイン調整データDG1〜DG3により、例えば増幅器AM1〜AM3が有する抵抗の抵抗値等(受動素子の素子値)を調整することで、増幅器AM1〜AM3のゲインG1〜G3が調整される。これにより、例えば入力信号VIの振幅に応じたゲイン調整が可能になる。なお、ゲイン調整レジスタRG1〜RG3は、例えばフリップフロップやメモリ等により実現できる。
オフセット値記憶部RV1〜RV3(広義には第1〜第Nのオフセット値記憶部)は、増幅器AM1〜AM3のオフセット値データであるオフセット値データDV1〜DV3(広義には第1〜第Nのオフセット値データ)を記憶する。このオフセット値データDV1〜DV3は、例えば増幅器AM1〜AM3のオフセット電圧VOS1〜VOS3に対応するデータである。例えばオフセット調整データDA1〜DA3は、このオフセット値データDV1〜DV3とD/A変換器DAC1〜DAC3の1LSB相当電圧等に基づいて設定できる。
なお、オフセット値記憶部RV1〜RV3は、フリップフロップやメモリ等により構成されるレジスタにより実現してもよいし、EEPROMなどの不揮発性メモリやヒューズ素子等により実現してもよい。
また図22では、増幅回路10が有する全ての増幅器AM1〜AM3に対応して、D/A変換器DAC1〜DAC3、オフセット調整レジスタRA1〜RA3、ゲイン調整レジスタRG1〜RG3、オフセット値記憶部RV1〜RV3を設けている。しかしながら、これらの複数の増幅器AM1〜AM3のうちの一部(例えば2段)の増幅器だけに対応して、D/A変換器、オフセット調整レジスタ、ゲイン調整レジスタ、オフセット値記憶部を設けるようにしてもよい。
制御回路70は、オフセット調整レジスタRA1〜RA3にオフセット調整データDA1〜DA3を設定することで、増幅回路10でのオフセット調整の設定を実現する。またゲイン調整レジスタRG1〜RG3にゲイン調整データDG1〜DG3を設定することで、増幅回路10でのゲイン調整の設定を実現する。具体的には制御回路70は、オフセット値記憶部RV1〜RV3に記憶されるオフセット値データDV1〜DV3を読み出す。そして、このオフセット値データDV1〜DV3に基づいて、オフセット調整データDA1〜DA3を求めて、オフセット調整レジスタRA1〜RA3に設定(格納)する。
また制御回路70は、増幅器AM1〜AM3のアンプ・オフセットキャリブレーションを行う場合には、A/D変換器50からのデジタルデータADQと、増幅器AM1〜AM3のゲインG1〜G3(ゲイン調整データ)とに基づいて、オフセット値データDV1〜DV3を求めて、オフセット値記憶部RV1〜RV3に設定(格納)する。即ち、センサ等からの入力信号VIが入力される前に、増幅器AM1〜AM3のオフセット電圧VOS1〜VOS3を自動的にキャンセルするアンプ・オフセットキャリブレーションを行う場合には、A/D変換器50からのデジタルデータADQをモニタすることで、増幅器AM1〜AM3のオフセット電圧VOS1〜VOS3を測定する。そして、デジタルデータADQと、オフセット電圧VOS1〜VOS3の測定時の増幅器AM1〜AM3のゲインG1〜G3により、増幅器AM1〜AM3のオフセット電圧VOS1〜VOS3に対応するオフセット値データDV1〜DV3を求めて、オフセット値記憶部RV1〜RV3に格納する。
また制御回路70は、入力信号VIの信号オフセットキャリブレーションを行う場合には、オフセット値記憶部RV1〜RV3に記憶されるオフセット値データDV1〜DV3に基づいて、オフセット調整データDA1〜DA3を求めて、オフセット調整レジスタRA1〜RA3に設定する。即ち、オフセット値データDV1〜DV3に対応するオフセット調整データDA1〜DA3をオフセット調整レジスタRA1〜RA3に設定することで、増幅器AM1〜AM3のオフセット電圧VOS1〜VOS3がキャンセルされた状態にする。そして、この状態で入力信号VIの信号オフセットキャリブレーションを行う。
図22の第4の詳細例では、増幅回路10に複数の増幅器AM1〜AM3を設けると共に、これらの増幅器AM1〜AM3に対応して、複数のD/A変換器DAC1〜DAC3を設けている。即ち多段アンプ・多段DACの構成にしている。
このような構成にすれば、D/A変換器DAC1〜DAC3の回路規模の増加を抑えながら、増幅器AM1〜AM3のオフセット電圧や入力信号VIのDCオフセット等をキャンセルするオフセット調整を実現できる。即ち1段アンプ・1段DACの構成に比べて、小規模な回路構成で精度の高いオフセット調整を実現できる。
図23に、増幅回路10の具体的な回路構成例を示す。増幅器AM1は増幅器AM11とAM12により構成される。増幅器AM11は、オペアンプOP01、OP02と、抵抗R01、R02、R03を含み、例えば抵抗R02、R03が可変抵抗になっている。増幅器AM12は、オペアンプOP1と、抵抗R11、R12、R13、R14を含み、例えば抵抗R12、R14が可変抵抗になっている。これらの増幅器AM11、AM12により、3つのオペアンプOP01、OP02、OP1を用いた計装アンプ(instrumentation amplifier)が構成される。この計装アンプは、差動入力・シングルエンド出力の平衡入力アンプであり、同相信号除去比(CMRR)を大きくとれるという特徴がある。このような計装アンプを初段の差動増幅器に用いれば、差動の検出信号を出力するセンサとシングルエンドの検出信号を出力するセンサの両方を接続することが可能になる。例えば差動の検出信号を出力するセンサを接続する場合には、差動の検出信号を構成する第1の信号(正極側)を、信号VIPとして入力し、差動の検出信号を構成する第2の信号(負極側)を、信号VINとして入力すればよい。またシングルエンドの検出信号を出力するセンサを接続する場合には、シングルエンドの検出信号を信号VIPとして入力し、VIN側の端子は例えばAGNDに設定すればよい。
増幅器AM2は、オペアンプOP2と抵抗R21、R22を含む。そして例えば抵抗R22が可変抵抗になっており、これによりAM2のゲインG2が調整される。増幅器AM3はオペアンプOP3と抵抗R31、R32を含む。そして例えば抵抗R32が可変抵抗になっており、これよりAM3のゲインG3が調整される。これらの増幅器AM2、AM3は反転増幅器となっている。
具体的には、オペアンプOP2は、その出力端子が反転増幅器AM2の出力ノードに接続される。第1の抵抗R21は、オペアンプOP2の反転入力端子(広義には第1の入力端子)と反転増幅器AM2の入力ノードとの間に設けられる。第2の抵抗R22は、反転増幅器AM2の出力ノードとオペアンプOP2の反転入力端子との間に設けられる。またオペアンプOP2の非反転入力端子(広義には第2の入力端子)は例えばAGND(アナログ基準電源電圧)に接続される。なお反転増幅器AM3の構成も反転増幅器AM2の構成と同様である。
このようにAM2、AM3として反転増幅器を用いれば、AM2、AM3のオペアンプOP2、OP3としてレール・ツー・レールのオペアンプを使用しなくても済むようになる。例えば増幅器AM2、AM3として非反転増幅器を用いると、大振幅の信号の時に信号が歪んでしまい、これを避けるためにはレール・ツー・レールのオペアンプを使用する必要がある。しかしながら、レール・ツー・レールのオペアンプは、その回路規模が大きくなると共に、オペアンプの特性を向上することが難しいという問題がある。増幅器AM2、AM3として反転増幅器を用いれば、このような問題を解消できる。
また図23では、オペアンプOP1、OP2、OP3のオフセット電圧VOS1、VOS2、VOS3や入力信号のDCオフセットの調整するためのD/A変換器DAC1、DAC2、DAC3が設けられている。
また図23では、増幅器AM1〜AM3の出力信号の振幅を判定するための判定回路として、複数のコンパレータ(比較回路)CP1、CP2、CP3が設けられている。このコンパレータCP1、CP2、CP3は、増幅器AM1(AM11、AM12)、AM2、AM3の出力信号AQ1、AQ2、AQ3の電圧と、高電位側及び低電位側の判定電圧VCH、VCLとを比較する。そして信号AQ1、AQ2、AQ3の電圧が、VCH〜VCLの判定電圧範囲内にあるか否かを判定する。そして、判定電圧範囲内ではない場合には、判定結果を示すエラー信号ER1、ER2、ER3(信号DRS)をアクティブにして制御回路70に出力する。例えば出力信号AQ1、AQ2、AQ3が判定電圧範囲を超えていた場合には、各々、信号ER1、ER2、ER3をアクティブにする。なおCP1〜CP3の各コンパレータは、判定電圧VCHとの比較処理を行う第1のコンパレータと、判定電圧VCLとの比較処理を行う第2のコンパレータにより構成できる。
またCP1〜CP3の各コンパレータは、ヒステリシス機能を持つことが望ましい。例えばAQ1〜AQ3のいずれかの信号の電圧(ピーク電圧)と、判定電圧VCH又はVCLとが近い場合には、ER1、ER2、ER3の信号がHレベルとLレベルを交互に繰り返す事態が発生してしまい、これは回路の誤動作を招く。この点、CP1〜CP3にヒステリシス機能(2つのしきい値電圧によるヒステリシス特性)を持たせれば、このような事態を効果的に防止できる。なおヒステリシス型のコンパレータの代わりに、出力信号AQ1〜AQ3のピーク電圧をホールドするピークホールド回路を設けてもよい。
なお図23のようなコンパレータCP1〜CP3から構成される判定回路を設ける場合には、増幅回路10の増幅器AM1〜AM3(第1〜第Nの増幅器)の出力信号のいずれかを選択し、セレクタ出力信号としてA/D変換器50に出力するセレクタを設けてもよい。そして制御回路70は、判定回路(コンパレータCP1〜CP3)での判定結果(エラー信号ER1〜ER3)に基づいて、増幅器AM1〜AM3の出力信号のいずれを選択するかをセレクタに指示する。このようにすれば、振幅等が異なる様々な入力信号VIが入力された場合にも、最適な電圧範囲の信号がA/D変換器50に入力されるようになるため、A/D変換器50のダイナミックレンジを向上できる。なおこの場合のセレクタは、図6、図7のマルチプレクサ90を利用して実現してもよい。
12.多段アンプ・多段DAC
図22では増幅回路が多段アンプ・多段DACの構成になっている。このような多段DAC・多段アンプを採用する利点について、以下に説明する。
例えば増幅回路の構成として、図24(A)に示すように、キャパシタCと抵抗Rから構成されるHPF(ハイパスフィルタ)を増幅器AMの前段に設ける構成や、図24(B)に示すように、1段アンプ・1段DACの構成が考えられる。
図24(A)のHPFを用いた構成では、HPFを用いてDC成分をカットすることで、DCオフセットをキャンセルしている。しかしながら、このHPFを用いた構成は、図24(C)に示すように、高精度という点では有利であるが、キャリブレーションの応答スピードが遅かったり、サイズが大きくなってしまうという問題がある。
即ちセンサからの入力信号VI(検出信号)の周波数帯域は、センサの種類に応じて様々に異なり、例えば1Hz〜16KHzの範囲となる。そして入力信号VIの周波数が例えば1Hzである場合には、図24(A)のHPFは、この1Hzの入力信号VIを通過させるために、そのカットオフ周波数を1Hzに比べて十分に低くする必要があり、例えば0.1Hz以下にする必要がある。
ところが、HPFのカットオフ周波数はCRの逆数で決まるため、HPFのカットオフ周波数を低くするためには、キャパシタCの容量値や抵抗Rの抵抗値を大きくする必要がある。そして例えば0.1Hzのカットオフ周波数を実現しようとすると、キャパシタC、抵抗Rのサイズが大規模化してしまう。またキャパシタCや抵抗Rを外付け部品にすると、ユーザの利便性を阻害すると共に、入力信号VIの周波数帯域に応じて容量値や抵抗値を可変に設定することが難しくなる。またキャパシタCの容量値や抵抗Rの抵抗値を大きくすると、キャリブレーションの応答スピードも低下してしまい、迅速なキャリブレーションを実現できない。
また、図24(B)の1段アンプ・1段DACの構成は、図24(C)に示すように、キャリブレーションの応答スピードという点では有利であるが、サイズが大きくなったり、精度が低くなるなどの問題がある。
これに対して本実施形態のような多段アンプ・多段DACの構成は、キャリブレーションの応答スピード、サイズ、高精度の全てにおいて、HPFを用いる構成や1段アンプ・1段DACの構成に比べて有利となる。以下、この点について詳細に説明する。
例えば図24(B)の1段アンプ・1段DACの構成において、入力信号VIのDCオフセットVS(入力オフセット)をキャンセルするためには、VD=−VSとなるようにオフセット調整データDAを設定すればよい。
また図24(B)のDACに必要な出力レンジQRは、入力信号VIのDCオフセットVSと同様のレンジとなり、例えば3V程度になる。
またDACに必要な精度は、A/D変換器51に誤差が生じない範囲の精度になる。このため、DACの1LSB相当電圧(DAC精度)をVLSBとし、A/D変換器51の1LSB相当電圧(A/D精度)をADLSBとし、増幅器AMのゲインをGとすると、VLSB≦ADLSB/Gの関係が成り立つ。従って、ADLSB=0.003[V]、G=32とすると、VLSB≦0.003/32=93.75μVになる。
またDACに必要なビット数kは、2k≧QR/VLSBにより決まる。従って、DACの出力レンジQRを3V程度とすると、215=32768≧3/(0.003/32)=32000より、DACに必要なビット数はk=15ビットになる。
このように、1段アンプ・1段DACの構成では、図25(A)に示すように15ビットDACが必要になってしまう。例えば、A/D変換器51の精度が高くなり、ADLSBが小さくなると、DAC精度であるVLSBも小さくする必要があるため、2k≧QR/VLSBの関係式により、DACのビット数を更に増やさなければならなくなる。
ところが図24(D)に示すようにDACのサイズは、ビット数に対して指数関数的に増加する。従って、DACのビット数を15ビットにすると、DACのサイズが許容できないほど大きくなり、集積回路装置が大規模化してしまう。即ち1段アンプ・1段DACの構成では、回路の小規模化とキャリブレーション精度の向上を両立することが難しい。
一方、本実施形態では、図25(B)に示すように多段アンプ・多段DACの構成を採用している。ここで、入力信号VIのDCオフセットをVSとし、増幅器AM1〜AM3のゲインをG1〜G3とし、D/A変換器DAC1〜DAC3の出力電圧をVD1〜VD3とし、増幅器AM3の出力電圧をVAQとする。すると、VAQ=G1×G2×G3×VS+G1×G2×G3×VD1+G2×G3×VD2+G3×VD3の関係が成り立つ。
従って、入力信号VIのDCオフセットVSをキャンセルするためには、VS=−{VD1+VD2/G1+VD3/(G1×G2)}となるように、DAC1〜DAC3の出力電圧VD1〜VD3を設定すればよい。
そして図25(B)の多段アンプ・多段DACの構成では、DAC1の出力レンジQR1は、入力信号VIのDCオフセットVSと同様のレンジ(例えば3V程度)に設定すればよい。即ち、DCオフセットVSの大部分については、初段のDAC1の出力電圧VD1で補正し、その誤差値を後段のDAC2、DAC3の出力電圧VD2、VD3で補正する。
また、DAC1、DAC2、DAC3の1LSB相当電圧(DAC精度)をVLSB1、VLSB2、VLSB3とすると、DAC2の出力レンジQR2については、後に詳述するように、QR2≧G1×VLSB1の関係が成り立つ。またDAC3の出力レンジQR3については、QR3≧G2×VLSB2の関係が成り立つ。
また例えばDAC3に必要な精度であるVLSB3は、A/D変換器50に誤差が生じない範囲の精度になるため、A/D変換器50の1LSB相当電圧をADLSBとした場合に、VLSB3≦ADLSB/G3の関係が成り立つ。
また、DAC1に必要なビット数kは、2k≧QR1/VLSB1の関係式により決まる。同様にDAC2、DAC3に必要なビット数kは、2k≧QR2/VLSB2、2k≧QR3/VLSB3の関係式により決まる。
従って、増幅器AM1〜AM3のゲインを、G1=4、G2=4、G3=2とすると、例えば図25(C)の関係が成り立つ。
即ちDAC1の出力レンジQR1は、入力信号VIのDCオフセットVSのレンジと同様であり、例えば3V程度になる。従ってDAC1のビット数をk=5ビットとすると、DAC1の1LSB相当電圧は、VLSB1=QR1/25の関係式より、図25(C)に示すように、例えばVLSB1=96mVに設定すればよい。
また、DAC2の出力レンジQR2や1LSB相当電圧VLSB2については、QR2≧G1×VLSB1、VLSB2=QR2/25の関係が成り立つ。従って、QR2=G1×VLSB1=4×96mV=0.384V、VLSB2=QR2/25=0.384/25V=12mVに設定すればよい。
また、DAC3の出力レンジQR3と1LSB相当電圧VLSB3については、QR3≧G2×VLSB2、VLSB3=QR3/25の関係が成り立つ。従って、QR3=G2×VLSB2=4×12mV=48mV、VLSB3=QR3/25=48mV/25=1.5mVに設定すればよい。
図25(A)と図25(C)を比較すれば明らかなように、1段アンプ・1段DACの構成では、15ビットの分解能のDACが必要になるが、多段アンプ・多段DACの構成では、例えば5ビットの3つのDAC1〜DAC3を設ければ済む。そして図24(D)から明らかなように、5ビットの3つのDAC1〜DAC3の回路面積よりも、15ビットの1つのDACの回路面積の方がはるかに大きくなる。従って、本実施形態の多段アンプ・多段DACの構成によれば、1段アンプ・1段DACの構成に比べて回路を大幅に縮小できる。
また図25(A)の1段アンプ・1段DACでは、DACのビット数を15ビットにしたのにもかかわらず、DAC精度であるVLSBは93.75μVであり、比較的粗いため、オフセットキャリブレーションの精度をそれほど高めることができない。
これに対して図25(C)の多段アンプ・多段DACの構成では、DCオフセットVSの大部分を初段のDAC1で補正し、その補正誤差を、後段のDAC2、DAC3で補正している。そして例えばDAC3のDAC精度であるVLSB3は1.5mVというように小さいため、図25(A)の1段アンプ・1段DACの構成に比べて高精度のオフセットキャリブレーションを実現できる。
13.D/A変換器の出力レンジ、1LSB相当電圧の設定
次に本実施形態におけるD/A変換器の出力レンジ、1LSB相当電圧の設定手法について具体的に説明する。
図26(A)では、前段側のD/A変換器に比べて後段側のD/A変換器の方が、その出力レンジがより狭くなるように設定している。具体的には、D/A変換器DAC1〜DAC3(第1〜第NのD/A変換器)のうちのDAC1(第iのD/A変換器)の出力レンジをQR1とし、DAC1の後段のDAC2(第i+1のD/A変換器)の出力レンジをQR2とする。この場合に、QR1>QR2の関係が成り立つように、DAC1、DAC2の出力レンジを設定している。同様に、DAC2、DAC3については、QR2>QR3の関係が成り立つように、その出力レンジを設定している。なおQR1>QR2、QR2=QR3に設定したり、QR1=QR2、QR2>QR3に設定する変形実施も可能である。
また図26(B)では、前段側のD/A変換器に比べて後段側のD/A変換器の方が、その1LSB相当電圧が小さくなるように設定している。具体的には、DAC1〜DAC3のうちのDAC1(第iのD/A変換器)の1LSB相当電圧をVLSB1とし、DAC1の後段のDAC2(第i+1のD/A変換器)の1LSB相当電圧をVLSB2とした場合に、VLSB1>VLSB2の関係が成り立つようにしている。同様に、DAC2、DAC3については、VLSB2>VLSB3の関係が成り立つようにしている。なおVLSB1>VLSB2、VLSB2=VLSB3に設定したり、VLSB1=VLSB2、VLSB2>VLSB3に設定する変形実施も可能である。
図27は、図26(A)、図26(B)の関係を更に詳細に示した図である。図27に示すように前段側のDAC1の出力レンジQR1は広くなっており、後段側のDAC3の出力レンジQR3は狭くなっている。また前段側のDAC1の1LSB相当電圧VLSB1は大きくなっており、後段側のDAC3の1LSB相当電圧VLSB3は小さくなっている。
図26(A)に示すようにDAC1の出力レンジQR1を大きくすれば、例えばQR1を入力信号VIのDCオフセットVSのレンジと同等にすることで、DCオフセットVSの大部分をDAC1の出力電圧VD1でキャンセルできる。そして、このようにDCオフセットVSの大部分をDAC1でキャンセルすれば、後段のDAC2、DAC3の出力レンジQR2、QR3をそれほど大きくしなくても、DAC1で除去できなかった誤差値を、DAC2、DAC3の出力電圧VD2、VD3で取り除くことができる。このように、出力レンジをQR1>QR2>QR3の関係にすることで、DCオフセットVSの適正な補正が可能になる。
また、DAC1はDCオフセットVSの大まかな補正を行うだけでよく、精度の高いオフセット補正は後段のDAC2、DAC3が担当する。従って、図26(B)に示すように、DAC1は高精度である必要はなく、1LSB相当電圧VLSB1を大きくできる。一方、DAC2は、DAC1で除去できなかった誤差値を高精度に補正し、DAC3は、DAC2で除去できなかった誤差値を高精度に補正する必要があるため、VLSB2、VLSB3をVLSB1に比べて小さくする。このように、VLSB1>VLSB2>VLSB3の関係にすることで、DCオフセットVSの高精度なキャリブレーションが可能になる。
例えば、図24(B)の1段アンプ・1段DACの構成では、DCオフセットVSのレンジに対応できるようにDACの出力レンジQRを大きくし、且つ、高精度なキャリブレーションを実現するためにDACの1LSB相当電圧を小さくすると、図25(A)に示すようにDACのビット数が増えてしまい、回路が大規模化する。
これに対して図26(A)、図26(B)のようなQR1>QR2>QR3、VLSB1>VLSB2>VLSB3の関係にすれば、図27から明らかなように、DCオフセットVSのレンジに対応するためにDACの出力レンジQRを大きくしても、VLSB1が大きいため、DAC1のビット数をそれほど増やさなくて済む。従って図25(C)に示すようにDAC1のビット数を小さくできる。
一方、高精度なキャリブレーションを実現するために、DAC3の1LSB相当電圧VLSB3を小さくしても、図27から明らかなようにDAC3の出力レンジVR3は小さいため、DAC3のビット数をそれほど増やさなくて済む。従って図25(C)に示すようにDAC3のビット数についても小さくできる。
以上のように図26(A)、図26(B)の手法によれば、DCオフセットVSのキャリブレーションにおいて、回路規模の増加防止と、キャリブレーションの高精度化を両立できる。
なお、図28に示すように、増幅器AM1(第iの増幅器)のゲインをG1とし、DAC1(第iのD/A変換器)の1LSB相当の電圧をVLSB1とした場合に、QR2≧G1×VLSB1の関係が成り立つ。同様に、増幅器AM2のゲインをG2とし、DAC2の1LSB相当の電圧をVLSB2とした場合に、QR3≧G2×VLSB2の関係が成り立つ。
即ち図28に示すように、DAC1で除去できなかった誤差値ERRは、DAC2で除去する必要がある。そして、この誤差値ERRは増幅器AM1によりG1倍される。従って、DAC2の出力レンジQR2は、G1×ERR以上である必要がある。即ちQR2≧G1×ERRの関係が成り立つ。
一方、誤差値ERRは、DAC1の量子化誤差であるため、DAC1の1LSB相当電圧VLSB1以下となる。即ちERR≦VLSB1の関係が成り立つ。従って、QR2≧G1×ERR、ERR≦VLSB1の関係から、QR2≧G1×VLSB1の関係が成り立つ。同様の理由により、QR3≧G2×VLSB2の関係が成り立つ。これらの関係が成り立つことで、前段のD/A変換器で除去できなかった誤差値を後段のD/A変換器で除去することを保証できるようになる。
14.電子機器
次に本実施形態の電子機器について図29(A)〜図29(C)を用いて説明する。なお本実施形態の電子機器は図29(A)〜図29(C)の構成に限定されず、その構成要素の一部を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。
図29(A)は本実施形態の電子機器の第1の構成例である。この第1の構成例の電子機器は、センサデバイス500と、アナログフロントエンド(AFE)である本実施形態の集積回路装置510を含む。図29(A)の電子機器では、センサデバイス500(物理量トランスデューサ)が、各種の物理量(力、加速度、質量等)を検出する。そして物理量を電流(電荷)や電圧等に変換して、検出信号として出力する。このセンサデバイス500はセンサ502と検出回路504を含む。なお検出回路504を含まない構成としてもよい。
集積回路装置510は、センサデバイス500からの検出信号を受け、検出信号のA/D変換を行ったり、必要であればA/D変換後のデジタルデータに対する演算処理(信号処理)を行う。そして、得られたデジタルデータを、後段のシステム(システム基板、CPU等のシステムデバイス)側に出力する。
図29(A)の第1の構成例によれば、煙センサ、光センサ、人感センサ、圧力センサ、生体センサ、ジャイロセンサなどを内蔵した様々な電子機器を実現できる。
図29(B)は本実施形態の電子機器の第2の構成例である。この第2の構成では、図29(A)の第1の構成例に対して更に通信回路(無線回路)520とアンテナ522の構成要素が追加されている。通信回路520は、集積回路装置510からのデジタルデータに対して変調処理などを行い、アンテナ522を用いて外部機器(相手側の電子機器)に送信する。またアンテナ522を用いて、外部機器からのデータを受信し、ID認証を行ったり、センサデバイス500の制御等を行ってもよい。
図29(B)の第2の構成例によれば、図29(A)の第1の構成例で実現できる電子機器に加えて、例えば無線通信を利用して非接触でデータの書き込みと読み出しを行うRFID(Radio Frequency Identification)に用いられるICタグ(RFタグ)などの電子機器を実現できる。
図29(C)は本実施形態の電子機器の第3の構成例である。図29(C)の電子機器は、図29(A)の第1の構成例に対して更に処理部530、インターフェース(I/F)532の構成要素が追加されている。処理部530は、集積回路装置510からのデジタルデータを受け、各種の処理を行う。I/F532は、例えばUSB、IEEE1394等の規格に準拠したデータ転送を、PC(パーソナルコンピュータ)等の外部機器との間で行う。
図29(C)の第3の構成例によれば、図29(A)、図29(B)の第1、第2の構成例で実現できる電子機器に加えて、例えばセンサデバイス500の開発・試作等に使用される評価装置(評価ボード)などの電子機器を実現できる。
なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語(第1〜第Nの増幅器、第1〜第NのD/A変換器等)と共に記載された用語(AM1〜AM3、DAC1〜DAC3等)は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また集積回路装置、電子機器の構成、動作も本実施形態で説明したものに限定に限定されず、種々の変形実施が可能である。