CN105144378A - 可重构PoP - Google Patents

可重构PoP Download PDF

Info

Publication number
CN105144378A
CN105144378A CN201480014977.7A CN201480014977A CN105144378A CN 105144378 A CN105144378 A CN 105144378A CN 201480014977 A CN201480014977 A CN 201480014977A CN 105144378 A CN105144378 A CN 105144378A
Authority
CN
China
Prior art keywords
conductive interconnect
microelectronic
microelectronic package
face
package
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201480014977.7A
Other languages
English (en)
Inventor
B·哈巴
R·D·克里斯普
W·佐尼
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Vertical Circuits Inc
Original Assignee
Vertical Circuits Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Vertical Circuits Inc filed Critical Vertical Circuits Inc
Publication of CN105144378A publication Critical patent/CN105144378A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/04—Supports for storage elements, e.g. memory modules; Mounting or fixing of storage elements on such supports
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/4824—Connecting between the body and an opposite side of the item with respect to the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1023—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the support being an insulating substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1035—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the device being entirely enclosed by the support, e.g. high-density interconnect [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1094—Thermal management, e.g. cooling
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1434—Memory
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15151—Shape the die mounting substrate comprising an aperture, e.g. for underfilling, outgassing, window type wire connections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H01L2924/1533—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18161—Exposing the passive side of the semiconductor or solid-state body of a flip chip

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Geometry (AREA)
  • Semiconductor Memories (AREA)

Abstract

微电子封装件(10)可以包括下和上封装面(11)、(12)，位于下封装面处的下端子(25)、位于上封装面处的上端子(45)、均具有存储器存储阵列功能的第一和第二微电子元件(30)以及将至少一个下端子与至少一个上端子电连接的导电互连件(15)。导电互连件(15)可以包括被配置为承载地址信息的第一导电互连件(15a)，第一互连件的第一集合(70a)的信号分配相对于理论旋转轴(29)与第一互连件的第二集合(70b)具有180°旋转对称性。导电互连件(15)还可以包括被配置为承载数据信息的第二导电互连件(15b)，每个第二导电互连件的位置相对于旋转轴(29)与对应非连接导电互连件(15d)的位置具有180°旋转对称性。

Description

可重构PoP
相关申请的交叉参考
本申请是2013年5月21日提交的美国专利申请第13/898,952号的继续，该申请要求2013年3月15日提交的美国临时专利申请第61/798,475号的权益，其内容以引用的方式引入本申请。
技术领域
本申请的主题涉及微电子封装件以及结合有微电子封装件的组件。
背景技术
半导体芯片通常设置为独立的封装单元。标准芯片具有平坦、矩形的主体，其较大的正面具有连接至芯片的内部电路装置的接触件。每个独立的芯片通常都包含在封装件中，其中封装件具有连接至芯片的接触件的外部端子。另外，端子(即，封装件的外部连接点)被配置为电连接至电路板(诸如印刷电路板)。在许多传统的设计中，芯片封装件占用的电路板的面积显著大于芯片本身的面积。如在本公开中参照具有正面的平坦芯片所使用的，“芯片的面积”应该理解为是指前面的面积。
在“倒装芯片”设计中，芯片的前面面对封装介电元件的表面(即，封装件的衬底)，并且芯片上的接触件通过焊料凸块或其他连接元件直接接合至衬底表面上的接触件。此外，衬底可以通过上覆衬底的外部端子接合至电路板。“倒装芯片”设计提供了相对紧凑的布置；每个封装件占用的电路板的面积都等于或稍大于芯片的正面的面积，诸如在共同受让的美国专利第5,148,265、5,148,266和5,679,977的特定实施例中所公开的，它们的内容以引用的方式引入本申请。特定创新的安装技术提供了紧凑的方案或者等于传统倒装芯片接合的方案。在等于或稍大于芯片本身的面积的电路板的面积中可容纳单个芯片的封装件通常被称为“芯片级封装件”。
在芯片的任何物理布置中尺寸是需要重点考虑的。随着可便携电子设备的快速发展，对芯片的更紧凑物理布置的需求变得更加强烈。仅通过示例，通常被称为“智能手机”的设备将蜂窝电话的功能与强力有的数据处理器、存储器和辅助设备(诸如全球定位***接收器、电子相机和局域网连接，以及高分辨率显示器和相关联的图像处理芯片)进行集成。这种设备可以在封装件大小的设备中提供诸如全因特网连接、娱乐(包括全分辨率视频)、导航、电子银行等的能力。复杂的便携式设备要求将多个芯片封装到小空间中。此外，一些芯片具有许多输入和输出连接，通称为“I/O”。这些I/O必须与其他芯片的I/O互连。形成互连件的部件不应该显著增加组件的尺寸。在其他应用中也存在类似需求，例如诸如在因特网搜索引擎中所使用的数据服务器中，其中需要性能增强和尺寸减小。
包含存储器存储阵列的半导体芯片(具体为动态随机存取存储器芯片(DRAM)和闪存芯片)通常被封装在单芯片或多芯片封装件和组件中。每个封装件均具有许多用于在其中的端子和芯片之间承载信号、功率和地电平的电连接。电连接可以包括不同种类的导体，诸如水平导体(例如，迹线、梁式引线等，其相对于芯片的接触件支撑面在水平方向上延伸)、垂直导体(诸如通孔，其相对于芯片的表面在垂直方向上延伸)和引线接合(相对于芯片的表面在水平和垂直方向上延伸)。
封装件内信号到多芯片封装件的芯片的传输提出了特定的挑战，尤其对于封装件中的两个以上芯片公用的信号(诸如时钟信号以及用于存储器芯片的地址和选通信号)。在这种多芯片封装件中，封装件的端子和芯片之间的连接路径的长度可以变化。不同的路径长度会使得信号通常较长或较短的时间在端子和每个芯片之间行进。信号从一个点到另一个点的行进时间被称为“传播延迟”，并且是导体长度、导体的结构及与其接近的其他介电或导电结构的函数。
传统的微电子封装件可以结合被配置为主要提供存储器存储阵列功能的微电子元件(即，实施为大量有源器件的微电子元件)来提供除任何其他功能之外的存储器存储阵列功能。微电子元件可以是或者包括DRAM芯片或者这种半导体芯片的堆叠电互连组件。典型地，这种封装件的所有端子都被置于与安装有微电子元件的封装件衬底的一个或多个***边缘相邻的列集合中。
鉴于上述内容，可以对多芯片微电子封装件和组件进行特定的改进以提高电性能。本发明的这些属性可以通过以下描述的微电子封装件和组件的构造来实现。
发明内容
根据本发明的一个方面，一种微电子封装件可以包括：下封装面、与下封装面相对的上封装面以及界定下封装面和上封装面的***封装边缘；下端子，位于下封装面处，被配置用于与第一部件连接；上端子，位于上封装面处，被配置用于与第二部件连接；第一和第二微电子元件，均具有存储器存储阵列功能；以及导电互连件，每一个都在至少一个下端子处与至少一个上端子电连接。第一和第二微电子元件的元件面可以被配置在与下封装面平行的单个平面中。第一和第二微电子元件均可以具有位于对应元件面处的接触件。导电互连件中的至少一些可以与微电子元件的接触件电连接。
导电互连件可以包括：第一导电互连件，被配置为承载地址信息，并且可以包括设置在垂直于下封装面的理论面的相应第一和第二相对侧上的互连件的第一集合和第二集合。互连件的第一集合的信号分配相对于微电子封装件的理论旋转轴与互连件的第二集合的信号分配具有180°旋转对称性。旋转轴垂直于下封装面并且可以在理论面中延伸。
导电互连件还可以包括第二导电互连件，被配置为承载去向和来自一个微电子元件的数据信息，并且可以包括设置在理论面的对应第一和第二侧上的互连件的第三集合和第四集合。每个第二导电互连件的位置相对于旋转轴与对应非连接导电互连件的位置具有180°旋转对称性，其中非连接导电互连件与微电子封装件内的微电子元件电绝缘。
在一个示例中，下封装面可具有位于相邻的***封装边缘之间的交点处的边角。下封装面可以在第一线和第二线之间的交点处限定中心，第一线在第一相对的边角对之间延伸，第二线在第二相对的边角对之间延伸。旋转轴可与下封装面的中心处的位置或者下封装面的中心附近的位置相交。在特定实施例中，微电子元件的元件面可以在单个平面的方向上相互隔开，以在微电子元件的相邻边缘之间限定中心区域以及在元件面的***边缘与对应的相邻***封装边缘之间限定***区域。第一导电互连件可与中心区域对齐。
在示例性实施例中，第二导电互连件可与至少一个***区域对齐。在具体示例中，第一导电互连件中的至少一些可被配置为承载可被微电子封装件内的电路使用的地址信息，以从至少一个微电子元件的存储器存储阵列的所有可用可寻址存储器位置中确定可寻址存储器位置。在一个实施例中，第一导电互连件可被配置为承载可被微电子封装件内的电路使用的所有地址信息，以从微电子元件内的存储器存储阵列的所有可用可寻址存储器位置中确定可寻址存储器位置。
在一个示例中，第一导电互连件可被配置为承载地址信息和命令信息。在具体实施例中，介电层可形成在微电子元件的表面上。微电子封装件还可以包括形成在介电层上并且与微电子元件的接触件以及第一和第二导电互连件连接的迹线。在示例性实施例中，迹线可以包括第一迹线和第二迹线。第一迹线可在微电子元件的接触件与第一导电互连件之间沿第一方向延伸。第二迹线可在微电子元件的接触件与第二导电互连件之间延伸沿平行于第一轴的第二方向延伸。
在具体示例中，微电子封装件还可以包括衬底。限定上封装面或下封装面中的一个的介电层的表面是衬底的第一表面。在一个实施例中，衬底可具有穿过其厚度延伸的至少一个开口。一个或多个微电子元件的接触件可与至少一个开口对齐并且可通过多个引线在衬底的第一表面处与衬底接触件电连接。在一个示例中，至少一些引线可包括延伸穿过至少一个开口的引线接合。
在具体实施例中，微电子封装件还可以包括与至少一个微电子元件进行热连通的散热器。在示例性实施例中，微电子封装件还可以包括第三和第四微电子元件，每一个均具有存储器存储阵列功能。第一、第二、第三和第四微电子元件的元件面可被配置在平行于下封装面的单个平面中。第三和第四微电子元件均可以具有位于对应元件面处的接触件。
在具体示例中，理论面可以是第一理论面。微电子封装件可限定垂直于下封装面和第一理论面的第二理论面。微电子封装件还可以包括被配置为承载去向和来自微电子元件的芯片选择信息的第三导电互连件。位于第一理论面的第一侧上的第一导电互连件和第三导电互连件的信号分配是位于第一理论面的第二侧上的第一导电互连件的信号分配的镜像。第二理论面的第一侧上的第一导电互连件和第三导电互连件的信号分配是位于第二理论面的第二侧上的第一导电互连件的信号分配的镜像，其中第二理论面的第二侧与第二理论面的第一侧相对。
在一个实施例中，微电子封装件还可以包括被配置为承载去向和来自微电子元件的芯片选择信息的第三导电互连件，并且包括设置在理论面的对应第一侧和第二侧上的互连件的第五集合和第六集合。互连件的第五集合或第六集合中的一个的每个第三导电互连件的位置相对于旋转轴与互连件的第五集合或第六集合中的另一个的对应第三导电互连件的位置具有180°旋转对称性。
在一个示例中，一种堆叠微电子组件可包括上述相同的第一和第二微电子封装件。第一微电子封装件相对于第二微电子封装件绕其旋转轴具有相同的旋转定向。第一微电子封装件的第一、第二和第三导电互连件中的每一个都可以上覆具有相同信号分配的第二微电子封装件的对应第一、第二和第三导电互连件中的对应一个并与其电连接。第一微电子封装件的每个非连接导电互连件都可以上覆第二微电子封装件的非连接导电互连件并与其电连接。
在具体实施例中，一种堆叠微电子组件可包括上述相同的第一和第二微电子封装件。第一微电子封装件相对于第二微电子封装件绕其旋转轴旋转180°。第一微电子封装件的第一和第三导电互连件中的每一个都可以上覆具有相同信号分配的第二微电子封装件的对应第一和第三导电互连件中的对应一个并与其电连接。第一微电子封装件的每个第二导电互连件均可以上覆第二微电子封装件的非连接导电互连件并与其电连接。第二微电子封装件的每个第二导电互连件均可以位于第一微电子封装件的非连接导电互连件的下方并与其电连接。
在示例性实施例中，一种堆叠微电子部件可包括上述第一和第二堆叠微电子组件。每个微电子封装件的旋转轴都可以相互一致。第一堆叠微电子组件的第一微电子封装件的第一和第二导电互连件可具有与第二堆叠微电子组件的第一微电子封装件相同的位置和信号分配。
第一堆叠微电子组件的第二微电子封装件的第一和第二导电互连件可具有与第二堆叠微电子组件的第二微电子封装件相同的位置和信号分配。第一微电子组件的每个微电子封装件的每个第三导电互连件都可以与第二微电子组件的每个微电子封装件的非连接导电互连件电连接。第二微电子组件的每个微电子封装件的每个第三导电互连件都可以与第二微电子组件的每个微电子封装件的非连接导电互连件电连接。
在具体示例中，微电子组件还可以包括电连接至第一微电子封装件的至少一个无源元件。在一个实施例中，至少一个无源元件可以包括至少一个去耦电容器。在一个示例中，微电子组件还可以包括电路板，电路板在其面板面处具有多个面板接触件以及位于其上的去耦电容器、终端电阻器或驱动元件中的至少一个。第一微电子封装件的至少一些上端子可接合至面板接触件。在具体实施例中，微电子组件还可以包括电路板，电路板在其面板面处具有多个面板接触件。第二微电子封装件的至少一些下端子可接合至面板接触件。
在具体实施例中，面板接触件可通过第二微电子封装件的导电互连件与第一微电子封装件的微电子元件电连接。在具体示例中，微电子组件还可以包括电连接至第一和第二微电子封装件的第一导电互连件的器件。该器件可用于将地址信息驱动至第一和第二微电子封装件的微电子元件的接触件。在一个实施例中，一种***可以包括上述微电子组件以及电连接至微电子组件的一个或多个其他电子部件。在一个示例中，该***还可以壳体，微电子组件以及一个或多个其他电子部件利用壳体进行组装。
附图说明
图1A是根据本发明实施例的微电子封装件的顶视图。
图1B是沿着图1A的线1B-1B截取的图1A的微电子封装件的一个可能的侧视截面图。
图1C是图1A的微电子封装件的顶部平面图，其示出了导电互连件的位置。
图2A是根据本发明实施例的沿着图1C的线A-A截取的两个微电子封装件的堆叠组件的示意性侧视截面图。
图2B是根据本发明另一个实施例的沿着图1C的线A-A截取的两个微电子封装件的堆叠组件的示意性侧视截面图。
图3A是根据本发明实施例的沿着图1C的线A-A截取的四个微电子封装件的堆叠组件的示意性侧视截面图。
图3B是根据本发明另一个实施例的四个微电子封装件的堆叠组件的侧视截面图。
图4A是图1A的微电子封装件的顶视图，其示出了信号总线的位置。
图4B至图4E是制造图4A的微电子封装件的方法中的各阶段的顶视图。
图5A是根据本发明实施例的具有散热器的微电子封装件的顶视图。
图5B是沿着图5A的线5B-5B截取的图5A的微电子封装件的一个可能的侧视截面图。
图6是示出根据本发明实施例的***的示意性截面图。
具体实施方式
本发明的实施例提供了一种封装件，其具有多于一个的半导体芯片，即其中具有微电子元件。多芯片封装件可以减小要求将其中的芯片连接至电路板(例如，印刷布线板)的面积或空间量，封装件可以通过端子的阵列(诸如球栅阵列、连接盘网格阵列或针网阵列)电且机械地连接至电路板。这种连接空间尤其在小或便携式计算设备(例如诸如“智能手机”或平板电脑的手持设备，其通常将个人计算机的功能与针对更宽泛世界的无线连接进行组合)中受到限制。多芯片封装件尤其可用于制造大量可用于***(诸如先进高性能动态随机存取存储器(“DRAM”)芯片，例如在DDR3型DRAM芯片及其后续器件中)的相对便宜的存储器。
散热也对先进芯片提出了挑战，期望每个芯片的至少一个大平坦面耦合至散热器或者暴露给安装***内的流体或空气或者与安装***内的流体或空气进行热连通。以下描述的封装件可帮助进一步实现这些目的。
图1A至图1C示出了根据本发明实施例的特定类型的微电子封装件10。如图1A至图1C所示，封装件10可具有上和下相对的封装面11、12。
封装件10可包括与具有相对的第一和第二面21、22的衬底20组装的至少两个微电子元件30。在一个示例中，位于微电子元件30的表面31处的导电元件接触件35可以面对并例如利用倒装芯片连接而接合至位于第二表面22处的导电衬底接触件。如图1A所示，封装件10可以具有安装至衬底20的第二面22的四个微电子元件30。在其他实施例(未示出)中，封装件10可以包括其他数量的微电子元件30，诸如两个或八个微电子元件。微电子元件30的每个元件面31都可以设置在与第二封装件10的下封装面11平行的单个平面中。
封装件10可进一步包括位于微电子元件30的前面31与衬底20的第二面22之间的粘合剂。封装件10还可以包括密封剂50，其可以任选地覆盖、部分覆盖或者不覆盖微电子元件30的后表面33。
图1C示出了上面参照图A描述的实施例的潜在截面图，其中微电子元件30倒装接合至衬底20的第二面22。在这种实施例中，微电子元件30和衬底20之间的电连接包括在每个微电子元件的接触件和位于衬底的第二面22处的导电接合焊盘之间延伸的倒装连接。
每个微电子元件30的接触件35可以布置在一列或多列中，其中在占用前表面的面积的中心部分的前表面31的中心区域中设置一列或多列。例如，中心区域可以占用前表面31的面积，其包括微电子元件30的相对边缘之间的最短距离的三等分。
在特定示例中，每个微电子元件30都可以功能且机械地等效于其他微电子元件，使得每个微电子元件都可以具有与位于前表面31处的导电接触件35相同的图案且具有相同功能，尽管每个微电子元件的长度、宽度和高度的具体尺寸可以不同于其他微电子元件。
微电子元件30可分别被配置为主要提供存储器存储阵列功能。例如，微电子元件30均可以为类型DDR3、DDR4、LPDDR3、GDDR5或者这些类型的存储元件的其他代(诸如DDRx、LPDDRx或GDDRx)。在这种微电子元件30中，其中被配置(即，构造和与其他器件互连)以提供存储器存储阵列功能的有源器件(例如，晶体管)的数量可以大于被配置为提供其他功能的有源器件的数量。因此，在一个示例中，微电子元件30(诸如DRAM芯片)可以具有存储器存储阵列功能作为其主要或唯一功能。
在一个示例中，每个微电子元件30都可以是裸芯片或者微电子单元，每一个都结合存储器存储元件(诸如动态随机存取存储器(“DRAM”)存储阵列)或者被配置为主要用作DRAM存储阵列(例如，DRAM集成电路芯片)。如本文所使用的，“存储器存储元件”是指布置在阵列中的多个存储器单元以及可用于存储及从中检索数据的电路装置(诸如用于在电接口上传输数据)。
在具体实施例中，封装件10可以具有四个微电子元件30，每个微电子元件的接触件35都包括八个数据I/O接触件。在另一实施例中，封装件10可以具有四个微电子元件30，每个微电子元件的接触件35都包括16个数据I/O接触件。在特定示例中，封装件10(和本文描述的任何其他微电子封装件)可以被配置为在时钟循环中并行传送(即，通过封装件接收或者从封装件传输)32个数据位。在另一示例中，封装件10(以及本文描述的任何其他微电子封装件)可以被配置为在时钟循环中并行传送64个数据位。其他数据传输量也是可以的，其中只有少量的这种传送量被提及但不用于限制。例如，封装件10(以及本文描述的任何其他微电子封装件)可以被配置为每时钟循环传送72个数据位，其可以包括表示数据的64个基本位以及作为用于64个基本位的纠错码(“ECC”)位的8个位的集合。96个数据位、108个数据位(数据和ECC位)、128个数据位和144个数据位(数据和ECC位)是封装件10(以及本文描述的任何其他微电子封装件)可被配置支持的每个循环的数据传送宽度的其他示例。
如本公开中参照衬底所使用的，导电元件“位于”衬底的表面处的说法表示：当衬底不与任何其他元件组装时，导电元件可用于与在垂直于衬底表面的方向上从衬底外部朝向衬底表面移动的理论点接触。因此，位于衬底表面处的端子或其他导电元件可以从这种表面突出；可以与这种表面平齐；或者可以相对于这种表面凹到衬底中的孔或凹陷中。
封装件10可具有限定上和下封装面11、12的封装结构。每个微电子元件30的元件面31可以相对于第一封装面11平行定向。第一封装面11可以通过上覆微电子元件30的元件面31的介电层的表面来限定。如图1C所示，例如，第一封装面11可以是衬底20的第一表面21。在其他实施例中，第一封装面11可以是上覆微电子元件30的元件面31的密封剂50的表面或者上覆引线框的密封剂的表面。
在一些情况下，衬底20在衬底平面中(在平行于衬底的第一表面21的方向上)可以主要由具有低热膨胀系数(“CTE”)的材料组成，即小于每摄氏度12兆比率(以下称为“ppm/℃”)的CTE，诸如半导体材料(例如硅)或介电材料(诸如陶瓷材料或二氧化硅)，例如玻璃。可选地，衬底20可以包括片状衬底，其可以主要由聚合材料组成，诸如聚酰亚胺、环氧树脂、热塑性材料、热固性塑料或者其他适当的聚合材料，或者包括或主要由复合高分子-无机材料组成，诸如BT树脂(胺三嗪)的玻璃钢结构或者环氧树脂玻璃(诸如FR-4)等。在一个示例中，在衬底的平面中(即在沿其表面的方向上)，这种衬底20可以主要由CTE小于30ppm/℃的材料组成。
平行于衬底20的第一表面21的方向在本文被称为“水平”或“横”向，而垂直于第一表面的方向在本文被称为向上或向下方向并且在本文还被称为“垂直”方向。本文所指的方向是在所指结构的参考系中。因此，这些方向仅仅是在重力参照系中相对于正常“上”或“下”方向的任何定向。
一个部件被设置为“在表面上方”比另一部件高的说法是指一个部件在相同的正交方向上与表面的距离大于另一部件与表面的距离。相反，一个部件被设置为“在表面上方”比另一部件低的说法是指一个部件在相同的正交方向上与表面的距离小于另一部件与表面的距离。
从图3B可以看出，例如，衬底20可具有至少一个凸起(未示出)，其延伸穿过其厚度T。一个或多个微电子元件的元件接触件35可以与至少一个孔对齐并且可以通过多条导线(例如，包括焊线或引线接合)与位于衬底20的第一表面21处的衬底接触件电连接。
封装件10可以在封装件的下封装面11处具有下端子25，例如导电焊盘、平台或其上的导电柱或引脚。下端子25可以与微电子元件30的至少一些元件接触件35电连接。下端子25可以包括：第一端子25a，被配置为承载针对微电子元件30的元件接触件35的地址信息；第二端子25b，被配置为承载去向和来自元件接触件的I/O信息；第三端子25c，被配置为芯片选择端子；以及非连接端子25d，与微电子封装件10内的微电子元件电绝缘。下端子25可以被配置为接合至另一微电子部件(诸如电路板或另一微电子封装件)的对应端子或导电接触件。
封装件10可以在封装件的上封装面12处具有上端子45。上端子45可以与微电子元件30的至少一些元件接触件35电连接。上端子45可以包括：第一端子45a，被配置为承载针对微电子元件30的元件接触件35的地址信息；第二端子45b，被配置为承载去向和来自元件接触件的I/O信息；第三端子45c，被配置为芯片选择端子；以及非连接端子45d，与微电子封装件10内的微电子元件电绝缘。上端子45可以被配置为接合至另一微电子部件(诸如电路板或另一微电子封装件)的对应端子或导电接触件。在图中所示示例中，下端子25和上端子45不上覆任何微电子元件30。
下端子25和上端子45可以用作第二封装件10与外部部件(诸如电路板，例如印刷布线板、柔性电路板、插座、其他微电子组合或封装件、中介片或无源部件组合)的对应导电元件的连接的端点。在一个示例中，这种电路板可以是母板或DIMM模块板。在特定实施例中，端子可以被布置在诸如球栅阵列(BGA)(包括下面描述的接合元件)、连接盘网格阵列(LGA)或针网阵列(PGA)的面阵中。
在示例性实施例中，下端子25和上端子45(以及本文描述的任何其他端子)可以基本包括由导电材料(诸如铜、铜合金、金、镍等)制成的刚性柱。下端子25和上端子45例如可以通过将导电材料镀到抗蚀剂掩模的开口中或者通过形成例如由铜、铜合金、镍或它们的组合制成的柱来形成。例如，这种柱例如可以通过将金属片或其他金属结构消减图案化成远离衬底20或密封剂50延伸的柱来形成为用于封装件10与另一封装件10的电互连的端子。下端子25和上端子45可以是具有其他结构的充分刚性柱，例如如在美国专利第6,177,636中的示例所描述的，其内容以引用的方式引入本申请。在一个示例中，下端子25可以具有相互共面的露出的接触面。
下端子25可以通过与中心区域23对齐且在微电子元件30的内边缘32之间延伸的导电结构与以下至少一个连接：上端子45；或者元件接触件35。在一个示例中，下端子和上端子25、45可以通过在第二封装件10的厚度T的方向上延伸的导电互连件15而相互连接。在一个示例中，导电互连件15可以以接合通孔阵列结构进行设置。
导电互连件15可以包括：第一导电互连件15a，被配置为承载针对微电子元件30的元件接触件35的地址信息；第二导电互连件15b，被配置为承载去向和来自元件接触件的I/O信息；第三导电互连件，被配置为芯片选择端子；以及非连接导电互连件，与微电子封装件10内的微电子元件电绝缘。至少一些非连接导电互连件15d可以是非连接下端子25d和非连接上端子45d之间的穿通电连接。
在一个实施例中，至少一些第一导电互连件15a可以被配置为承载可以被封装件10内的电路装置使用的地址信息以从封装件的至少一个微电子元件30的存储器存储阵列的所有可用可寻址存储器位置中确定可寻址存储器位置。在特定示例中，第一导电互连件15a可被配置为承载可被微电子封装件10内的电路装置使用的所有地址信息以从封装件的微电子元件30内的存储器存储阵列的所有可用可寻址存储器位置中确定可寻址存储器位置。在示例性实施例中，至少一些第一导电互连件15a可被配置为承载命令信息。
相应微电子元件30的隔开的内边缘32的至少一部分可以限定衬底20(或者可选介电层，诸如上覆微电子元件的元件面的密封剂50)的中心区域23。在一个示例中，中心区域23可以不上覆微电子元件30的任何元件面31。限定中心区域23的内边缘32可以面向封装件10的质心C。在特定实施例中，衬底的中心区域23可以在封装件10的第一和第二相对的横向边缘13a、13c、与下封装面11正交的横向边缘之间的距离的三等分内延伸。
微电子元件30以及第二封装件10的外边缘13a、13b、13c、13d中的至少一个可以限定衬底20的***区域28。在一个示例中，***区域28可以不上覆微电子元件30的任何元件面31。***区域28可以受限于每个微电子元件的一个或多个外边缘34、包括与内边缘相对的第一外边缘以及在内边缘和第一外边缘之间延伸的第二和第三外边缘。
在图中所示的实施例中，承载封装件10内的地址信息的所有第一导电互连件15a以及承载封装件内的芯片选择信息的所有第三导电互连件15c与中心区域23对齐。在其他实施例中(未示出)，至少一些第一导电互连件15a和/或至少一些第三导电互连件15c可以与***区域28对齐。
在图中所示的实施例中，承载封装件10内的数据信息的所有第二导电互连件15b与***区域28对齐。在其他实施例中(未示出)，至少一些第二导电互连件15b可以与中心区域23对齐。
在图中所示的实施例中，与第二封装件10内的微电子元件30电绝缘的至少一些非连接导电互连件15d延伸穿过***区域28，并且至少一些非连接导电互连件延伸穿过中心区域23。在其他实施例中，所有非连接导电互连件15d可以在***区域28内延伸，或者所有非连接导电互连件可以在中心区域23内延伸。
在特定示例中，至少一些导电互连件15可以被配置为承载功率和参考电位信号中的至少一个，并且这种功率和参考电位信号可以在中心区域23和***区域28中的一个或两个内延伸。
参照图1C，第一导电互连件15a(被配置为承载地址信息)可以包括设置在与下封装面12垂直的理论面P1的相应第一和第二相对侧上的第一和第二集合的互连件70a和70b。第一集合的互连件70a的信号分配可以相对于微电子封装件10的理论旋转轴29(图1A)与第二集合的互连件70b具有180°的旋转对称性。例如，第一集合70a中的第一互连件15a-1相对于理论旋转轴29与第二集合中的第一互连件15a-2具有180°的旋转对称性。
当第一和第二封装件10a和10b相同但相对于彼此旋转180°时，第一导电互连件15a的这种180°旋转对称性可以允许第一微电子封装件10a(图2B)中的第一导电互连件15a直接上覆且与被配置为承载与第一封装件堆叠的第二微电子封装件10b中的相同信号分配的第一导电互连件接合。
在一个示例中，在具有四个微电子元件30的微电子封装件10的实施例中，理论面P1的第一侧上的第一导电互连件15a的信号分配可以是理论面P1的第二侧上的第一导电互连件的信号分配的镜像。此外，与下封装面12和理论面P1正交的第二理论面P2的第一侧上的第一导电互连件15a的信号分配可以是第二理论面P2的第二侧上的第一导电互连件的信号分配的镜像。在一个示例中，第二理论面P2的第一侧上的第二导电互连件15b的信号分配可以是第二理论面P2的第二侧上的第二导电互连件的信号分配的镜像。
第二导电互连件15b(被配置为承载数据信息)可以包括设置在理论面P1的相应第一和第二侧上的第三和第四集合的互连件71a和71b。第三集合的互连件71a中的每个第二导电互连件15b的位置可以相对于理论旋转轴29与对应非连接导电互连件15d的位置具有180°旋转对称性。第四集合的互连件71b中的每个第二导电互连件15b的位置也可以相对于理论旋转轴29与对应非连接导电互连件15d的位置具有180°旋转对称性。
例如，第三集合71a中的第二互连件15b-1相对于理论旋转轴29与理论面P1的相对侧上的非连接互连件15d-1具有180°旋转对称性。此外，第四集合71b中的第二互连件15b-2相对于理论旋转轴29与理论面P1的相对侧上的非连接互连件15d-2具有180°旋转对称性。
当第一和第二封装件10a和10b相同且相对于彼此旋转180°时，第二导电互连件15b的这种180°旋转对称性结构可以允许第一微电子封装件10a(图2B)中的第二导电互连件15b直接上覆且与第二微电子封装件10b(与第一封装件堆叠)中的对应非连接导电互连件接合，以及第二微电子封装件10b中的第二导电互连件15b直接位于第一微电子封装件10a中的对应非连接导电互连件下方并与其接合。
第三导电互连件15c(被配置为承载芯片选择信息)可以包括设置在理论面P1的相应的第一和第二相对侧上的第五和第六集合的互连件72a和72b。第五集合的互连件72a的信号分配可以相对于理论旋转轴29与第六集合的互连件72b的信号分配具有180°旋转对称性。例如，第一集合72a中的第三互连件15c-1相对于理论旋转轴29与第二集合中的第三互连件15c-2具有180°旋转对称性。
当第一和第二封装件10a和10b相同但相对于彼此旋转180°时，第三导电互连件15c的这种180°旋转对称性结构可以允许第一微电子封装件10a(图2B)中的第三导电互连件15c直接上覆且与第二微电子封装件10B(与第一封装件堆叠)中的被配置为承载芯片选择信号分配的第三导电互连件接合。
在一个示例中，在具有四个微电子元件30的微电子封装件10的实施例中，理论面P1的第一侧上的第三导电互连件15c的信号分配可以是理论面P1的第二侧上的第三导电互连件的信号分配的镜像。此外，垂直于下封装面12和理论面P1的第二理论面P2的第一侧上的第三导电互连件15c的信号分配可以是第二理论面P2的第二侧上的第三导电互连件的信号分配的镜像。
如图1A可以看出，理论旋转轴29穿过封装件10的中心C延伸，与下封装面12的中心处的位置相交。在一些实施例中，理论旋转轴29可以在封装件10的中心C附近延伸，与下封装面12的中心附近的位置相交。封装件10的中心C可以限定在第一线L1和第二线L2的相交处，其中第一线L1在位于封装件10的相邻***边缘13之间的第一相对的边角对14a、14c之间延伸，第二线L2在位于相邻的***边缘之间的第二相对的边角对14b、14d之间延伸。
从图2A可以看出，微电子组件5可以包括两个相同的微电子封装件10a和10a’，每一个都可以是上述微电子封装件10。在这种微电子组件5中，第二封装件10a’的上端子45可以接合至第一封装件10a的对应下端子25。在一个示例中，第一封装件10a的至少一些导电互连件15可以上覆并且与第二封装件10a’的对应导电互连件电连接。如图2A所示，第一微电子封装件10a相对于第二微电子封装件10a’关于其旋转轴29具有相同的旋转定向。
还可以看出，第一微电子封装件10a的第一、第二和第三导电互连件15a、15b和15c中的每一个都上覆具有相同信号分配(用于对应第一导电互连件15a的A2地址分配、用于对应第二导电互连件15b的DQ1数据I/O分配、用于对应第三导电互连件15c的CS芯片选择分配)的第二微电子封装件10a’的相应第一、第二和第三导电互连件的对应一个并与其电连接。第一微电子封装件10a的每个非连接导电互连件15d都可以上覆第二微电子封装件10a’的非连接导电互连件并与其电连接。这种具有两个相同微电子封装件10a和10a’(相对于它们的旋转轴29具有相同的相对定向)的堆叠微电子组件5可以允许微电子组件5与单个微电子封装件10a相比具有扩展的深度。
微电子组件5可以包括接合元件8，其附接至第一封装件10a的下端子25和第二封装件10a’的上端子中的对应端子。例如，接合元件8可以是大量接合金属，诸如焊料、锡、铟、它们的共晶成分或组合、或者另一种接合材料(诸如导电膏或导电粘合剂)。在特定实施例中，封装端子与外部部件(例如，电路60)的接触件之间的接合可以包括导电矩阵材料，诸如在共同受让的美国专利申请13/155,719和13/158,797中所描述的，其内容以引用的方式引入本申请。在特定实施例中，接合可以具有类似的结构或者以其中描述的方式来形成。
从图2B可以看出，微电子组件6可以包括两个相同的微电子封装件10a和10b，每一个都可以是上述微电子封装件10。在这种微电子组件6中，第二封装件10b的上端子45可以接合至第一封装件10a的下端子25中的对应端子。在一个示例中，第一封装件10a的至少一些导电互连件15可以上覆第二封装件10b的对应导电互连件并且可以与其电连接。如图2B所示，第一微电子封装件10a相对于第二微电子封装件10b绕其旋转轴29旋转180°。
还可以看出，第一微电子封装件10a的第一和第三导电互连件15a和15c中的每一个都上覆具有相同信号分配的第二微电子封装件10b的相应第一和第三导电互连件中的对应互连件并与其电连接。第一微电子封装件10a的每个第二导电互连件15b都可以上覆第二微电子封装件10b的非连接导电互连件15d并且可以与其电连接，并且第二微电子封装件的每个第二导电互连件都可以位于第一微电子封装件的非连接导电互连件下方并且可以与其电连接。具有两个相同微电子封装件10a和10b(绕它们的旋转轴29相对于彼此旋转180°)的这种堆叠微电子组件5可以允许微电子组件5与单个微电子封装件10a相比具有扩展的深度。
因此，根据本发明的相同微电子封装件10可以通过堆叠相同的微电子封装件10而不相对于彼此旋转它们来提供具有扩展深度的堆叠微电子组件6的第一版本，以及通过堆叠相同的微电子封装10并相对于彼此将它们旋转180°来提供具有扩展深度的堆叠微电子组件7的第二版本。
从图3A可以看出，堆叠微电子部件8可以包括第一和第二堆叠微电子组件6和7，第一堆叠微电子组件为上述堆叠微电子组件6，并且第二堆叠微电子组件与上述微电子组件6相同，除了第三导电互连件15c(芯片选择)的位置已经与对应非连接导电互连件15d的位置交换。堆叠微电子部件8的第一和第二堆叠微电子组件6和7相对于它们的旋转轴29具有相同的相对定向。如图3A所示，每个微电子封装件10a、10b、10c和10d的旋转轴29都可以相互一致。
在这种堆叠微电子部件8中，第一微电子封装件10a的下端子25与第二微电子封装件10b的上端子45接合并与其电连接。此外，第二微电子封装件10b的下端子25与第三微电子封装件10c的上端子45接合并与其电连接。此外，第三微电子封装件10c的下端子25与第四微电子封装件10d的上端子45接合并与其电连接。
可以看出，第一微电子封装件10a的第一和第二导电互连件15a、15b(地址、数据)具有与第三微电子封装件10c相同的位置和信号分配，并且第二微电子封装件10b的第一和第二导电互连件具有与第四微电子封装件10d相同的位置和信号分配。
还可以看出，第一和第二微电子封装件10a和10b中的每一个的每个第三导电互连件15c(芯片选择)都与第三和第四微电子封装件10c和10d中的每一个的非连接导电互连件15d电连接，并且第三和第四微电子封装件中的每一个的每个第三导电互连件都与第一和第二微电子封装件中的每一个的非连接导电互连件电连接。
具有第一堆叠微电子组件6(具有相对于彼此旋转180°的两个相同的微电子封装件10a和10b)与第二堆叠微电子组件7(具有相对于彼此旋转180°的两个相同的微电子封装件10c和10d)接合的这种堆叠微电子部件8可以允许微电子部件8与单个微电子封装件10相比具有双重排序结构和扩展宽度。
从图3A可以看出，图3B的堆叠微电子部件8可以与电路板或其他互连衬底11(在其表面处具有多个接触件)连接。这种互连衬底11可以具有安装于其上的至少一个器件40。第一微电子封装件10a的至少一些上端子45可以接合至互连衬底11的接触件。
每个器件40都可以是无源元件，诸如去耦电容器或终端电阻器。这种去耦电容器可以电连接至微电子封装件10a、10b、10c和10d内的功率和地总线。在一个示例中，器件40可以是电连接至微电子封装件10a、10b、10c和10d的第一导电互连件10a的驱动元件，驱动元件可用于将地址信息驱动至微电子封装件的微电子元件。
堆叠微电子部件8还可以与电路板60连接，其中电路板60在其表面61处具有多个面板接触件65，其中第四微电子封装件10d的至少一些下端子25接合至面板接触件。面板接触件65可以通过导电互连件15与第一、第二和第三微电子封装件10a、10b和10c电连接。
从图3B可以看出，微电子部件3可以包括至少一个无源元件40。在一个示例中，至少一个无源元件40可以安装至第一封装件10a的上封装面12。在一个实施例中，至少一个无源元件40可以安装至互连衬底11，其中互连衬底11连接至第一封装件10a的上封装面12。在一个示例中，至少一个无源元件40可以包括至少一个去耦电容器。
从图4A可以看出，导电结构可以包括：迹线80、81，形成在图1至图1C的微电子封装件10的介电层上，与第一、第二和第三导电互连件15a、15b和15c连接，并且通过第一、第二和第三导电互连件与微电子元件30的元件接触件35连接。
迹线包括第一迹线80和第二迹线81，第一迹线在微电子元件的接触件35与第一和第三导电互连件15a和15c之间在垂直于元件接触轴A1的第一方向D1上延伸，并且第二迹线在微电子元件的接触件与第二导电互连件15b之间在平行于元件接触轴A1的第二方向D2上延伸。
图4B至图4E示出了制造图1A和图4A的微电子封装件的方法中的各个阶段。如图4B所示，处理可以开始于将通孔填充的FR4预穿孔***件与介电层或衬底20接合。尽管在图4B中仅示出了一个介电层或衬底20，但在一个实施例中，2X2模型可用于在通孔填充的FR4预穿孔***件上形成介电材料，使得可以形成四个封装件10同时将它们接合到一起。
如图4C所示，已知良好管芯(微电子元件30)可以被放置在预穿孔开口90中。接下来，如图4D所示，密封剂50可以流动、模板印刷、丝印或分配到微电子元件30的后表面上。在另一示例中，密封剂可以是通过二次成型(overmolding)而形成于其上的模塑料。
然后，如图4E所示，金属化可以应用为在方向D1上延伸的第一迹线80以及在与方向D1相交的方向D2上延伸的第二迹线81，第一迹线与第一和第三导电互连件15a和15c连接，第二迹线与第二导电互连件15b连接。
从图5A可以看出，具有上述封装件10的一些或所有功能部件的微电子封装件10’还可以包括散热器组件55。散热器组件55可以包括与微电子元件30进行热连通的散热器，并且密封剂50覆盖散热器的一个或多个露出的表面。例如，散热器可以通过导热粘合剂或油脂耦合至微电子元件30的表面。在一个示例中，散热器可以至少部分地上覆封装件10的微电子元件30的后表面33。
如图5A和图5B所示，散热器55的横向部分56可以延伸到微电子封装件10的一个或两个横向边缘13外。散热器55可以具有延伸穿过其中的开口57。开口57可以与封装件10的中心区域23的至少一部分对齐，使得至少一些第一导电互连件15a可以延伸穿过其中。在封装件的***区域28中，散热器55还可以允许至少一些第二导电互连件15b在散热器的任一侧上延伸穿过封装件10。
散热器组件55中的散热器可以部分或全部由任何适当的导热材料制成。适当导热材料的示例包括但不限于金属、石墨、导热粘合剂(例如，导热环氧树脂)、焊料等或者这些材料的组合。在一个示例中，散热器可以是基本连续的金属片。
在一个实施例中，散热器可以包括设置为与微电子元件30相邻的金属层。可以在第一封装件10’的上表面或下表面处露出金属层。可选地，散热器可以包括至少覆盖微电子元件30的后表面的包塑件或密封剂50。在一个示例中，散热器可以与微电子元件30的前表面和后表面中的至少一个进行热连通。散热器可以改善对周围环境的热耗散。
在特定实施例中，由金属或其他导热金属制成的预成型散热器可以利用诸如导热粘合剂或导热油脂的导热材料附接至微电子元件30的后表面或设置在微电子元件30的后表面上。如果存在的话，粘合剂可以是顺应(compliant)材料，其允许散热器和与其附接的微电子元件30之间的相对移动，从而例如在顺应附接的元件之间适应不同的热膨胀。可选地，散热器可以包括相互隔开的多个散热器部分。在特定实施例中，散热器可以是直接接合至微电子元件30的后表面的至少一部分的焊料层或者包括直接接合至微电子元件30的后表面的至少一部分的焊料层。
上文参照图1A至图5B描述的微电子封装件、堆叠微电子组件以及堆叠微电子部件可以用于不同电子***(诸如图6所示的***600)的结构。例如，根据本发明又一实施例的***600包括多个模块或部件606，诸如上述微电子封装件、堆叠微电子组合和堆叠微电子部件以及其他电子部件608、610和611。
在所示示例性***600中，***可以包括电路板、母板或上升板602(诸如柔性印刷电路板)，并且电路板可以包括多个导体604(在图6中仅示出一个)，将模块或部件606、608、610互连。这种电路板602可以向***600中包括的每个微电子封装件和/或微电子组件传输信号以及传输来自***600中包括的每个微电子封装件和/或微电子组件的信号。然而，这仅仅是示例性的；可以使用用于在模块或部件606之间进行电连接的任何适当的结构。
在特定实施例中，***600还可以包括诸如半导体芯片608的处理器，使得每个模块或部件606可以被配置为在时钟循环中并行传送N个数据位，并且处理器可以被配置为在时钟循环中并行传送M个数据位，M大于或等于N。
在图6所示示例中，部件608是半导体芯片，并且部件610是显示屏，但是可以在***600中使用任何其他部件。当然，尽管为了讨论的清楚在图6中仅示出两个附加部件608和611，但***600还可以包括任何数量的这种部件。
模块或部件606以及部件608和611可以安装在公共壳体601中(以虚线示出)，并且可以根据需要相互电互连以形成期望电路。壳体601被示为例如可在蜂窝电话或个人数字助理使用的便携式壳体，并且可以在壳体的表面处露出屏幕610。在结构606包括诸如成像芯片的光敏元件的实施例中，透镜611或其他光学器件还可以设置用于将光传输至结构。再次，图6所示的简化***仅仅是示例性的，还可以使用上面讨论的结构来制造其他***(包括公认为固定结构的***，诸如桌上型计算机、路由器等)。
尽管参照特定实施例描述了本发明，但应该理解，这些实施例仅仅是本发明的原理和应用的说明。因此，应该理解，可以对所示实施例进行多种修改并且可以得到其他配置而不背离所附权利要求限定的本发明的精神和范围。
应该理解，各个从属要求和本文阐述的特征可以以不同于初始权利要求的方式进行组合。还应该理解，结合各个实施例描述的特征可以与所述实施例的其他特征共享。

Claims (27)

1.一种微电子封装件，包括：
下封装面、与所述下封装面相对的上封装面以及界定所述下封装面和所述上封装面的***封装边缘；
下端子，位于所述下封装面处，被配置用于与第一部件连接；
上端子，位于所述上封装面处，被配置用于与第二部件连接；
第一微电子元件和第二微电子元件，每个均具有存储器存储阵列功能，所述第一微电子元件和所述第二微电子元件的元件面被布置在与所述下封装面平行的单个平面中，所述第一微电子元件和所述第二微电子元件均具有位于相应元件面处的接触件；以及
导电互连件，每个均在至少一个下端子处与至少一个上端子电连接，所述导电互连件中的至少一些与所述微电子元件的接触件电连接，所述导电互连件包括：
第一导电互连件，被配置为承载地址信息，并且包括设置在垂直于所述下封装面的理论面的相应的第一相对侧和第二相对侧上的互连件的第一集合和第二集合，所述第一集合的互连件的信号分配相对于所述微电子封装件的理论旋转轴与所述第二集合的互连件的信号分配具有180°的旋转对称性，所述旋转轴垂直于所述下封装面并且在所述理论面中延伸；和
第二导电互连件，被配置为承载去向和来自一个所述微电子元件的数据信息，并且包括设置在所述理论面的相应的第一侧和第二侧上的互连件的第三集合和第四集合，每个第二导电互连件的位置相对于所述旋转轴与对应的非连接导电互连件的位置具有180°的旋转对称性，其中所述非连接导电互连件与所述微电子封装件内的所述微电子元件电绝缘。
2.根据权利要求1所述的微电子封装件，其中所述下封装面具有位于相邻的所述***封装边缘之间的交点处的边角，所述下封装面在第一线和第二线之间的交点处限定中心，所述第一线在第一相对的边角对之间延伸，所述第二线在第二相对的边角对之间延伸，并且其中所述旋转轴与所述下封装面的中心处的位置或者所述下封装面的中心附近的位置相交。
3.根据权利要求1所述的微电子封装件，其中所述微电子元件的元件面在所述单个平面的方向上相互隔开，以在所述微电子元件的相邻边缘之间限定中心区域以及在所述元件面的***边缘与相应的相邻***封装边缘之间限定***区域，所述第一导电互连件与所述中心区域对齐。
4.根据权利要求3所述的微电子封装件，其中所述第二导电互连件与至少一个所述***区域对齐。
5.根据权利要求1所述的微电子封装件，其中所述第一导电互连件中的至少一些被配置为承载可被所述微电子封装件内的电路装置使用的地址信息，以从至少一个所述微电子元件的存储器存储阵列的所有可用可寻址存储器位置中确定可寻址存储器位置。
6.根据权利要求1所述的微电子封装件，其中所述第一导电互连件被配置为承载可被所述微电子封装件内的电路装置使用的所有地址信息，以从所述微电子元件内的存储器存储阵列的所有可用可寻址存储器位置中确定可寻址存储器位置。
7.根据权利要求1所述的微电子封装件，其中所述第一导电互连件被配置为承载地址信息和命令信息。
8.根据权利要求1所述的微电子封装件，其中介电层形成在所述微电子元件的表面上，所述微电子封装件还包括形成在所述介电层上并且与所述微电子元件的接触件以及所述第一导电互连件和所述第二导电互连件连接的迹线。
9.根据权利要求1所述的微电子封装件，其中所述迹线包括第一迹线和第二迹线，所述第一迹线在所述微电子元件的接触件与所述第一导电互连件之间沿垂直于所述第一轴的第一方向延伸，并且所述第二迹线在所述微电子元件的接触件与所述第二导电互连件之间沿平行于所述第一轴的第二方向延伸。
10.根据权利要求1所述的微电子封装件，还包括衬底，并且限定所述上封装面或所述下封装面中的一个的介电层的表面是所述衬底的第一表面。
11.根据权利要求10所述的微电子封装件，其中所述衬底具有穿过其厚度延伸的至少一个开口，并且其中一个或多个所述微电子元件的接触件与所述至少一个开口对齐并且通过多个引线在所述衬底的第一表面处与衬底接触件电连接。
12.根据权利要求11所述的微电子封装件，其中至少一些所述引线包括延伸穿过所述至少一个开口的引线接合。
13.根据权利要求1所述的微电子封装件，还包括与至少一个所述微电子元件进行热连通的散热器。
14.根据权利要求1所述的微电子封装件，还包括第三微电子元件和第四微电子元件，每个微电子元件均具有存储器存储阵列功能，所述第一微电子元件、所述第二微电子元件、所述第三微电子元件和所述第四微电子元件的元件面被布置在平行于所述下封装面的所述单个平面中，所述第三微电子元件和所述第四微电子元件均具有位于相应元件面处的接触件。
15.根据权利要求14所述的微电子封装件，其中所述理论面是第一理论面，所述微电子封装件限定垂直于所述下封装面和所述第一理论面的第二理论面，所述微电子封装件还包括被配置为承载去向和来自所述微电子元件的芯片选择信息的第三导电互连件，并且
其中位于所述第一理论面的第一侧上的所述第一导电互连件和所述第三导电互连件的信号分配是位于所述第一理论面的第二侧上的所述第一导电互连件的信号分配的镜像，并且位于所述第二理论面的第一侧上的所述第一导电互连件和所述第三导电互连件的信号分配是位于所述第二理论面的第二侧上的所述第一导电互连件的信号分配的镜像，其中所述第二理论面的第二侧与所述第二理论面的第一侧相对。
16.根据权利要求1所述的微电子封装件，还包括被配置为承载去向和来自所述微电子元件的芯片选择信息的第三导电互连件，并且包括设置在所述理论面的相应的第一侧和第二侧上的互连件的第五集合和第六集合，
所述第五集合或所述第六集合的互连件中的一个互连件的每个第三导电互连件的位置相对于所述旋转轴与所述第五集合或所述第六集合的互连件中的另一个互连件的对应第三导电互连件的位置具有180°旋转对称性。
17.一种堆叠微电子组件，包括每个均如权利要求16所述的相同的第一微电子封装件和第二微电子封装件，其中所述第一微电子封装件相对于所述第二微电子封装件绕其旋转轴具有相同的旋转定向，使得
所述第一微电子封装件的第一导电互连件、第二导电互连件和第三导电互连件中的每一个导电互连件均上覆具有相同信号分配的所述第二微电子封装件的相应的第一导电互连件、第二导电互连件和第三导电互连件中的对应一个导电互连件并与其电连接，并且
所述第一微电子封装件的每个非连接导电互连件均上覆所述第二微电子封装件的非连接导电互连件并与其电连接。
18.一种堆叠微电子组件，包括每个均如权利要求16所述的相同的第一微电子封装件和第二微电子封装件，其中所述第一微电子封装件相对于所述第二微电子封装件绕其旋转轴旋转180°，使得
所述第一微电子封装件的第一导电互连件和第三导电互连件中的每一个导电互连件均上覆具有相同信号分配的所述第二微电子封装件的相应的第一导电互连件和第三导电互连件中的对应一个导电互连件并与其电连接，并且
所述第一微电子封装件的每个第二导电互连件均上覆所述第二微电子封装件的非连接导电互连件并与其电连接，并且所述第二微电子封装件的每个第二导电互连件均位于所述第一微电子封装件的非连接导电互连件的下方并与其电连接。
19.一种堆叠微电子部件，包括每个均如权利要求18所述的第一堆叠微电子组件和第二微电子组件，每个所述微电子封装件的旋转轴均相互一致，
其中所述第一堆叠微电子组件的第一微电子封装件的第一导电互连件和第二导电互连件具有与所述第二堆叠微电子组件的第一微电子封装件相同的位置和信号分配，并且所述第一堆叠微电子组件的第二微电子封装件的第一导电互连件和第二导电互连件具有与所述第二堆叠微电子组件的第二微电子封装件相同的位置和信号分配，并且
其中所述第一微电子组件的每个微电子封装件的每个第三导电互连件均与所述第二微电子组件的每个微电子封装件的非连接导电互连件电连接，并且所述第二微电子组件的每个微电子封装件的每个第三导电互连件均与所述第二微电子组件的每个微电子封装件的非连接导电互连件电连接。
20.根据权利要求18所述的微电子组件，还包括电连接至所述第一微电子封装件的至少一个无源元件。
21.根据权利要求20所述的微电子组件，其中所述至少一个无源元件包括至少一个去耦电容器。
22.根据权利要求18所述的微电子组件，还包括电路板，所述电路板在其面板面处具有多个面板接触件以及位于其上的去耦电容器、终端电阻器或驱动元件中的至少一个，并且其中所述第一微电子封装件的至少一些所述上端子接合至所述面板接触件。
23.根据权利要求18所述的微电子组件，还包括电路板，所述电路板在其面板面处具有多个面板接触件，其中所述第二微电子封装件的至少一些所述下端子接合至所述面板接触件。
24.根据权利要求23所述的微电子组件，其中所述面板接触件通过所述第二微电子封装件的导电互连件与所述第一微电子封装件的微电子元件电连接。
25.根据权利要求18所述的微电子组件，还包括电连接至所述第一微电子封装件和所述第二微电子封装件的第一导电互连件的器件，所述器件可操作用于将地址信息驱动至所述第一微电子封装件和所述第二微电子封装件的微电子元件的接触件。
26.一种***，包括如权利要求18所述的微电子组件以及电连接至所述微电子组件的一个或多个其他电子部件。
27.根据权利要求26所述的***，还包括壳体，所述微电子组件以及所述一个或多个其他电子部件利用所述壳体进行组装。
CN201480014977.7A 2013-03-15 2014-03-10 可重构PoP Pending CN105144378A (zh)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
US201361798475P 2013-03-15 2013-03-15
US61/798,475 2013-03-15
US13/898,952 US8786069B1 (en) 2013-03-15 2013-05-21 Reconfigurable pop
US13/898,952 2013-05-21
PCT/US2014/022461 WO2014150168A1 (en) 2013-03-15 2014-03-10 Reconfigurable pop

Publications (1)

Publication Number Publication Date
CN105144378A true CN105144378A (zh) 2015-12-09

Family

ID=51177845

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201480014977.7A Pending CN105144378A (zh) 2013-03-15 2014-03-10 可重构PoP

Country Status (5)

Country Link
US (2) US8786069B1 (zh)
KR (1) KR20150131184A (zh)
CN (1) CN105144378A (zh)
TW (1) TWI515868B (zh)
WO (1) WO2014150168A1 (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109755235A (zh) * 2017-11-03 2019-05-14 三星电子株式会社 层叠封装半导体封装件、堆叠半导体封装件及电子***
CN112041927A (zh) * 2018-04-30 2020-12-04 伊文萨思公司 具有低功率操作的多管芯模块
US12033991B2 (en) 2017-11-03 2024-07-09 Samsung Electronics Co., Ltd. Package-on-package (PoP) semiconductor package and electronic system including the same

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR3018953B1 (fr) 2014-03-19 2017-09-15 St Microelectronics Crolles 2 Sas Puce de circuit integre montee sur un interposeur
US9735131B2 (en) * 2015-11-10 2017-08-15 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-stack package-on-package structures
CN109075151B (zh) 2016-04-26 2023-06-27 亚德诺半导体国际无限责任公司 用于组件封装电路的机械配合、和电及热传导的引线框架
US10497635B2 (en) 2018-03-27 2019-12-03 Linear Technology Holding Llc Stacked circuit package with molded base having laser drilled openings for upper package
US11410977B2 (en) 2018-11-13 2022-08-09 Analog Devices International Unlimited Company Electronic module for high power applications
EP3832716B1 (en) * 2019-12-02 2022-07-06 STMicroelectronics S.r.l. An assortment of substrates for semiconductor circuits, corresponding assortment of devices and method
US11844178B2 (en) 2020-06-02 2023-12-12 Analog Devices International Unlimited Company Electronic component
US11742295B2 (en) * 2020-12-28 2023-08-29 Global Unichip Corporation Interface of integrated circuit die and method for arranging interface thereof
US12007895B2 (en) 2021-08-23 2024-06-11 Apple Inc. Scalable system on a chip

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050285248A1 (en) * 2004-06-29 2005-12-29 Sun-Teck See Method and system for expanding flash storage device capacity
US20070194447A1 (en) * 2006-01-24 2007-08-23 Hermann Ruckerbauer Semiconductor component comprising an integrated semiconductor chip and a chip housing, and electronic device
US20120032340A1 (en) * 2010-08-06 2012-02-09 Stats Chippac, Ltd. Semiconductor Die and Method of Forming FO-WLCSP Vertical Interconnect Using TSV and TMV
US20120056312A1 (en) * 2010-09-02 2012-03-08 Stats Chippac, Ltd. Semiconductor Device and Method of Forming TSV Semiconductor Wafer with Embedded Semiconductor Die
US8345441B1 (en) * 2011-10-03 2013-01-01 Invensas Corporation Stub minimization for multi-die wirebond assemblies with parallel windows
EP2544230A1 (en) * 2011-07-04 2013-01-09 Elpida Memory, Inc. Semiconductor module and module substrate

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5679977A (en) 1990-09-24 1997-10-21 Tessera, Inc. Semiconductor chip assemblies, methods of making same and components for same
US5148265A (en) 1990-09-24 1992-09-15 Ist Associates, Inc. Semiconductor chip assemblies with fan-in leads
US5148266A (en) 1990-09-24 1992-09-15 Ist Associates, Inc. Semiconductor chip assemblies having interposer and flexible lead
US6177636B1 (en) 1994-12-29 2001-01-23 Tessera, Inc. Connection components with posts
US20040245617A1 (en) * 2003-05-06 2004-12-09 Tessera, Inc. Dense multichip module
US7098541B2 (en) * 2003-05-19 2006-08-29 Hewlett-Packard Development Company, L.P. Interconnect method for directly connected stacked integrated circuits
US7358616B2 (en) * 2005-09-14 2008-04-15 Freescale Semiconductor, Inc. Semiconductor stacked die/wafer configuration and packaging and method thereof
US8378477B2 (en) 2010-09-14 2013-02-19 Stats Chippac Ltd. Integrated circuit packaging system with film encapsulation and method of manufacture thereof
US8890304B2 (en) 2011-06-08 2014-11-18 Tessera, Inc. Fan-out microelectronic unit WLP having interconnects comprising a matrix of a high melting point, a low melting point and a polymer material
US9117811B2 (en) 2011-06-13 2015-08-25 Tessera, Inc. Flip chip assembly and process with sintering material on metal bumps
KR101797079B1 (ko) * 2011-12-30 2017-11-14 삼성전자 주식회사 Ｐｏｐ 구조의 반도체 패키지
US8848392B2 (en) * 2012-08-27 2014-09-30 Invensas Corporation Co-support module and microelectronic assembly

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050285248A1 (en) * 2004-06-29 2005-12-29 Sun-Teck See Method and system for expanding flash storage device capacity
US20070194447A1 (en) * 2006-01-24 2007-08-23 Hermann Ruckerbauer Semiconductor component comprising an integrated semiconductor chip and a chip housing, and electronic device
US20120032340A1 (en) * 2010-08-06 2012-02-09 Stats Chippac, Ltd. Semiconductor Die and Method of Forming FO-WLCSP Vertical Interconnect Using TSV and TMV
US20120056312A1 (en) * 2010-09-02 2012-03-08 Stats Chippac, Ltd. Semiconductor Device and Method of Forming TSV Semiconductor Wafer with Embedded Semiconductor Die
EP2544230A1 (en) * 2011-07-04 2013-01-09 Elpida Memory, Inc. Semiconductor module and module substrate
US8345441B1 (en) * 2011-10-03 2013-01-01 Invensas Corporation Stub minimization for multi-die wirebond assemblies with parallel windows

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109755235A (zh) * 2017-11-03 2019-05-14 三星电子株式会社 层叠封装半导体封装件、堆叠半导体封装件及电子***
CN109755235B (zh) * 2017-11-03 2024-04-30 三星电子株式会社 层叠封装半导体封装件、堆叠半导体封装件及电子***
US12033991B2 (en) 2017-11-03 2024-07-09 Samsung Electronics Co., Ltd. Package-on-package (PoP) semiconductor package and electronic system including the same
CN112041927A (zh) * 2018-04-30 2020-12-04 伊文萨思公司 具有低功率操作的多管芯模块

Also Published As

Publication number Publication date
TWI515868B (zh) 2016-01-01
US8786069B1 (en) 2014-07-22
KR20150131184A (ko) 2015-11-24
WO2014150168A1 (en) 2014-09-25
TW201448167A (zh) 2014-12-16
US9728495B2 (en) 2017-08-08
US20160035656A1 (en) 2016-02-04

Similar Documents

Publication Publication Date Title
US9633975B2 (en) Multi-die wirebond packages with elongated windows
US9508629B2 (en) Memory module in a package
CN105144378A (zh) 可重构PoP
US8513817B2 (en) Memory module in a package
US9423824B2 (en) Stub minimization for multi-die wirebond assemblies with parallel windows
US8254155B1 (en) Stub minimization for multi-die wirebond assemblies with orthogonal windows
US9165906B2 (en) High performance package on package
CN104718619A (zh) 用于两个或更多个裸片的多裸片倒装堆叠

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
WD01 Invention patent application deemed withdrawn after publication
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20151209