CN105097641B - 埋入式字线及其隔离结构的制造方法 - Google Patents
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Abstract
一种埋入式字线及其隔离结构的制造方法,包括先在基板内形成多个埋入式字线,且埋入式字线的顶部低于基板表面。之后,在埋入式字线上的沟槽内分别形成掩模结构层,并通过移除部分结构,使掩模结构层凸出,以便于掩模结构层的侧壁形成间隔件,进而形成多个自行对准的沟槽。然后,以间隔件与掩模结构层为蚀刻掩模,蚀刻去除沟槽底下的基板,以形成多个隔离结构沟槽,再在隔离结构沟槽内形成隔离结构。本发明的制造方法能有效降低字线之间的干扰(Row Hammer),并保持有源区内的接触区域的面积。
Description
技术领域
本发明涉及一种埋入式字线及其隔离结构的制造方法,且特别涉及一种自行对准埋入式字线的隔离结构的制造方法。
背景技术
为提升动态随机存取存储器的积集度以加快元件的操作速度,以及符合消费者对于小型化电子装置的需求,近年来发展出埋入式字线动态随机存取存储器(buried wordline DRAM),以满足上述种种需求。
但是随着存储器的积集度增加,字线间距和存储器阵列的隔离结构都会不断缩小,导致种种不良影响。譬如存储器之间的泄漏(Cell-to-cell leakage)、字线之间的干扰(又称Row Hammer)、读写时间失效(tWR failure)、保持失效(retention failure)、位线耦合失效(Bit Line coupling failure)等。
因此,目前针对字线之间的干扰,有采用将埋入式字线的隔离结构的深度做的比字线深的办法。这样的办法需要至少两道的光刻工艺,一道是先制作出比较深的隔离结构,另一道是制作出位于隔离结构之间的埋入式字线。
理想的状态如图1所示,其中显示基板100具有将有源区104划分出来的隔离结构102,并且于隔离结构102之间有埋入式字线106。每个有源区104被埋入式字线106分成中间区域108和两边的接触区域110与112。一般来说,接触区域110的面积A1大致等于接触区域112的面积A2。
然而,因为元件本身的尺寸很小,极可能因为光刻工艺中的微小偏移,而导致图2的结果。在图2中,因为埋入式字线106略往右偏移,所以接触区域112的面积A2明显变小,因而导致此处阻值增加,并影响元件本身的效能。
发明内容
本发明提供一种埋入式字线及其隔离结构的制造方法,能制作出自行对准的隔离结构,以确保有源区内接触区域的面积符合规定。
本发明的埋入式字线及其隔离结构的制造方法,包括在一基板的表面上形成由一第一氮化层、氧化层与一第二氮化层所构成的多层结构。然后,图案化所述多层结构,以形成暴露基板表面的第一沟槽。以多层结构为蚀刻掩模,蚀刻去除暴露出的基板,以形成埋入式字线沟槽。在埋入式字线沟槽内分别形成埋入式字线,且埋入式字线的顶部低于基板的该表面。接着,在埋入式字线上的第一沟槽内分别形成掩模结构层。分别移除多层结构内的第二氮化层与氧化层,以使掩模结构层凸出于第一氮化层。在掩模结构层的侧壁形成间隔件,以形成多个自行对准的第二沟槽。以上述间隔件与掩模结构层为蚀刻掩模,蚀刻去除第二沟槽底下的基板,以形成多个隔离结构沟槽,再于隔离结构沟槽内形成隔离结构。
在本发明的一实施例中,上述的第一氮化层与第二氮化层包括氮化硅层或氮氧化硅层。
在本发明的一实施例中,在形成上述多层结构之前还可在基板的表面形成一氧化硅层。另外,还可在基板内形成有源区隔离结构,且有源区隔离结构与上述隔离结构将基板区分成多个有源区。
在本发明的一实施例中,图案化上述多层结构的步骤包括在多层结构上形成掩模层,并图案化掩模层,以暴露部分多层结构,再去除暴露出的多层结构,以形成上述第一沟槽,然后去除掩模层。
在本发明的一实施例中,上述图案化上述多层结构的步骤包括在多层结构上形成多晶硅层,并图案化多晶硅层,以形成多个多晶硅条状结构,随后在多晶硅条状结构上共形地覆盖一牺牲层,以形成多个第三沟槽,并在第三沟槽内填入多晶硅材料,再将露出的牺牲层移除。之后,以多晶硅条状结构与多晶硅材料为蚀刻掩模,蚀刻去除暴露出的多层结构,再将多晶硅条状结构、多晶硅材料和剩余的牺牲层一起去除。
在本发明的一实施例中,形成上述些埋入式字线的步骤包括在埋入式字线沟槽表面形成栅极氧化层,并沉积导体层,再回蚀刻所述导体层。
在本发明的一实施例中,上述埋入式字线的顶部比上述基板的表面约低20nm~80nm。
在本发明的一实施例中,上述各条掩模结构层与一侧的掩模结构层之间具有第一间距、与另一侧的掩模结构层之间具有第二间距,且第一与第二间距的比例约在1:2至1:5之间。
在本发明的一实施例中,形成上述间隔件的步骤包括在掩模结构层上共形地覆盖一第三氮化层,并进行回蚀刻。
在本发明的一实施例中,在形成上述隔离结构之后还可去除上述基板表面上的第一氮化层。
在本发明的一实施例中,形成上述隔离结构的步骤包括对隔离结构沟槽的表面进行氧化,再于其中内填入氮化硅。
基于上述,本发明利用先形成的埋入式字线上方的沟槽,另外制作凸出的掩模结构层,再通过掩模结构层之间隔件的形成,而自行对准形成埋入式字线的隔离结构。因此,本发明能有效降低字线之间的干扰(Row Hammer),并保持有源区内的接触区域的面积。
为让本发明的上述特征和优点能更明显易懂,下文特举实施例,并配合所附附图作详细说明如下。
附图说明
图1是公知的一种具埋入式字线的动态随机存取存储器的布局示意图。
图2是图1的埋入式字线发生偏移后的动态随机存取存储器的布局示意图。
图3A至图3J是依照本发明的一实施例的一种埋入式字线及其隔离结构的制造流程剖面图。
其中,附图标记说明如下:
100、300:基板
102、332:隔离结构
104:有源区
106、320:埋入式字线
108:中间区域
110、112:接触区域
300a:表面
301:氧化硅层
302、306:氮化层
304:氧化层
308:多层结构
310:多晶硅条状结构
312:牺牲层
314:多晶硅材料
316、328:沟槽
318:埋入式字线沟槽
320a:顶部
322:栅极氧化层
324:掩模结构层
326:间隔件
330:隔离结构沟槽
334:衬层
336:氮化硅
A1、A2:面积
d1、d2:间距
t:厚度
具体实施方式
本文中请参照附图,以便更加充分地体会本发明的概念,随附附图中显示本发明的实施例。但是,本发明还可采用许多不同形式来实践,且不应将其解释为限于底下所述的实施例。实际上,提供实施例仅为使本发明更将详尽且完整,并将本发明的范畴完全传达至本领域普通技术人员。
在附图中,为明确起见可能将各层以及区域的尺寸以及相对尺寸作夸张的描绘。
图3A至图3J是依照本发明的一实施例的一种埋入式字线及其隔离结构的制造流程剖面图。
请参照图3A,在一基板300的表面300a上形成由一第一氮化层302、氧化层304与一第二氮化层306所构成的多层结构308。上述第一、第二氮化层302和306例如氮化硅层或氮氧化硅层。上述氧化层304的厚度t例如在20nm~200nm之间。此外,在形成多层结构308之前还可先在基板300的表面300a形成一氧化硅层301,不但能保护基板300还可加强基板300与第一氮化层302之间的附着力。另外,由于图3A是剖面图,所以在基板300内未显示的另一方向上具有有源区隔离结构,这个有源区隔离结构能与后续形成的隔离结构,将基板300区分成多个有源区。然后,为了图案化多层结构308,可在多层结构308上形成掩模层(未示出),并直接图案化掩模层,以暴露部分多层结构308,再去除暴露出的多层结构308,以形成沟槽,然后去除掩模层。但是,当元件尺寸(如线距)缩小到一定程度,可能需要改良上述图案化多层结构308的工艺,譬如在本实施例中即采用如下工艺。
请再度参照图3A,在多层结构308上形成多晶硅层(未示出),并图案化前述多晶硅层,以形成多个多晶硅条状结构310。
然后,请参照图3B,在多晶硅条状结构310上共形地覆盖一牺牲层312,譬如氧化硅层。接着,在牺牲层312所构成的沟槽内填入多晶硅材料314,且可通过回蚀刻、化学性研磨或者机械性研磨,将部分多晶硅材料314移除,并使牺牲层312露出。
随后,请参照图3C,将露出的牺牲层312移除。由于多晶硅本身与氧化层以及氮化层之间具有高蚀刻选择比,所以可将多晶硅条状结构310与多晶硅材料314作为蚀刻掩模,蚀刻去除暴露出的多层结构308,达到图案化多层结构308的结果,并藉此工艺形成露出基板300的第一沟槽316。
接着,请参照图3D,将多晶硅条状结构310、多晶硅材料314和剩余的牺牲层312一起去除,并以多层结构308为蚀刻掩模,蚀刻去除暴露出的基板300及氧化硅层301,以形成埋入式字线沟槽318。换句话说,第一沟槽316的图案藉此图的工艺转移成为埋入式字线沟槽318。
之后,请参照图3E,在埋入式字线沟槽318内形成埋入式字线320,且埋入式字线320的顶部320a低于基板300的表面300a。举例来说,可先在埋入式字线沟槽318表面形成栅极氧化层322,并沉积导体层(未示出),再回蚀刻此导体层,即可得到埋入式字线320。在本实施例中,埋入式字线320的顶部320a比基板300的表面300a约低20nm~80nm,但本发明并不限于此。接着,在埋入式字线320上的第一沟槽316内形成掩模结构层324,如氮化硅层、氮化钛层、或由氮化钛层与钨组成的结构层。
然后,请参照图3F,分别移除多层结构308内的第二氮化层306与氧化层304,以使掩模结构层324凸出于第一氮化层302。由于掩模结构层324的位置基本上与埋入式字线320的布局相同,所以根据不同元件设计,每个掩模结构层324之间可以等距;或者如本图所示,各个掩模结构层324与其一侧的掩模结构层324之间具有第一间距d1、与另一侧的掩模结构层324之间具有第二间距d2,且第一与第二间距d1:d2的比例譬如在1:2至1:5之间。由于埋入式字线320的布局一般是两条比较接近的未在同一有源区内,所以呈现出来的是两两一对的分布。
之后,请参照图3G,在掩模结构层324的侧壁形成间隔件326,以形成多个自行对准的第二沟槽328。所述间隔件326的形成方法例如在掩模结构层324上共形地覆盖一第三氮化层(未示出),并进行回蚀刻。而且,基板300上仍有第一氮化层302的话,可在此时一并移除第二沟槽328内的第一氮化层302。另外,假使掩模结构层324之间等距离或者间距较大,则在每个掩模结构层324的侧壁都能形成间隔件326;相反地,如果掩模结构层324之间的间距较小,就可能如本图所示,在两两间距较小的掩模结构层324之间不会形成第二沟槽328。
然后,请参照图3H,由于硅本身与氮化硅、氮化钛等材料之间具有高蚀刻选择比,所以可将间隔件326与掩模结构层324当作蚀刻掩模,蚀刻去除第二沟槽328底下的基板300,以形成多个隔离结构沟槽330。因为隔离结构沟槽330是以自行对准的方式形成,所以位在同一个有源区内的埋入式字线320两旁的接触区域的面积A1和A2实质上是一样的。此外,在形成隔离结构沟槽330之后,可选择对基板300进行硼离子注入步骤,以防止字线之间的干扰(Row Hammer)。
接着,请参照图3I,于隔离结构沟槽330内形成隔离结构332。在本图中,形成隔离结构332的步骤包括对隔离结构沟槽330的表面进行氧化,而形成类似衬层334的氧化层,然后再于隔离结构沟槽330内填入氮化硅336。而所述氧化(oxidation)例如热氧化法或等离子体氧化法。
随后,请参照图3J,在形成隔离结构332之后可将基板300表面300a上的第一氮化层302去除,直到露出氧化硅层301或者基板300。
以上的实施例只是完成本发明的其中一种方式,并不代表本发明的步骤须完全与上述实施例相同,譬如形成隔离结构332的方式有以下数种,但本发明并不限于此。
(1).直接对隔离结构沟槽330的表面进行氧化。
(2).利用等离子体氧化法对隔离结构沟槽330的表面进行氧化,然后在隔离结构沟槽330内填入旋涂式玻璃(SOG),再进行化学机械研磨(CMP)。
(3).对隔离结构沟槽330的表面进行氧化,再于隔离结构沟槽330内形成氮化钛层或由氮化钛层与钨组成的结构层。
综上所述,本发明通过自行对准所形成的隔离结构,有效降低字线之间的干扰(Row Hammer),并保持有源区内的接触区域的面积。
虽然本发明已以实施例公开如上,然其并非用以限定本发明,本领域普通技术人员,在不脱离本发明的精神和范围内,当可作些许的更动与润饰,故本发明的保护范围当视权利要求所界定者为准。
Claims (11)
1.一种埋入式字线及其隔离结构的制造方法,其特征在于所述方法包括:
在一基板的表面上形成由一第一氮化层、氧化层与一第二氮化层所构成的多层结构;
图案化该多层结构,以形成暴露该基板的该表面的多个第一沟槽;
以该多层结构为蚀刻掩模,蚀刻去除暴露出的该基板,以形成多个埋入式字线沟槽;
在所述多个埋入式字线沟槽内分别形成埋入式字线,且该埋入式字线的顶部低于该基板的该表面;
在该埋入式字线上的所述多个第一沟槽内分别形成掩模结构层;
分别移除该多层结构内的该第二氮化层与该氧化层,以使所述掩模结构层凸出于该第一氮化层;
在所述掩模结构层的侧壁形成间隔件,以形成自行对准的第二沟槽;
以所述间隔件与所述掩模结构层为蚀刻掩模,蚀刻去除所述第二沟槽底下的基板,以形成隔离结构沟槽;以及
在所述隔离结构沟槽内形成隔离结构。
2.根据权利要求1的埋入式字线及其隔离结构的制造方法,其特征在于:该第一氮化层与该第二氮化层包括氮化硅层或氮氧化硅层。
3.根据权利要求1的埋入式字线及其隔离结构的制造方法,其特征在于:在形成该多层结构之前还包括:
在该基板的该表面形成一氧化硅层;以及
在该基板内形成有源区隔离结构,所述有源区隔离结构与所述隔离结构将该基板区分成多个有源区。
4.根据权利要求1的埋入式字线及其隔离结构的制造方法,其特征在于:图案化该多层结构的步骤包括:
在该多层结构上形成掩模层;
图案化该掩模层,以暴露部分该多层结构;
去除暴露出的该多层结构,以形成所述多个第一沟槽;以及
去除该掩模层。
5.根据权利要求1的埋入式字线及其隔离结构的制造方法,其特征在于:图案化该多层结构的步骤包括:
在该多层结构上形成多晶硅层;
图案化该多晶硅层,以形成多个多晶硅条状结构;
在所述多个多晶硅条状结构上共形地覆盖一牺牲层,以形成多个第三沟槽;
于所述多个第三沟槽内填入多晶硅材料;
去除露出的该牺牲层;
以所述多个多晶硅条状结构与所述多晶硅材料为蚀刻掩模,蚀刻去除暴露出的该多层结构;以及
去除所述多个多晶硅条状结构、所述多晶硅材料与剩余的该牺牲层。
6.根据权利要求1的埋入式字线及其隔离结构的制造方法,其特征在于:形成所述埋入式字线的步骤包括:
在所述多个埋入式字线沟槽表面形成栅极氧化层;
在所述多个埋入式字线沟槽内沉积导体层;以及
回蚀刻所述导体层。
7.根据权利要求1的埋入式字线及其隔离结构的制造方法,其特征在于:该埋入式字线的顶部比该基板的该表面低20nm~80nm。
8.根据权利要求1的埋入式字线及其隔离结构的制造方法,其特征在于:各该掩模结构层与一侧的该掩模结构层之间具有第一间距、与另一侧的该掩模结构层之间具有第二间距,且该第一间距与该第二间距的比例在1:2至1:5之间。
9.根据权利要求1的埋入式字线及其隔离结构的制造方法,其特征在于:形成所述间隔件的步骤包括:
在所述掩模结构层上共形地覆盖一第三氮化层;以及
回蚀刻该第三氮化层。
10.根据权利要求1的埋入式字线及其隔离结构的制造方法,其特征在于:在形成所述隔离结构之后还包括去除该基板的该表面上的该第一氮化层。
11.根据权利要求1的埋入式字线及其隔离结构的制造方法,其特征在于:形成所述隔离结构的步骤包括:
对所述隔离结构沟槽的表面进行氧化;以及
在所述隔离结构沟槽内填入氮化硅。
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Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN109037217B (zh) * | 2017-06-09 | 2021-05-18 | 华邦电子股份有限公司 | 存储器装置 |
KR20210040708A (ko) | 2019-10-04 | 2021-04-14 | 삼성전자주식회사 | 집적회로 장치 및 그 제조 방법 |
CN113078100B (zh) * | 2021-03-19 | 2021-12-17 | 长江存储科技有限责任公司 | 自对准成像方法 |
CN115915750A (zh) * | 2021-08-16 | 2023-04-04 | 长鑫存储技术有限公司 | 半导体器件、电子设备及制备方法 |
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Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN1230026A (zh) * | 1998-03-25 | 1999-09-29 | 西门子公司 | 带有竖直晶体管和掩埋字线的半导体器件 |
CN1577807A (zh) * | 2003-07-25 | 2005-02-09 | 旺宏电子股份有限公司 | 形成非挥发性记忆胞的方法及用这方法形成的半导体结构 |
TW201308549A (zh) * | 2011-08-01 | 2013-02-16 | Winbond Electronics Corp | 半導體元件及其製造方法 |
TW201421613A (zh) * | 2012-11-29 | 2014-06-01 | Winbond Electronics Corp | 半導體裝置之製造方法 |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20120292716A1 (en) * | 2011-05-17 | 2012-11-22 | Nanya Technology Corporation | Dram structure with buried word lines and fabrication thereof, and ic structure and fabrication thereof |
-
2014
- 2014-05-09 CN CN201410196593.3A patent/CN105097641B/zh active Active
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN1230026A (zh) * | 1998-03-25 | 1999-09-29 | 西门子公司 | 带有竖直晶体管和掩埋字线的半导体器件 |
CN1577807A (zh) * | 2003-07-25 | 2005-02-09 | 旺宏电子股份有限公司 | 形成非挥发性记忆胞的方法及用这方法形成的半导体结构 |
TW201308549A (zh) * | 2011-08-01 | 2013-02-16 | Winbond Electronics Corp | 半導體元件及其製造方法 |
TW201421613A (zh) * | 2012-11-29 | 2014-06-01 | Winbond Electronics Corp | 半導體裝置之製造方法 |
Also Published As
Publication number | Publication date |
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