CN105097568A - 半导体叠层封装方法 - Google Patents

半导体叠层封装方法 Download PDF

Info

Publication number
CN105097568A
CN105097568A CN201510459158.XA CN201510459158A CN105097568A CN 105097568 A CN105097568 A CN 105097568A CN 201510459158 A CN201510459158 A CN 201510459158A CN 105097568 A CN105097568 A CN 105097568A
Authority
CN
China
Prior art keywords
salient point
metal salient
chip
packaging
plastic
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201510459158.XA
Other languages
English (en)
Inventor
石磊
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nantong Fujitsu Microelectronics Co Ltd
Original Assignee
Nantong Fujitsu Microelectronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nantong Fujitsu Microelectronics Co Ltd filed Critical Nantong Fujitsu Microelectronics Co Ltd
Priority to CN201510459158.XA priority Critical patent/CN105097568A/zh
Publication of CN105097568A publication Critical patent/CN105097568A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

本发明提供了一种半导体叠层封装方法，其特征在于，包括：A:制作上封装体，B:制作封装有芯片的下封装体，C:将上封装体和下封装体叠层封装，步骤B包括：S101：提供制作下封装体的金属板；S102：在金属板上表面形成金属凸点；S103：将待装载的芯片连接在金属板的上表面；S104：用塑封底填料将芯片固定和封装于金属板上形成塑封体；S105：打磨塑封体；S106：去除金属板；S107：在步骤S106处理后的塑封体的上表面形成再布线金属层，在再布线金属层上形成第一焊球。本发明提供的封装方法在金属板上形成金属凸点以作为下封装体的电极，实现多个芯片在整个封装体中上下导通；并打磨塑封体减小封装厚度，提高封装密度。

Description

半导体叠层封装方法
技术领域
本发明涉及一种半导体封装方法，尤其涉及一种半导体叠层封装方法。
背景技术
随着半导体制造技术以及立体封装技术的不断发展，电子器件和电子产品对多功能化和微型化的要求越来越高，同时要求芯片的封装尺寸不断减小。为了实现芯片封装的微型化，提高芯片封装的集成度，叠层芯片封装(stackeddiepackage)技术逐渐成为技术发展的主流。
叠层芯片封装技术，又称三维封装技术，具体是在同一个封装体内堆叠至少两个芯片的封装技术。叠层芯片封装技术能够实现半导体器件的大容量、多功能、小尺寸、低成本等技术需求，因此叠层芯片技术近年来得到了蓬勃发展。以使用叠层封装技术的存储器为例，相较于没有使用叠层技术的存储器，采用叠层封装技术的存储器能够拥有两倍以上的存储容量。此外，使用叠层封装技术更可以有效地利用芯片的面积，多应用于大存储空间的U盘、SD卡等方面。
叠层芯片封装技术能够通过多种技术手段来实现，例如打线工艺、硅通孔(throughsiliconvia，简称TSV)技术、或者塑封通孔(throughmoldingvia，简称TMV)技术。
例如，硅通孔(TSV)技术，就是在芯片上形成通孔，在通孔侧壁形成金属层再填充导电物质形成通孔效果实现上下连接。该工艺成本高，良品率低，直接在硅片上开口易对芯片造成损伤或是令整片晶元强度减低导致破片等问题，实现难度较大。
又如，塑封通孔(TMV)技术是指在塑封层开口，即塑封后使用激光等方法打通塑封层，填充导电物质，但该工艺在塑封层开口深度方面以及打通塑封层的孔边缘绝缘层方面不易控制。
其余的就是一些先预制可导通材质如凹型架构，进行打磨、打线等工艺用于连接。
上述工艺在堆叠芯片的过程中，通过孔内填充介电质不易形成电极，实现多个封装体封装的芯片在一个整封装体中上下导通的难度较大，且成本较高。
发明内容
在下文中给出关于本发明的简要概述，以便提供关于本发明的某些方面的基本理解。应当理解，这个概述并不是关于本发明的穷举性概述。它并不是意图确定本发明的关键或重要部分，也不是意图限定本发明的范围。其目的仅仅是以简化的形式给出某些概念，以此作为稍后论述的更详细描述的前序。
本发明的目的是提供一种半导体叠层封装方法，解决现有封装工艺(例如TSV、TMV等工艺)中形成电极较难，不易实现叠层封装的芯片在一个整体封装中上下导通的问题。
本发明提供了一种半导体叠层封装方法，包括：
A:制作上封装体，
B:制作封装有芯片的下封装体，
C:将所述上封装体和所述下封装体叠层封装，
其中，所述步骤B包括：
S101：提供制作所述下封装体的金属板；
S102：在所述金属板上表面形成金属凸点，所述金属凸点的高度大于等于待装载芯片的厚度；
S103：将所述待装载芯片连接在所述金属板的上表面；
S104：用塑封底填料将上述芯片固定和封装于所述金属板上形成塑封体，所述塑封体包覆所述金属凸点；
S105：打磨所述塑封体，露出所述金属凸点和所述芯片的上表面；
S106：去除所述金属板，露出所述金属凸点的下表面；
S107：在步骤S106处理后的塑封体的上表面形成再布线金属层，在所述再布线金属层上对应所述金属凸点和所述芯片的布线处的对应位置形成第一焊球。
本发明提供的一种半导体叠层封装方法，通过在金属板上形成凸点实现互联，解决现有封装技术中通过孔内填充介电质形成电极较难的问题，以及封装中锡球互联等限制，实现芯片在一个封装体上下导通；下封装体的芯片通过塑封底填料将芯片固定和封装在金属板上，一次性完成固定和封装两个步骤，减少传统叠层封装中封装体翘曲的问题；同时通过打磨塑封体和去除金属凸点以下的金属板将整个封装体的厚度减小了，封装更加节省空间，实现芯片封装的微型化，提高芯片封装的集成度。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明制作封装有芯片的下封装体的流程图；
图2-图7为本发明制作封装有芯片的下封装体的过程示意图；
图8为本发明叠层封装结构示意图。
附图标记：
1-金属板2-金属凸点3-芯片
4-塑封体5-再布线金属层6-第一焊球
7-第二焊球8-上封装体
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。在本发明的一个附图或一种实施方式中描述的元素和特征可以与一个或更多个其它附图或实施方式中示出的元素和特征相结合。应当注意，为了清楚的目的，附图和说明中省略了与本发明无关的、本领域普通技术人员已知的部件和处理的表示和描述。基于本发明中的实施例，本领域普通技术人员在没有付出创造性劳动的前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明提供一种半导体叠层封装方法，包括：
A:制作上封装体，
B:制作封装有芯片的下封装体，
C:将所述上封装体和所述下封装体叠层封装，
其中，如图1所示为制作封装有芯片的下封装体的步骤B包括：
S101：提供制作所述下封装体的金属板；
S102：在所述金属板上表面形成金属凸点，所述金属凸点的高度大于等于待装载芯片的厚度；
S103：将所述待装载芯片连接在所述金属板的上表面；
S104：用塑封底填料将上述芯片固定和封装于所述金属板上形成塑封体，所述塑封体包覆所述金属凸点；
S105：打磨所述塑封体，露出所述金属凸点和所述芯片的上表面；
S106：去除所述金属板，露出所述金属凸点的下表面；
S107：在步骤S106处理后的塑封体的上表面形成再布线金属层，在所述再布线金属层上与所述金属凸点和所述芯片的布线处对应的位置形成第一焊球。
上述步骤提供了一种制作封装有芯片的下封装体的方法，如图2-图3所示，实施步骤S101-S103，提供制备下封装体的金属板1，在金属板1上表面形成金属凸点2，将待装载芯片3连接在金属板1的上表面。
可选的，步骤S102中可以通过物理或者化学方法在金属板1上表面形成金属凸点2。
进一步地，通过物理方法制备金属凸点，具体为:取一较薄的金属板，在金属板的上表面焊接金属柱制备金属凸点2；
或者，通过化学方法制备金属凸点，具体为：取一较厚的金属板，在金属板的上表面通过半蚀刻的方法形成具有一定高度的金属凸点2，即在金属板1的上表面贴膜，曝光显影，进行蚀刻，形成金属凸点2。
可选的，金属凸点2的材料为具有高导电和高熔点的金属材料，如铜等，例如，金属凸点2可为铜柱，在本实施例中，铜柱的高度大于等于下封装体上待装载的芯片厚度，铜柱和芯片都封装在了塑封体内，并且在接下来的步骤中需要进行打磨露出铜柱和芯片，所以铜柱的高度不需要太高，节省材料并且便于接下来的步骤。
可选的，步骤S102在所述金属板上表面形成金属凸点后还包括：在所述金属凸点的上表面镀护铜剂。可选的，护铜剂为有机或者无机保焊膜。在所述金属凸点表面生成一层有机或者无机氧化膜，这层膜具有防氧化，耐热，耐湿的特性，可以保护金属凸点表面在常态下不生锈，为后续的工艺打下良好的基础，同时，在后续的焊接高温中，所述氧化膜很容易被助焊剂所清除，露出干净的金属凸点表面并且在很短的时间内与熔融的焊锡结合成为牢固的焊点。
如图4所示，实施步骤S104，用塑封底填料将芯片3固定和封装于金属板1上形成塑封体4，塑封体4包覆金属凸点2。
可选的，步骤S104中芯片3以塑封底填料固定于金属板1上并且包封在塑封体4内部。芯片的封装采用模塑底部填充技术，将芯片和所述金属凸点都包在塑封体内部。
上述用于模塑底部填充技术的胶为一种化学胶，主要成分可为环氧树脂，将芯片3与金属凸点2、金属板1之间的空隙填满，并且包裹所述芯片3和金属凸点2，对填充胶进行加热固化，即可达到加固的目的，有保证了焊接工艺的电气安全性。
接着实施步骤S105，打磨上述塑封体，露出金属凸点2和芯片3的上表面，如图5所示。
这个步骤使得铜柱的高度与芯片的厚度相同，塑封底填料与芯片的上表面平齐，露出金属凸点2和芯片3的上表面，一方面方便后续在铜柱和芯片的上表面形成再布线金属层，另一方面减薄了封装体的厚度使得封装更加趋于高密度。
可选的，步骤S105露出金属凸点2和芯片3的上表面后，清洗金属凸点2的上表面，需要在在露出的金属凸点2的上表面再镀护铜剂，保护露出的金属凸点，为后续的工艺打下良好的基础。
然后实施步骤S106，去除图5中的金属板1，露出金属凸点2的下表面，同时也露出芯片3的下表面，如图6所示。通过这个步骤，进一步减薄了封装体的厚度使得封装更加趋于高密度。
如图7所示，实施步骤S107，在步骤S106处理后的塑封体的上表面形成再布线金属层5，在再布线金属层5上与金属凸点2和芯片3的布线处对应的位置形成第一焊球6。
通过在步骤S106处理后的塑封体的上表面形成再布线金属层5，接着在再布线金属层5上与金属凸点2和芯片3的布线处对应的位置形成第一焊球6，这样便于以后焊接于印刷电路板上。
经过上述步骤，封装有芯片的下封装体制作完成，接着进行步骤C：将所述上封装体和所述下封装体叠层封装，需要将上封装体和所述下封装体对接，再进行回流焊接以形成半导体叠层封装结构，形成如图8所示的封装结构。如图8所示，本发明实施例中,上封装体8基板底部优选为金属板，作为上封装体8的导电连接部位。
进一步地，步骤C包括在步骤S106处理后的塑封体的下表面对应金属凸点2的位置形成第二焊球7；上封装体8导电连接部位通过金属凸点2的下表面设置的第二焊球7与所述下封装体对接，再进行回流焊接形成如图8所示半导体叠层封装结构。
但是本发明上述实施例提供的下封装体，仍然适用于上封装体的下表面有锡球或者锡球加金属凸点的情况，例如，可在图8中所示上封装体8的金属板的下表面形成第二焊球7；上封装体8通过其下表面的第二焊球7与上述下封装体的金属凸点2的下表面对接，再进行回流焊接形成形成如图8所示半导体叠层封装结构。
图8为本发明叠层封装结构示意图，下封装体通过金属凸点2和上封装体8实现电互连，并且打磨塑封体使得所述金属凸点2的高度等于所述芯片3的厚度，通过对接和回流焊接处理后，上下封装体结合到一起形成了叠层封装结构。同时，本方案提出的叠层封装为上下两个封装体的连接，根据实际的需要，叠层封装的封装体个数可以根据实际情况决定，可以在上封装体上表面叠层封装更多的芯片封装层，也可以在上封装体与下封装体之间叠层封装更多的芯片封装层，增加叠层封装的结构。
本发明提供的半导体叠层封装方法在制备下封装体的过程中，通过在金属板上形成金属凸点作为下封装体的电极，以连接上封装体，解决了TSV、TMV等封装工艺中通过孔内填充介电质形成电极较难的问题，由于铜柱互联有更好的电性能，同时也解决了锡球互联的体积等限制，方便实现叠层封装的多个芯片在一个整体封装中上下导通；下封装体的芯片通过塑封底填料将芯片固定和封装在金属板上，一次性完成固定和封装两个步骤，减少传统叠层封装中封装体翘曲的问题，减少了制造的时间，并且提高了机械稳定性，降低成本，提高可靠性；通过打磨塑封体、去除金属板，露出金属凸点进行连接，进一步地减小整个封装体的厚度，使得叠层封装更加高密度。
在本发明的装置和方法等实施例中，显然，各部件或各步骤是可以分解、组合和/或分解后重新组合的。这些分解和/或重新组合应视为本发明的等效方案。同时，在上面对本发明具体实施例的描述中，针对一种实施方式描述和/或示出的特征可以以相同或类似的方式在一个或更多个其它实施方式中使用，与其它实施方式中的特征相组合，或替代其它实施方式中的特征。
应该强调，术语“包括/包含”在本文使用时指特征、要素、步骤或组件的存在，但并不排除一个或更多个其它特征、要素、步骤或组件的存在或附加。
最后应说明的是：虽然以上已经详细说明了本发明及其优点，但是应当理解在不超出由所附的权利要求所限定的本发明的精神和范围的情况下可以进行各种改变、替代和变换。而且，本发明的范围不仅限于说明书所描述的过程、设备、手段、方法和步骤的具体实施例。本领域内的普通技术人员从本发明的公开内容将容易理解，根据本发明可以使用执行与在此所述的相应实施例基本相同的功能或者获得与其基本相同的结果的、现有和将来要被开发的过程、设备、手段、方法或者步骤。因此，所附的权利要求旨在在它们的范围内包括这样的过程、设备、手段、方法或者步骤。

Claims (9)

1.一种半导体叠层封装方法，包括：
A：制作上封装体，
B：制作封装有芯片的下封装体，
C：将所述上封装体和所述下封装体叠层封装，
其特征在于，所述步骤B包括：
S101：提供制作所述下封装体的金属板；
S102：在所述金属板上表面形成金属凸点，所述金属凸点的高度大于等于待装载的芯片的厚度；
S103：将所述待装载的芯片连接在所述金属板的上表面；
S104：用塑封底填料将上述芯片固定和封装于所述金属板上形成塑封体，所述塑封体包覆所述金属凸点；
S105：打磨所述塑封体，露出所述金属凸点和所述芯片的上表面；
S106：去除所述金属板，露出所述金属凸点的下表面；
S107：在步骤S106处理后的塑封体的上表面形成再布线金属层，在所述再布线金属层上对应所述金属凸点和所述芯片的布线处形成第一焊球。
2.根据权利要求1所述的方法，其特征在于，所述步骤C包括：
在所述步骤S106处理后的塑封体的下表面对应金属凸点的位置形成第二焊球；
上封装体导电连接部位通过上述第二焊球与所述下封装体对接，再进行回流焊接形成半导体叠层封装结构。
3.根据权利要求1所述的方法，其特征在于，所述步骤C包括：
在上封装体导电连接部位形成第二焊球；
上封装体通过所述第二焊球与所述下封装体上的金属凸点下表面对接，再进行回流焊接形成半导体叠层封装结构。
4.根据权利要求2或3所述的方法，其特征在于，步骤S102在所述金属板上表面形成金属凸点具体为：
在所述金属板的上表面通过焊接的方法形成金属凸点；或；在所述金属凸点的上表面通过半蚀刻的方法形成金属凸点。
5.根据权利要求4所述的方法，其特征在于，步骤S102所述的金属凸点为铜柱。
6.根据权利要求1所述的方法，其特征在于，步骤S104所述芯片以塑封底填料固定于所述金属板上并且包封在所述塑封体内部。
7.根据权利要求1所述的方法，其特征在于，步骤S102在所述金属板上表面形成金属凸点后还包括：在所述金属凸点的上表面镀护铜剂。
8.根据权利要求1所述的方法，其特征在于，步骤S105露出所述金属凸点和所述芯片的上表面后，清洗所述金属金属凸点的上表面，在露出的金属凸点的上表面镀护铜剂。
9.根据权利要求7或8所述的方法，其特征在于，所述护铜剂为有机或者无机保焊膜。
CN201510459158.XA 2015-07-30 2015-07-30 半导体叠层封装方法 Pending CN105097568A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201510459158.XA CN105097568A (zh) 2015-07-30 2015-07-30 半导体叠层封装方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201510459158.XA CN105097568A (zh) 2015-07-30 2015-07-30 半导体叠层封装方法

Publications (1)

Publication Number Publication Date
CN105097568A true CN105097568A (zh) 2015-11-25

Family

ID=54577711

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201510459158.XA Pending CN105097568A (zh) 2015-07-30 2015-07-30 半导体叠层封装方法

Country Status (1)

Country Link
CN (1) CN105097568A (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105470149A (zh) * 2015-12-22 2016-04-06 南通富士通微电子股份有限公司 贴片元件加工方法
CN105514099A (zh) * 2015-12-22 2016-04-20 华进半导体封装先导技术研发中心有限公司 多层堆叠扇出型封装结构及其制备方法
CN106960827A (zh) * 2017-03-29 2017-07-18 袁鹰 三维封装结构及其封装方法
CN109034789A (zh) * 2017-06-08 2018-12-18 鸿骅科技股份有限公司 线上支付的方法、计算机程序产品及其移动支付卡

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104538375A (zh) * 2014-12-30 2015-04-22 华天科技（西安）有限公司 一种扇出PoP封装结构及其制造方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104538375A (zh) * 2014-12-30 2015-04-22 华天科技（西安）有限公司 一种扇出PoP封装结构及其制造方法

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105470149A (zh) * 2015-12-22 2016-04-06 南通富士通微电子股份有限公司 贴片元件加工方法
CN105514099A (zh) * 2015-12-22 2016-04-20 华进半导体封装先导技术研发中心有限公司 多层堆叠扇出型封装结构及其制备方法
CN105470149B (zh) * 2015-12-22 2018-07-31 通富微电子股份有限公司 贴片元件加工方法
CN106960827A (zh) * 2017-03-29 2017-07-18 袁鹰 三维封装结构及其封装方法
CN109034789A (zh) * 2017-06-08 2018-12-18 鸿骅科技股份有限公司 线上支付的方法、计算机程序产品及其移动支付卡
CN109034789B (zh) * 2017-06-08 2022-02-15 鸿骅科技股份有限公司 线上支付的方法、计算机程序产品及其移动支付卡

Similar Documents

Publication Publication Date Title
KR102620629B1 (ko) 반도체 장치의 제조 방법
CN109314100B (zh) 具有电磁干扰屏蔽结构的半导体封装
US8829686B2 (en) Package-on-package assembly including adhesive containment element
CN104064551B (zh) 一种芯片堆叠封装结构和电子设备
CN108074828A (zh) 封装结构及其形成方法
CN103119711A (zh) 形成完全嵌入式非凹凸内建层封装件的方法和由此形成的结构
US20150228591A1 (en) Semiconductor package and method of manufacturing the same
CN106328606A (zh) 用于芯片封装件的结构和形成方法
JP2008510304A (ja) ダイスタック型デバイスを提供するための方法及び装置
CN104538375A (zh) 一种扇出PoP封装结构及其制造方法
TWI710068B (zh) 具有分層保護機制的半導體裝置及相關系統、裝置及方法
TWI590346B (zh) 用以形成高密度穿模互連的方法
US10943842B2 (en) Semiconductor device with a protection mechanism and associated systems, devices, and methods
WO2017109536A1 (en) System-in-package devices and methods for forming system-in-package devices
CN105097568A (zh) 半导体叠层封装方法
JP5358089B2 (ja) 半導体装置
CN109300882A (zh) 堆叠嵌入式封装结构及其制作方法
CN110634838A (zh) 一种超薄扇出型封装结构及其制作方法
CN103762185B (zh) 半导体叠层封装方法
KR101653563B1 (ko) 적층형 반도체 패키지 및 이의 제조 방법
KR102041373B1 (ko) 반도체 소자 및 제조 방법
CN106409813B (zh) 多元件封装体及其制备方法
CN105161451B (zh) 半导体叠层封装方法
CN104103595A (zh) Pop封装方法
CN105161424A (zh) 半导体叠层封装方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
CB02 Change of applicant information

Address after: 226006 Jiangsu Province, Nantong City Chongchuan District Chongchuan Road No. 288

Applicant after: Tongfu Microelectronics Co., Ltd.

Address before: 226006 Jiangsu Province, Nantong City Chongchuan District Chongchuan Road No. 288

Applicant before: Fujitsu Microelectronics Co., Ltd., Nantong

COR Change of bibliographic data
RJ01 Rejection of invention patent application after publication
RJ01 Rejection of invention patent application after publication

Application publication date: 20151125