CN105049003B - 同步逻辑电路 - Google Patents

Abstract

本发明涉及同步逻辑电路，具体涉及降低功率需求的这类电路。公开的本发明实施例包括一种同步逻辑电路(200，1100)，包括：输入模块(201)；输出模块(202)；判决逻辑模块(203)，连接在输入和输出模块之间，并被配置为依赖于从输入和输出模块提供的当前输入状态(206，207)，向输出模块提供下一输出状态(210)；时钟模块(204)，连接到输入和输出模块，并被配置为提供用于同步输入和输出模块的操作的时钟信号；以及输入检测模块(211)，连接到输入模块，并被配置为当检测到提供至输入模块的输入(208)的改变时，向时钟模块提供使能信号(215)，其中时钟模块被配置为当接收到来自输入检测模块的使能信号时，向输入和输出模块提供时钟信号。

Description

同步逻辑电路

技术领域

本发明涉及同步逻辑电路，具体涉及降低功率需求的这类电路。

背景技术

用于驱动开关模式电源(SMPS)电路的集成电路从模拟功能向数字功能转变是当前和未来的趋势。原因之一是，数字电路更为灵活，并且通常设计周期更短。通常都要求同步数字设计，即，电路的所有部件通过时钟信号同步的设计，因为在实践中所有现代工具都基于这种设计。

节电特性，例如在无负载或轻负载时降低从输电线路或其他电源获取的输入功率，也变得特别重要。低于或实质上低于30mw的功率需求越来越普遍。

同步数字设计的缺点是需要持续运行的时钟，因而耗电。在每一个时钟周期，从电源抽取电流脉冲，并且功耗基本正比于时钟频率。尤其是，当因SMPS中的外部事件(例如，基于反激变换器的主峰值电流，结束主开关的导通时段)而必须作出快速判决时，逻辑应当能够非常迅速地并优选地以良好预测的延时作出响应，以防止由于时钟与事件不同步而引发的噪声和其他问题。

通过使用标准同步逻辑，实际效果是需要高时钟频率，这导致数字电路非常大的功耗。然而，即使处于高时钟频率，时钟仍然与任意具体外部事件不相关。这导致在外部事件和后续事件处理之间事实上存在随机延时，该延时依赖于时钟在任意给定时刻的任意状态。

用于降低功耗的一种已知方案是时钟选通，其中时钟被分割，使得时钟信号可以针对一部分电路关断。通过这种方式可以降低功耗，但是，由于时钟仍与外部事件不相关，所以随机延时依然存在。

发明内容

本发明的目的在于解决以上提到的问题中的一个或多个。

根据本发明的第一方面，提供了一种同步逻辑电路，包括：

输入模块；

输出模块；

判决逻辑模块，连接在输入和输出模块之间，并被配置为依赖于从输入和输出模块提供的当前输入状态，向输出模块提供下一输出状态；

时钟模块，连接到输入和输出模块，并被配置为提供用于同步输入和输出模块的操作的时钟信号；以及

输入检测模块，连接到输入模块，并被配置为当检测到提供至输入模块的输入的改变时，向时钟模块提供使能信号，

其中时钟模块被配置为当接收到来自输入检测模块的使能信号时，向输入和输出模块提供时钟信号。

通过允许时钟模块由电路输入的改变来触发，仅在需要的时候提供使输入模块和输出模块同步的时钟信号，从而相比时钟模块持续操作，节省了功率需求。此外，每一个时钟脉冲的定时可以更加一致，因为直接响应输入的改变来提供时钟信号，即，没有因设定的时钟频率而引起的不定延时。因而，可以使判决逻辑模块以可预测的固定延时对具体事件作出反应。

为了检测输入的改变，输入检测模块可以被配置为比较输入模块的输出状态和输入模块的输入状态，并且当输入模块的输入和输出状态不相等时，向时钟模块提供使能信号。

同步逻辑电路可以包括输出检测模块，输出检测模块连接到输出模块，并被配置为当检测到输出模块所提供的输出的改变时，向时钟模块提供使能信号，其中时钟模块被配置为当接收到来自输出检测电路的使能信号时，向输入和输出模块提供时钟信号。在输入检测模块之外还增加了输出检测模块，这使得在判决逻辑模块的输出状态改变后，输出状态发生改变时，能够提供另一时钟信号以使输入和输出模块的操作同步。如果在检测到输入改变时向输入和输出模块提供的初始时钟信号没有使判决逻辑模块的输出状态发生改变，则将不需要另一时钟信号。在备选实施例中，时钟模块可以被配置为在来自输入检测模块的初始使能信号之后，操作设定数量的周期。

输出检测模块可以被配置为比较输出模块的输出状态和输出模块的输入状态，并且当输出模块的输入和输出状态不相等时，向时钟模块提供使能信号。

时钟模块可以被配置为仅当接收到来自输入和输出检测模块之一或二者的使能信号时，提供时钟信号。这使所需时钟信号的数量最小化，从而使时钟模块的功率需求降低到最小。

同步逻辑电路可以被配置为作为Moore或Mealy型状态机操作。当电路被配置为作为Mealy型状态机操作时，同步逻辑电路包括另一逻辑模块，所述另一逻辑模块连接到输出模块，并被配置为依赖于输出模块的输出状态和输入模块的输入状态来提供输出状态。

输入和输出模块通常包括触发器，触发器被配置为当接收到时钟信号时，将输入状态传输至输出状态。根据输入和输出状态所需的比特数，每一个模块可以包括多个这样的触发器。

根据本发明的某些实施例，提供了一种逻辑电路结构，包括根据第一方面的第一和第二同步逻辑电路，其中，第一同步逻辑电路的输出模块连接到第二同步逻辑电路的输入模块。通过将较大的判决逻辑模块分为两个或更多各自具有独立时钟模块的较小判决逻辑模块，可以进一步节省功率需求，因为每当输入检测模块之一检测到改变时，并不是每一个判决逻辑模块都需要时钟脉冲。

根据本发明的第二方面，提供了一种开关模式电源，包括根据本发明第一方面的同步逻辑电路或逻辑电路结构，其中同步逻辑电路或结构被配置为操作电源的开关状态。由于响应输入状态的改变以可预测的固定延时来提供时钟信号，开关模式电源可以以降低的功率更为高效地操作。

根据本发明的第三方面，提供了一种数字通信设备，包括根据第一方面的同步逻辑电路或逻辑电路结构，其中同步逻辑电路或逻辑结构被配置为操作数字通信协议。

根据本发明的第四方面，提供了一种操作根据第一方面的同步逻辑电路的方法，包括以下顺序步骤：

输入检测模块检测提供至输入模块的输入的改变；

输入检测模块向时钟模块提供使能信号；

时钟模块向输入和输出模块提供时钟脉冲信号；

响应于时钟脉冲，输入和输出模块各自将输入状态传输至输出状态；以及

通过向输出模块提供下一输出状态，判决逻辑响应输入和输出模块的输出状态。

该方法还可以包括以下顺序步骤：

输出检测模块检测输出模块所提供的输出的改变；

输出检测模块向时钟模块提供使能信号；

时钟模块向输入和输出模块提供时钟脉冲；

响应于时钟脉冲，输入和输出模块各自将输入状态传输至输出状态；以及

通过向输出模块提供下一输出状态，判决逻辑响应输入和输出模块的输出状态。

附图说明

以下通过示例性实施例并参考附图，详细描述本发明，附图中：

图1是包括持续运行时钟模块的同步逻辑电路的示意图；

图2是根据本发明实施例的同步逻辑电路的示意图；

图3是示例性状态机的一系列操作的示意图；

图4是实现图3状态机的逻辑电路的图；

图5是示例性同步逻辑电路的操作期间的一系列仿真电压跟踪；

图6是图5电压跟踪的一部分的放大图；

图7是示出单个转换序列的一系列仿真电压跟踪；

图8是在包括持续操作时钟信号的同步逻辑电路的操作期间的一系列仿真电压跟踪；

图9是示出针对包括持续操作时钟的同步逻辑电路的单个转换序列的一系列仿真电压跟踪，其中第一转变恰好发生在时钟脉冲开始之前；

图10是示出针对包括持续操作时钟的同步逻辑电路的单个转换序列的一系列仿真电压跟踪，其中第一转变恰好发生在时钟脉冲开始之后；

图11是根据本发明备选实施例的同步逻辑电路的示意图；以及

图12是示出根据示例性实施例的方法的流程图。

具体实施方式

图1是同步逻辑电路100的示意框图。电路100包括输入和输出模块101、102，每一个都采用触发器电路的形式，触发器电路在接收到来自时钟模块104的时钟信号105时，将输入状态108、110传输至输出状态106、109。因而，输入和输出模块101、102根据从时钟模块104接收的时钟信号105使逻辑电路100的操作同步。判决逻辑模块103从输入模块101接收输入106，并向输出模块102提供输出110。判决逻辑模块103的输出状态110依赖于输入状态106和输出模块102的状态107。操作中，如果输入108改变，则该改变在下一时钟信号105馈通(fed through)至输入模块101的输出状态106。然后，判决逻辑模块103提供输出状态110，根据逻辑模块的配置方式，输出状态110可以改变也可以不改变输出模块102的输出109。该输出状态110由输出模块102的输出109实现，并在下一时钟信号馈通至输出模块102的输出109。

如上所述，该装置的缺点是时钟模块104需要持续运行，以拾取输入状态108的任意改变，并向输出状态109传递。为了使输入状态108发生改变和电路100对该改变作出响应之间的时间最小化，应当提供频率尽可能高的时钟信号105，只要这可以被电路其他部件中的固有延时容许。然而，时钟操作的频率越高，功耗也越高。此外，无论时钟频率如何，输入状态108发生改变和输入模块101对该输入改变作出响应之间的延时是可变的，并需要下一时钟信号的产生。

图2是根据本发明实施例的示例性同步逻辑电路200的示意框图。如同图1的逻辑电路100，逻辑电路200包括输入和输出模块201、202，判决逻辑模块203和时钟模块204。

如上所述，输入和输出模块201、202根据从时钟模块204接收的时钟信号205使逻辑电路200的操作同步。判决逻辑模块203从输入模块201接收输入206，并向输出模块202提供输出210。该输出210提供输出模块202的下一输出状态。判决逻辑模块203的输出状态210依赖于提供至判决逻辑模块的当前输入状态，即，来自输入模块的输入状态206以及输出模块202的状态207。操作中，如果输入208发生改变，则该改变在下一时钟信号205馈通至输入模块201的输出状态206。然后，判决逻辑模块提供输出状态210，根据逻辑模块的配置方式，输出状态210可以改变也可以不改变输出模块202的输出状态209。输出状态210由输出模块202的输出209实现，并在下一时钟信号馈通至输出模块202的输出209。

可以理解，输入和输出模块201、202以及判决逻辑模块203的操作与图1中逻辑电路100的相应模块101、102、103的操作相类似。但是时钟模块204操作不同。

时钟模块204在被提供使能信号214时向输入和输出模块201、202提供时钟信号205，而非持续地操作。根据逻辑电路的输入或输出状态208、209的改变，提供该使能信号214。

通过比较输入模块输入208和判决逻辑电路输入206，输入检测模块211检测输入208的改变。如果这些状态不同，则输入检测模块211提供使能信号215。

通过比较输出模块输出209和判决逻辑电路输出210，输出检测模块212检测输出209的改变。如果这些状态不同，则输出检测模块212提供使能信号216。

使能信号215、216被提供至“或”门213。如果输入和输出检测模块211、212之一或二者提供了使能信号，则“或”门向时钟提供使能信号214。

在备选实施例中，可以不需要输出检测模块212和“或”门213，因为逻辑电路200可以操作为使时钟204被配置为：一旦单独从输入检测电路211接收到使能信号214，就提供定义的一系列时钟信号。同时具有输入和输出检测模块211、212能够使时钟模块204仅在需要的时候(即，仅在输入和输出模块201、202需要传输已改变的输入状态时)提供时钟信号205，从而使时钟模块204的功率需求最小化。

操作中，时钟模块204将持续运行，直到所有的改变都被处理并且输入和输出检测模块211、212的输出不再激活。

在图2示出的实施例中，判决逻辑模块203包括生成表示输出模块202应当进入的下一状态的输出向量210的组合逻辑，该状态基于输入向量206和输出模块202的实际状态207。逻辑电路200可以一般地被认为是作为状态机来操作，即，被配置为依赖于输入状态的改变执行所定义的一系列有限逻辑操作。

图3示出了简型状态机的示例性状态图，其依赖于输入A和B的值在一系列四个不同状态301至304之中循环。四个不同状态为00、01、10和11。依赖于输入A和B，如果B＝1，则以时钟频率，进行序列00-＞01-＞10-＞11-＞00，或者当B＝0且A值改变时，以步进方式进行。当A+B为“真”时，进行从状态0 301到状态1 302的转变。当为“真”时，进行从状态1302到状态2 303的转变。当A+B为“真”时，进行从状态2 303到状态3 304的转变。当为“真”时，进行从状态3 304返回到状态0 301的转变。状态机只能按该定义的步骤序列进行转变，每一次转变依赖于所接收的所需输入组合。从这个示例可以看出，如果B一直为1，则以最大速度顺序步进通过各状态，而如果B＝0，则仅当A改变时状态才改变。

下表1是定义了这类使用两个输入的状态机的操作的真值表，其中值q0和q1是第一输入，d0和d1是第二输入。当q0和q1与d0和d1不同时，则“change”输出值为1。图4中示出了该真值表的逻辑表示。

根据图3中的状态图，下一状态判决逻辑得到表2中示出的真值表，其中q0和q1表示实际值，a和b表示输入，d0和d1表示将要跳转到的下一状态。

表1表示根据图3具有两个输入的状态机的改变状态的真值表

表2表示图3状态机的下一状态判决逻辑的真值表

图5中示出了具有上述功能的实施例的仿真结果。其示出了一系列电压信号501至506，分别是时钟信号501V(ck)、输出改变信号502V(changeoutputs)、输入改变信号503V(change_inputs)、信号b 504V(b)和信号a 505V(a)、以及输出状态信号506V(state)。

第一和第二区511、512分别示出了V(b)为高(区511)和V(b)为低(区512)的情况。当V(b)为高时，时钟信号V(ck)持续地操作，并且输出状态V(state)根据V(changeoutputs)信号改变。图6中示出了区511内各信号的放大图。

只要V(b)变高(区511)或低(区512)，输入改变信号502在V(b)改变时立刻变为高，从而生成可用于处理事件的时钟脉冲。当V(b)保持高时，根据该状态图，***应当在每个时钟脉冲跳转到下一状态，因而，由于V(changeoutputs)信号502，时钟持续运行。

然而，当V(b)为低时(区512)，***保持在所获得的最后一个状态，因此不要求任何改变。这使时钟完全停止，并且数字部分事实上不消耗功率，从而显著地降低功耗。

区513所示的图5的其他部分示出了当B＝0且A为高或低的情况。根据状态图，仅当A改变时(即，仅当出现输入的正或负改变沿时)才需要改变，这生成第一时钟脉冲。由于该第一时钟脉冲，输入按时钟进入同步触发器，改变了输入模块201的输出(图2)。作为下一状态，判决逻辑模块203改变其输出，从而通过对输出改变的检测来触发下一事件。这在稍后生成第二时钟脉冲。

图5中用于触发每一个事件的两个时钟脉冲507是不易区分的，但是可以在图7中看到更多细节。输入A在t＝50.0μs处从0到1的转变通过首先使V(change_inputs)改变702而触发事件。该改变又生成用于时钟模块的使能信号，并引发同步输入的第一时钟脉冲703。因此，通过输出改变信号V(changeoutputs)的转变704，生成第二事件。这又生成第二时钟脉冲705。然后，该第二时钟脉冲705引发输出状态信号V(state)的转变706，从状态0改变到状态1。

由于改变输入A触发了上述全都基于固定延时的序列，其结果是总延时也是固定的。在具体示出的示例中，该总延时(即，第一个和最后一个转变701、706之间的总时间)为165ns。

可以与如图8所示的时钟模块持续操作的情况进行比较。在该固定时钟频率***中，由于时钟信号，即使不需要改变，电路也会消耗一定量的功率。图9和图10中示出了可与图7中的转变序列进行对比的一对转变序列的放大图。图9示出了B信号的转变901恰好发生在时钟脉冲902之前的示例，而图10示出了B信号的转变1001恰好发生在时钟脉冲1002之后的示例。因此，这两个示例提供了针对第一个和最后一个转变之间的总延时的最好和最差情形。在图9的第一示例中，由于B输入恰好在时钟脉冲之前改变，从而得到最短延时。在该具体示例中，在B信号改变和输出状态改变之间约165ns的延时等于图7的示例中的延时。然而，图10示出了最差情形，其中B输入改变1001恰好在时钟脉冲1002之后，从而得到最长的延时。这便得到295ns的输出延时，几乎是整个时钟周期。该比较示出了得到可变延时的固定时钟周期的使用与得到固定短延时的时钟序列(例如图2实施例之中)相比的差异。因此，由于输入或输出需求改变与实现该改变的相应时钟信号之间的延时是已知的，所以该延时可以在例如控制器设计中予以考虑。

根据备选实施例，判决逻辑模块203(图2)可以实现根据Moore或Mealy型的状态机。图2的示例性实施例示出了Moore型状态机情形的设置。在Mealy型状态机的备选实施例中，可以在同步逻辑电路1100的输出209增加另一逻辑模块1101，如图11所示。该另一逻辑模块1101被提供有输出模块202的输出信号209以及输入模块201的输入信号208，并根据这些信号提供输出信号1102。同步逻辑电路1100中的其他组件可与图2中的实施例相同，如上所述。

根据另一实施例，较大的判决逻辑模块可以分为两个或更多较小的部分，每一部分被独立的时钟模块控制。通过将逻辑分为较小的部分，只需要针对因改变输入而需要被处理的那些部分使时钟运行。这意味着，输入和输出检测模块将仅针对逻辑的各个部分触发时钟脉冲，从而逻辑切换的总数可以更小，因此，相比于针对整个逻辑只使用一套输入和输出检测模块的情况，降低了功耗。

图12示出了对操作同步逻辑电路200、1100的示例性方法的单个序列进行描述的示意流程图。一旦电路开始操作(步骤1201)，输入检测模块211检查输入208的改变(步骤1202)。如果检测到改变，则向时钟模块204提供使能信号215(步骤1203)。否则，处理结束(步骤1208)。在提供使能信号215后，时钟模块204向输入和输出模块201、202提供时钟脉冲205(步骤1204)，作为响应，输入和输出模块201、202将它们的输入状态208、210传输到它们输出状态206、209(步骤1205)。然后，判决逻辑模块203向输出模块202提供下一输出状态210(步骤1206)。在输出检测模块212存在的实施例中，进行检查以确定输出209是否改变(步骤1207)。如果检测到改变，则重复以上从提供使能信号(步骤1203)到提供下一输出状态(步骤1206)的处理。否则，处理结束(步骤1208)。事实上，该序列实际持续重复，处理停止在检测输入改变的步骤(步骤S1202)，直至检测到改变。

本发明的实施例可有效适用于不需要在持续运行时钟的每一个时钟周期中改变并且功率减低较为重要的同步数字***。一种具体应用是用于在轻或无负载情况下能耗需求较为重要的开关模式电源的控制器。在这种情况中，转换器可以以较低频率开关。这便导致事件数量非常低，但是有时存在以所需最小延时对事件迅速反应的需要，例如当转换器无负载操作，以及负载上发生大的正向升压时。另一示例是数字通信协议，其中在无负载操作期间，大多数时间不发生通信，但是在某些时段需要要求短延时的快速通信。因此，这些情形特别适合于实现根据本发明的实施例。需要同步判决逻辑的其他应用也可能有关。

其他实施例旨在落入由随附权利要求界定的本发明的范围之内。

Claims (10)

1.一种同步逻辑电路，包括：

输入模块；

输出模块；

判决逻辑模块，连接在所述输入模块和输出模块之间，并被配置为依赖于从所述输入模块和输出模块提供的当前输入状态，向所述输出模块提供下一输出状态；

时钟模块，连接到所述输入模块和输出模块，并被配置为提供用于同步所述输入模块和输出模块的操作的时钟信号；

输入检测模块，连接到所述输入模块，并被配置为当检测到提供至所述输入模块的输入的改变时，向所述时钟模块提供使能信号，以及

输出检测模块，连接到所述输出模块，并被配置为当检测到所述输出模块所提供的输出的改变时，向所述时钟模块提供使能信号；

其中所述时钟模块被配置为当接收到来自所述输入检测模块的所述使能信号时，向所述输入模块和输出模块提供时钟信号；

其中所述时钟模块被配置为当接收到来自所述输出检测模块的所述使能信号时，向所述输入模块和输出模块提供时钟信号。

2.根据权利要求1所述的同步逻辑电路，其中所述输入检测模块被配置为比较所述输入模块的输出状态和所述输入模块的输入状态，并且当所述输入模块的输入和输出状态不相等时，向所述时钟模块提供所述使能信号。

3.根据权利要求1所述的同步逻辑电路，其中所述输出检测模块被配置为比较所述输出模块的输出状态和所述输出模块的输入状态，并且当所述输出模块的输入和输出状态不相等时，向所述时钟模块提供所述使能信号。

4.根据权利要求1或3所述的同步逻辑电路，其中所述时钟模块被配置为仅当接收到来自所述输入检测模块和输出检测模块之一或二者的使能信号时，提供时钟信号。

5.根据权利要求1-3中任一项所述的同步逻辑电路，其中所述逻辑电路被配置为作为Moore型状态机操作。

6.根据权利要求1-3中任一项所述的同步逻辑电路，其中所述逻辑电路被配置为作为Mealy型状态机操作，所述同步逻辑电路包括另一逻辑模块，所述另一逻辑模块连接到所述输出模块，并被配置为依赖于所述输出模块的输出状态和所述输入模块的输入状态来提供输出状态。

7.根据权利要求1-3中任一项所述的同步逻辑电路，其中所述输入模块和输出模块包括触发器，所述触发器被配置为当接收到时钟信号时，将输入状态传输至输出状态。

8.一种开关模式电源，包括根据前述任一项权利要求所述的同步逻辑电路，其中所述同步逻辑电路被配置为操作所述电源的开关状态。

9.一种数字通信设备，包括根据权利要求1至7任一项所述的同步逻辑电路，其中所述同步逻辑电路被配置为操作数字通信协议。

10.一种操作根据权利要求1至7任一项所述的同步逻辑电路的方法，包括以下顺序步骤：

所述输入检测模块检测提供至所述输入模块的输入的改变；

所述输入检测模块向所述时钟模块提供使能信号；

所述时钟模块向所述输入模块和输出模块提供时钟脉冲信号；

响应于所述时钟脉冲，所述输入模块和输出模块各自将输入状态传输至输出状态；

通过向所述输出模块提供下一输出状态，所述判决逻辑模块响应所述输入模块和输出模块的所述输出状态；以及

还包括以下顺序步骤：

所述输出检测模块检测所述输出模块所提供的输出的改变；

所述输出检测模块向所述时钟模块提供使能信号；

所述时钟模块向所述输入模块和输出模块提供时钟脉冲；

响应于所述时钟脉冲，所述输入模块和输出模块各自将输入状态传输至输出状态；以及

通过向所述输出模块提供下一输出状态，所述判决逻辑模块响应所述输入模块和输出模块的所述输出状态。