CN104979407A - 半导体装置和半导体装置的制造方法 - Google Patents
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Abstract
本发明提供一种可提高电极层和半导体层的势垒高度的技术。该半导体装置包含由半导体形成的半导体层以及与上述半导体层至少一部分肖特基接合的电极层，其中，上述电极层从上述半导体层侧依次包含第1层和第2层，上述第1层是主要由镍形成的层，膜厚为50～200nm，上述第2层是主要由选自钯、铂和铱中的至少1种金属形成的层，上述第2层的膜厚为上述第1层的膜厚以上。
Description
技术领域
本发明涉及半导体装置。
背景技术
作为半导体装置(半导体设备、半导体元件)，已知具备1个以上主要由氮化镓(GaN)形成的半导体层的GaN系的半导体装置。GaN系的半导体装置作为肖特基势垒二极管(Schottky Barrier Diode：SBD)发挥功能(例如，专利文献1)。
GaN系的肖特基势垒二极管中，为了能够进行高电压工作，期望提高肖特基电极与半导体层的势垒高度的技术。用于肖特基电极的金属的功函数越大，势垒高度可以越高。然而，存在功函数大的铂(Pt)、钯(Pd)等金属与GaN的密合性差的课题。
专利文献1中，为了提高GaN与肖特基电极的势垒高度且为了提高GaN与肖特基电极的密合性，公开有以下制造方法。
图12是表示通过专利文献1中记载的制造方法制造的半导体装置的示意图。专利文献1的制造方法包括：(i)具备在氮化物半导体3上形成电极的工序，形成电极的工序包括在氮化物半导体上将包含第1元素的第1物质6层叠的工序以及在第1物质6的层上将包含比第1元素功函数大的第2元素7a的第2物质7层叠的工序；以及(ii)通过热处理使第2元素7a在氮化物半导体与第1物质的界面附近扩散的工序。
现有技术文献
专利文献
专利文献1：日本特开2004-87587号公报
发明内容
然而，本发明的发明人等判明以该方法制作半导体装置时势垒高度会下降。即，本发明的发明人等发现若使第2元素7a在氮化物半导体与第1物质的界面附近扩散，则势垒高度下降。势垒高度下降意味着半导体装置的漏泄电流增加，意味着半导体装置的耐压下降。
因此，期望与上述方法不同的提高半导体与肖特基电极的势垒高度的方法。另外，半导体装置中，还期望微细化、制造的容易化、省资源化、可用性的提高、耐久性的提高等。
本发明是为了解决上述课题的至少一部分而完成的，能够以下述方式实现。
(1)根据本发明的一个方式，提供一种半导体装置。该半导体装置包含由半导体形成的半导体层、以及与上述半导体层至少一部分肖特基接合的电极层，上述电极层从上述半导体层侧开始依次包含第1层和第2层，上述第1层是主要由镍形成的层，膜厚为50～200nm，上述第2层是主要由选自钯、铂和铱中的至少1种金属形成的层，上述第2层的膜厚为上述第1层的膜厚以上。根据该方式的半导体装置，可以提高电极层与半导体层的势垒高度。
(2)上述半导体装置中，上述第1层从上述半导体层侧开始依次由第3层和第4层构成，上述第3层可以是包含小于0.1％的构成上述第2层的金属而成的层，膜厚为50nm以上，上述第4层可以是包含0.1％以上的构成上述第2层的金属而成的层。
(3)上述半导体装置中，上述半导体层也可以主要由氮化镓形成。
(4)根据本发明的其它方式，提供一种半导体装置的制造方法。半导体装置的制造方法包括以下工序：形成与半导体层至少一部分肖特基接合的电极层的工序、以及形成上述电极层后，进行热处理的工序，其中，形成上述电极层的工序包括从上述半导体层侧开始依次形成第1层的第1工序以及形成第2层的第2工序，上述第1工序是形成膜厚为50～200nm且主要由镍构成的层的工序，上述第2工序是形成主要由选自钯、铂和铱中的至少一种金属构成的层的工序，上述第2层的膜厚为上述第1层的膜厚以上。
(5)上述半导体装置的制造方法中，通过上述热处理，上述第1层从上述半导体层侧开始依次分成第3层和第4层，上述第3层可以是包含小于0.1％的构成上述第2层的金属而成的膜厚为50nm以上的层，上述第4层可以是包含0.1％以上的构成上述第2层的金属而成的层。
(6)上述半导体装置的制造方法中，上述热处理是在200℃～500℃下进行5～60分钟的。
本发明也能够以半导体装置及其制造方法以外的各种方式实现。例如，可以以具备上述半导体装置的电器、制造上述半导体装置的制造装置等形态来实现。
根据本申请发明，可以提高电极层与半导体层的势垒高度。
附图说明
图1是示意表示第1实施方式中的半导体装置10的构成的截面图。
图2是表示第1实施方式中的半导体装置10的制造方法的工序图。
图3是表示在基板110上形成半导体层120的构成的示意图。
图4是表示在半导体层120上形成绝缘层180的构成的示意图。
图5是表示形成开口部185的构成的示意图。
图6是表示形成肖特基电极192的构成的示意图。
图7是表示形成阻挡金属层170和配线层160的构成的示意图。
图8是表示半导体层与肖特基电极的势垒高度的评价结果的图。
图9是表示第2实施方式中的半导体装置的制造方法的工序图。
图10是表示半导体层与肖特基电极的势垒高度的评价结果的图。
图11是表示半导体装置中的Ga、Ni和Pd的深度的关系的图。
图12是表示通过专利文献1中记载的制造方法制造的半导体装置的示意图。
符号说明
10…半导体装置
110…基板
120…半导体层
121…界面
160…配线层
170…阻挡金属层
180…绝缘层
181…第1绝缘层
182…第2绝缘层
185…开口部
192…肖特基电极
193…镍层
194…钯层
198…背面电极
L…侧壁
r…距离
s…距离
具体实施方式
A.第1实施方式
A-1.半导体装置的构成
图1是示意地表示第1实施方式中的半导体装置10的构成的截面图。图1中图示有相互垂直的XYZ轴。
图1的XYZ轴中，X轴是从图1的纸面左面朝着纸面右面的轴，+X轴方向是朝着纸面右面的方向，-X轴方向是朝着纸面左面的方向。图1的XYZ轴中，Y轴是从图1的纸面正面朝着纸面背面的轴，+Y轴方向是朝着纸面背面的方向，-Y轴方向是朝着纸面正面的方向。图1的XYZ轴中，Z轴是从图1的纸面下侧朝着纸面上侧的轴，+Z轴方向是朝着纸面上侧的方向，-Z轴方向是朝着纸面下侧的方向。
半导体装置10是使用氮化镓(GaN)形成的GaN系的半导体装置。本实施方式中，半导体装置10是纵型肖特基势垒二极管。半导体装置10具备基板110、半导体层120、配线层160、阻挡金属层170、绝缘层180、肖特基电极192和背面电极198。
半导体装置10的基板110是沿着X轴和Y轴扩展的成为板状的半导体层。本实施方式中，基板110主要由氮化镓(GaN)形成，是含有硅(Si)作为供体的n型半导体层。主要由氮化镓(GaN)形成是表示以摩尔分率计含有90％以上的氮化镓(GaN)。
半导体装置10的半导体层120是沿着X轴和Y轴扩展的n型半导体层。本实施方式中，半导体层120主要由氮化镓(GaN)形成，含有硅(Si)作为供体。半导体层120被层叠于基板110的+Z轴方向侧。半导体层120具有界面121。界面121是沿着半导体层120扩展的XY平面且朝着+Z轴方向的面。界面121的至少一部分可以是曲面，也可以有起伏。本实施方式中，半导体层120的膜厚为10μm，供体浓度为1×1016cm-3。
半导体装置10的绝缘层180具有电绝缘性，被覆半导体层120的界面121。绝缘层180具备第1绝缘层181和第2绝缘层182。
绝缘层180中的第1绝缘层181是由氧化铝(Al2O3)形成，且与半导体层120的界面121相接的层。本实施方式中，第1绝缘层181的厚度为100nm。绝缘层180中的第2绝缘层182由二氧化硅(SiO2)形成。本实施方式中，第2绝缘层182的厚度为500nm。
绝缘层180上形成有贯通第1绝缘层181和第2绝缘层182的开口部185。开口部185是通过湿法蚀刻而形成的。
半导体装置10的肖特基电极192具有导电性，是在半导体层120的界面121肖特基接合的电极。本实施方式中，肖特基电极192从半导体层120侧开始依次具备主要由镍(Ni)形成的镍层193和主要由钯(Pd)形成的钯层194。本实施方式中，镍层193的膜厚和钯层194的膜厚分别为100nm。本说明书中，肖特基电极是指半导体层120的电子亲和力与用作肖特基电极的金属的功函数的差为0.5eV以上的电极。主要由镍(Ni)形成是表示以摩尔分率计含有90％以上的镍(Ni)，主要由钯(Pd)形成是表示以摩尔分率计含有90％以上的钯(Pd)。应予说明，“肖特基电极192”相当于发明所要解决的课题中的“电极层”。同样，“镍层193”相当于“第1层”，“钯层194”相当于“第2层”。“形成镍层193的工序”相当于“第1工序”，“形成钯层194的工序”相当于“第2工序”。
镍层193的膜厚为50～200nm，钯层194的膜厚为镍层193的膜厚以上。本实施方式中，钯层194可以被替换为主要由铂(Pt)形成的铂层，也可以被替换为主要由铱(Ir)形成的铱层。主要由铂(Pt)形成是表示以摩尔分率计含有90％以上的铂(Pt)，主要由铱(Ir)形成是表示以摩尔分率计含有90％以上的铱(Ir)。
本实施方式中，肖特基电极192是覆盖占有开口部185的一部分的半导体层120的界面121、占有开口部185的一部分的绝缘层180的侧面、以及绝缘层180的+Z轴方向侧的面的一部分的导体层。由此，肖特基电极192形成为与半导体层120之间夹着绝缘层180的场板结构。应予说明，场板结构是指通过连接一个或多个电极，从半导体层的表面配置到跨过半导体层上设置的绝缘层的表面，用以缓和电极和半导体层的接触部分的端部的电场而设置的结构。本实施方式中，肖特基电极通过形成于半导体层上且延伸至绝缘层的表面而成为作为场板电极发挥功能的场板结构。
半导体装置10的阻挡金属层170是为了抑制金属的扩散而设置的层。阻挡金属层170形成于肖特基电极192上。
阻挡金属层170主要由钼(Mo)形成。应予说明，主要由钼(Mo)形成是表示以摩尔分率计含有90％以上的钼(Mo)。本实施方式中，阻挡金属层170的膜厚为100nm。
半导体装置10的配线层160是将肖特基势垒二极管安装于印刷基板等或作为电路元件使用的情况等中，作为用于形成焊接用线的焊盘电极(pad electrode)或引出配线用电极而设置于肖特基电极上的电极层，为了使得与肖特基电极层相比电阻小，大多含有Al、Au、Cu等电阻率较低的金属材料并且设置为很厚。半导体装置10的配线层160形成于阻挡金属层170上。配线层160是用于将半导体装置10与连接其它半导体装置的配线连接的层。配线层160是主要由铝(Al)形成的层。主要由铝(Al)形成是表示以摩尔分率计含有90％以上的铝(Al)。本实施方式中，配线层160由在铝(Al)中添加1％的硅(Si)的铝硅(AlSi)形成。本实施方式中，配线层160的膜厚为4μm。配线层160、阻挡金属层170和肖特基电极192为肖特基势垒二极管的阳极。
半导体装置10的背面电极198是与基板110的-Z轴方向侧欧姆接合的电极。本实施方式中，背面电极198是通过在由钛(Ti)形成的层上层叠(Ti为基板侧)由铝硅(AlSi)形成的层后进行热处理而合金化的电极。
A-2.半导体装置的制造方法
图2是表示半导体装置10的制造方法的工序图。制造半导体装置10时，制造者在工序P110中通过外延生长在基板110上形成半导体层120。
图3是表示在基板110上形成半导体层120的构成的示意图。本实施方式中，制造者通过使用实现有机金属气相沉积法(MOCVD：MetalOrganic Chemical Vapor Deposition)的MOCVD装置的外延生长，在基板110上形成半导体层120。
形成半导体层120后(工序P110)，制造者在工序P120中在半导体层120的界面121上形成绝缘层180。
图4是表示在半导体层120上形成绝缘层180的构成的示意图。
制造者在半导体层120的界面121上首先形成由氧化铝(Al2O3)形成的第1绝缘层181作为绝缘层180。本实施方式中，制造者通过ALD(Atomic Layer Deposition)法形成第1绝缘层181。
接着，制造者形成第2绝缘层182。第2绝缘层182由二氧化硅(SiO2)形成。本实施方式中，制造者通过化学气相沉积(Chemical VaporDeposition：CVD)法形成第2绝缘层182。
形成绝缘层180后(工序P120)，制造者在工序P130中使用湿法蚀刻将开口部185形成于绝缘层180。本实施方式中，制造者通过光刻在绝缘层180上形成掩膜后，通过湿法蚀刻除去绝缘层180的一部分，从而形成开口部185。
图5是表示形成开口部185的构成的示意图。本实施方式中，从电场缓和的观点出发，开口部185的侧面即绝缘层180的侧壁L以相对于半导体层120成为角度θ(90°＜θ＜180°)的方式倾斜，角度θ优选为100°～170°。另外，绝缘层180的侧壁L也可以相对于半导体层120垂直(θ＝90°)。
形成开口部185后(工序P130)，制造者在工序P140中，在从绝缘层180的开口部185露出的半导体层120的界面121上，作为肖特基电极192，首先形成镍层193，其后，形成钯层194。
图6是表示形成肖特基电极192的构成的示意图。本实施方式中，制造者通过剥离法形成肖特基电极192。具体而言，制造者通过光刻在除了肖特基电极192层叠的部分以外的绝缘层180上形成掩膜后，在绝缘层180和开口部185上以镍层193和钯层194这样的顺序EB(ElectronBeam)蒸镀，其后，留下肖特基电极192，将掩膜从绝缘层180除去。本实施方式中，以覆盖占有开口部185的一部分的半导体层120的界面121、占有开口部185的一部分的绝缘层180的侧壁L、以及绝缘层180的+Z轴方向侧的面的一部分的方式形成肖特基电极192。
肖特基电极192的端部与开口部185的开口端部的距离r示于图6。从充分地得到场板结构所致的电场的缓和效果的观点以及抑制由于扩散至在后形成的阻挡金属层170和配线层160的半导体层120导致的作为半导体装置10的元件的特性变差的观点出发，距离r的下限优选为2μm以上，更优选为5μm以上，进一步优选为10μm以上。另一方面，距离r过长时，半导体装置10的尺寸变大，制造成本增大。因此，距离r的上限优选为1mm以下。本实施方式中，距离r设为10μm。
形成肖特基电极后(工序P140)，制造者在工序P150中通过溅射法将阻挡金属层170层叠于肖特基电极192上。阻挡金属层170由钼(Mo)形成。应予说明，阻挡金属层不限于钼(Mo)，也可以是矾(V)、钛(Ti)、氮化钛(TiN)等其它材料。即，阻挡金属层也可以含有选自钼、矾、钛和氮化钛中的至少一种金属或其合金。此外，阻挡金属层也可以不是单层，例如，氮化钛(TiN)/钛(Ti)(分母侧为肖特基电极侧。以下，该段中相同)、钛(Ti)/氮化钛(TiN)、钼(Mo)/矾(V)、矾(V)/钼(Mo)、钛(Ti)/氮化钛(TiN)/钛(Ti)等层叠结构。
将阻挡金属层170层叠后(工序P150)，制造者在工序P160中层叠配线层160。配线层160也通过溅射法层叠。本实施方式中，配线层160由铝硅(AlSi)形成。应予说明，配线层的材质不限于铝硅(AlSi)，也可以是铝(Al)、主要由铝(Al)形成的铝铜(AlCu)、铝硅铜(AlSiCu)、或金(Au)、铜(Cu)等铝(Al)以外的材料。此外，配线层也可以不是单层而是层叠结构。
本实施的方式中，在形成阻挡金属层170后连续地形成配线层160。即，使用溅射法连续地形成钼(Mo)的层和铝硅(AlSi)的层。
通过溅射法，将阻挡金属层170和配线层160层叠后，利用光致抗蚀剂形成掩膜图案。此时，掩膜图案是以覆盖工序P140中形成的肖特基电极192整体的方式形成。其后，利用氯系的干式蚀刻除去以光致抗蚀剂覆盖的部分以外的部分，形成阻挡金属层170和配线层160。应予说明，作为阻挡金属层170和配线层160的形成方法，例如，也可以采用使用EB蒸镀法代替溅射法的方法；不使用蚀刻而在利用光致抗蚀剂形成掩膜图案后将电极材料层叠，使用剥离法形成的方法等其它方法。
图7是表示形成了阻挡金属层170和配线层160的构成的示意图。肖特基电极192的端部与配线层160的端部的距离s示于图7。从充分地抑制从肖特基电极192的绝缘层180的剥离的观点出发，距离s的下限优选为3μm以上，更优选为5μm以上，进一步优选为10μm以上。另一方面，距离s过长时，半导体装置10的尺寸变大，制造成本增大。因此，距离s的上限优选为1mm以下。本实施方式中，距离s设为10μm。
形成配线层160后(工序P160)，制造者在工序P170中在基板110的-Z轴方向侧形成背面电极198。本实施方式中，制造者将由钛(Ti)形成的层通过蒸镀形成于基板110的-Z轴方向侧，在其上通过蒸镀进一步形成由铝硅(AlSi)形成的层，将这些层通过热处理合金化，从而形成背面电极198。通过热处理，可以减少背面电极198的接触电阻。本实施方式中，热处理在氮气氛中以400℃进行30分钟。应予说明，背面电极的形成也可以使用溅射法。
经过这些工序，完成半导体装置10。本实施方式中，肖特基电极192包含镍层193和钯层194。镍层193和钯层194分别为100nm。
A-3.半导体层与肖特基电极的势垒高度的评价
图8是表示半导体层与肖特基电极的势垒高度的评价结果的图。图8的评价试验中，准备多个试制例作为半导体装置，测定半导体层与肖特基电极的势垒高度。
试制例1是在半导体层120上层叠镍层100nm的半导体装置。试制例2是在半导体层120上层叠镍层100nm后，层叠100nm的钯层的半导体装置。试制例3是在半导体层120上层叠镍层50nm后，层叠100nm钯层的半导体装置。
图8中，试制例1至试制例3的结果表示为Pd/Ni膜厚比为0～2。由该结果可知，钯层为镍层以上的膜厚的半导体装置(试制例2、3)与不具备钯层的半导体装置(试制例1)相比，势垒高度得到提高。此外，可知试制例3与试制例2相比，势垒高度进一步提高。通过如此使用本发明，可以提高势垒高度。
应予说明，关于钯层与镍层的膜厚的关系，为了充分地得到提高势垒高度的效果，钯层的膜厚优选为镍层的膜厚以上。此外，从抑制制造成本的观点以及缩短制造时间的观点出发，Pd/Ni膜厚比优选为100以下。
此外，关于镍层的膜厚，若镍层的膜厚过厚，则提高势垒高度的效果变小，若使用镍层单膜，则无法看到差异。因此，镍层的膜厚优选为500nm以下，更优选为200nm以下。
B.第2实施方式
B-1.半导体装置的制造方法
图9是表示半导体装置10的其它制造方法的工序图。本实施方式中，作为制造方法，在第1实施方式的制造方法中形成肖特基电极192后(工序P140)，在工序P145中进行了热处理。通过形成肖特基电极192后的热处理，镍层193从半导体层120侧开始依次分成(i)钯小于0.1％的层且膜厚为50nm以上的层和(ii)钯为0.1％以上的层。这里，钯小于0.1％的层相当于用于解决课题的方法中的“第3层”，钯为0.1％以上的层相当于用于解决课题的方法中的“第4层”。
B-2.热处理前后的半导体层与肖特基电极的势垒高度的评价
图10是表示半导体层与肖特基电极的势垒高度的评价结果的图。图10的评价试验中，准备多个试制例作为半导体装置，在热处理(工序P145)的前后测定各试制例的半导体层与肖特基电极的势垒高度。试制例4是在半导体层120上层叠50nm镍层后，层叠100nm钯层的半导体装置，热处理是在氮气氛中以550℃进行10分钟。试制例5是在半导体层120上层叠100nm镍层后，层叠100nm钯层的半导体装置，热处理是在氮气氛中以400℃进行30分钟。上图示出试制例4的结果，下图示出试制例5的结果。
由图10可知，相对于试制例4中通过肖特基电极形成后的热处理而势垒高度下降，试制例5中通过肖特基电极形成后的热处理而势垒高度提高。
B-3.金属的扩散评价
图11是表示试制例4(镍层：50nm，钯层：100nm，热处理：550℃、10分钟)和试制例5(镍层：100nm，钯层：100nm，热处理：400℃、30分钟)的结构中进行热处理的情况(以下称为有热处理)和不进行热处理的情况(以下称为无热处理)下的半导体装置中的Ga、Ni和Pd的深度的关系的图。纵轴表示镍和钯的浓度(左轴)和镓的计数值(右轴)。横轴表示半导体装置的深度。横轴的0.6μm侧表示半导体层侧，0.9μm侧表示钯层侧。上侧的图表示试制例4的结果，下侧的图表示试制例5的结果。此外左侧的图表示无热处理的结果，右侧的图表示有热处理的结果。
图11中可知，试制例4和试制例5的结果均通过热处理，钯扩散至半导体层侧(图中左侧)，镍层内的钯的浓度增加。试制例4中，镍浓度约为1.0×1023cm-3的镍层中钯浓度为1.0×1020cm-3以上，与此相对，试制例5中，镍浓度约为1.0×1023cm-3的镍层中钯浓度小于1.0×1020cm-3的层从半导体层侧开始存在50nm以上。换言之，可知试制例4的结果中，热处理后所有镍层成为钯为0.1％以上的层，与此相对，试制例5的结果中，热处理后，镍层中从半导体层侧开始50nm以上的层成为钯小于0.1％的层。
由图10和图11可知，镍层中钯浓度为1.0×1020cm-3以上的层存在于半导体层侧时，势垒高度下降，与此相对，镍层中钯浓度小于1.0×1020cm-3的层从半导体层侧开始存在50nm以上时，势垒高度提高。因此，通过增厚镍层的膜厚且降低热处理温度，可以使钯扩散至半导体层侧，且可以实现镍层中半导体层侧的层的钯浓度小于0.1％的低的状态，从而提高半导体层120与肖特基电极192的势垒高度。
对这种热处理的条件，即，通过热处理使钯扩散至半导体层侧且使镍层中钯浓度小于1.0×1020cm-3的层从半导体层侧开始存在50nm以上，从而可以提高势垒高度的条件进行了研究。其结果，通过在温度为200℃～500℃、时间为5～60分钟下进行热处理，可以提高肖特基电极与半导体层的势垒高度。
另外，关于镍层的膜厚，需要镍层中钯浓度小于1.0×1020cm-3的层从半导体层侧开始存在50nm以上，因此镍层的膜厚优选为50nm以上。
C：其它实施方式
本发明不限于上述实施方式或实施例、变形例，可以在不脱离其要旨的范围内以各种构成实现。例如，为了解决上述课题的一部分或全部，或为了达成上述效果的一部分或全部，对应于发明的概要的栏内记载的各方式的技术特征的实施方式、实施例、变形例中的技术特征能够适当地进行替换、组合。此外，只要该技术特征在本说明书中没有作为必须的特征进行说明，则能够适当地消除。
上述实施方式中，作为半导体装置，使用了肖特基势垒二极管，但不限于此，也可以用于使用MESFET(Metal-Semiconductor Field EffectTransistor)、HFET(hetero-FET)等肖特基电极的半导体装置。即，本发明可以用于具备半导体层和肖特基电极的半导体装置。
上述实施方式中，形成绝缘层的各层的方法不限于ALD法、CVD法，也可以是溅射法、涂布法等。
上述实施方式中，对肖特基电极、阻挡金属层、配线层的形成是在形成肖特基电极后，连续地形成阻挡金属层、配线层的方法进行了说明，但不限于该方法，例如，也可以是连续地形成肖特基电极和阻挡金属层后形成配线层，或进一步形成阻挡金属层和配线层的方法，或分别地形成肖特基电极、阻挡金属层、配线层。
上述实施方式中，半导体装置具备阻挡金属层，但也可以不具备阻挡金属层。此外，配线层可以是铝(Al)、金(Au)等单层，也可以是包含阻挡金属层的层叠结构。
上述实施方式中，绝缘层使用了氧化硅(SiO2)/氧化铝(Al2O3)，但不限于此，也可以是单层或除上述以外的层叠结构。作为绝缘层，可以举出氧化硅(SiO2)、氮化硅(SiN)、氧化铝(Al2O3)、氧氮化铝(AlON)、氧化锆(ZrO2)、氧氮化锆(ZrON)、氧氮化硅(SiON)、氧化铪(HfO2)等。
上述实施方式中，基板的材质不限于氮化镓(GaN)，也可以为硅(Si)、蓝宝石(Al2O3)、碳化硅(SiC)等。
上述实施方式中，n型半导体层中含有的供体不限于硅(Si)，也可以为锗(Ge)、氧(O)等。
上述实施方式中，背面电极的材质不限于钛(Ti)和铝硅(AlSi)的合金，也可以为铝(Al)、矾(V)、铪(Hf)等其它金属。
Claims (6)
1.一种半导体装置，其包含：
由半导体形成的半导体层、以及
与所述半导体层在至少一部分肖特基接合的电极层，
其中，所述电极层从所述半导体层侧依次包含第1层和第2层，
所述第1层是主要由镍形成的层，膜厚为50nm～200nm，
所述第2层是主要由选自钯、铂和铱中的至少1种金属形成的层，
所述第2层的膜厚为所述第1层的膜厚以上。
2.如权利要求1所述的半导体装置，其中，
所述第1层从所述半导体层侧依次由第3层和第4层构成，
所述第3层是包含小于0.1％的构成所述第2层的金属而成的层且膜厚为50nm以上，
所述第4层是包含0.1％以上的构成所述第2层的金属而成的层。
3.如权利要求1或2所述的半导体装置，其中，所述半导体层主要由氮化镓形成。
4.一种半导体装置的制造方法，其中，包括以下工序：
形成与半导体层至少一部分肖特基接合的电极层的工序，以及
形成所述电极层后，进行热处理的工序，
其中，形成所述电极层的工序包括从所述半导体层侧依次形成第1层的第1工序以及形成第2层的第2工序，
所述第1工序是形成膜厚为50nm～200nm且主要由镍形成的层的工序，
所述第2工序是形成主要由选自钯、铂和铱中的至少一种金属形成的层的工序，
所述第2层的膜厚为所述第1层的膜厚以上。
5.如权利要求4所述的半导体装置的制造方法，其中，
通过所述热处理，所述第1层从所述半导体层侧依次分成第3层和第4层，
所述第3层是包含小于0.1％的构成所述第2层的金属而成的膜厚为50nm以上的层，
所述第4层是包含0.1％以上的构成所述第2层的金属而成的层。
6.如权利要求4或5所述的半导体装置的制造方法，其中，所述热处理是在200℃～500℃下进行5～60分钟。
Applications Claiming Priority (2)
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