CN104979010B - 非易失性存储器件及其操作方法 - Google Patents

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Abstract

一种非易失性存储器件包括：控制电路，其基于指示读操作的开始的读命令信号和就绪/忙信号产生集成激活信号，以及响应于集成激活信号来同时产生电压控制信号和路径控制信号；电压提供电路，其响应于电压控制信号来产生用来执行读操作的电压；以及路径控制电路，其响应于所述路径控制信号来控制至在其中执行读操作的存储单元阵列的电气路径连接。

Description

非易失性存储器件及其操作方法
相关申请的交叉引用
本申请要求2014年4月7日提交的申请号为10-2014-0041015的韩国专利申请的优先权，其全部公开内容通过引用合并于此。
技术领域
本公开的实施例涉及非易失性存储器件及其操作方法，并且更具体地涉及包括控制读操作的电路的非易失性存储器件以及操作该非易失性存储器件的方法。
背景技术
根据当电源切断时储存的数据是否得以保留，把存储器件分类为易失性存储器件和非易失性存储器件。
快闪存储器件是非易失性存储器件的代表类型。在快闪存储器件的存储单元中，存储单元的阈值电压由通过浮栅和控制栅之间的福勒诺德海姆(F-N,Fowler-Nordheim)隧穿储存于其中的电荷量确定，以及根据阈值电压把数据储存在存储单元中。
发明内容
本公开的实施例针对一种非易失性存储器件,其能够通过响应于读命令信号基本上同时执行用来执行读操作的多个控制信号使产生用于执行读操作的控制命令的过程简化；以及针对一种操作该非易失性存储器件的方法。
实施例还针对一种非易失性存储器件，其能够通过减少在产生用来执行读操作的电压之前执行的过程的数目来防止由于电压产生而引起的操作延迟；以及针对一种操作该非易失性存储器件的方法。
根据一个实施例的一方面，提供了一种非易失性存储器件。该非易失性存储器件可以包括控制电路、电压提供电路和路径控制电路，所述控制电路基于指示读操作的开始的读命令信号和就绪/忙信号产生集成激活信号、以及响应于集成激活信号来基本上同时产生电压控制信号和路径控制信号，所述电压提供电路响应于电压控制信号来产生用来执行读操作的电压，所述路径控制电路响应于路径控制信号来控制至在其中执行读操作的存储单元阵列的电气路径连接。
根据一个实施例的一方面，提供了一种操作非易失性存储器件的方法。该方法可以包括：基于指示读操作的开始的读命令信号和就绪/忙信号产生集成激活信号；响应于集成激活信号来在基本上相同时间点产生用于控制用来执行读操作的电压的产生的控制信号和用于控制所产生的电压被提供至存储单元阵列所通过的电气路径的控制信号。
根据本公开的实施例的非易失性存储器件及其操作方法可以通过响应于指示读操作的开始的信号而同时产生用于激活非易失性存储器件的多个部件的操作的控制信号来使执行读操作花费的时间最小化。
根据本公开的实施例的非易失性存储器件及其操作方法可以通过响应于指示读操作的开始的信号而通过简单逻辑处理过程同时产生用于激活多个部件的操作的控制信号来使实现读操作的过程简化。
在下面标题为“具体实施方式”的部分中描述这些和其它特征、方面和实施例。
附图说明
从以下结合附图的详细描述中，将可更清楚地理解本公开的主题的上面和其它方面、特征和其它优点，在附图中：
图1图示了根据本公开的一个实施例的非易失性存储器件；
图2图示了根据本公开的一个实施例的控制电路；
图3图示了根据本公开的一个实施例的集成激活信号发生电路；
图4和图5是图示根据本公开的一个实施例的操作非易失性存储器件的方法的流程图；
图6是图示根据本公开的一个实施例的操作非易失性存储器件的方法的概念视图。
具体实施方式
在下文中，将参照附图描述本公开的各种实施例。相同的附图标记在附图中表示相同的元素，且将省略对于相同元件的重复描述。
本文将参照可以表示为本公开实施例的示意性图解的特定结构和功能来描述实施例。然而，本发明的实施例不应当被解释为局限于在本公开中具体描述的实施例。尽管将示出并描述了一些实施例，但是本领域普通技术人员将理解的是，在不脱离本公开的原理和精神的情况下，可以在这些实施例中作出改变。
当一些实施例不同地予以实现时，在特定框中表示的功能或操作可以以与流程图中表示的次序不同的次序来执行。例如，根据相关功能或操作，在流程图中的两个顺序框可以基本上同时执行，或者顺序的两个框可以以相反或另一种次序执行。
图1图示了根据本公开的一个实施例的非易失性存储器件。非易失性存储器件10包括电压提供电路100、控制电路200、行译码器300、列译码器400、页缓冲器500和存储单元阵列600。然而，实施例不局限于此。也就是说，在一些实施例中，非易失性存储器件10可以包括除了上面部件之外的一个或更多个其它部件。
电压提供电路100产生用于非易失性存储器件10的各种操作的电压。在一些实施例中，电压提供电路100包括将电源电压泵浦至与震荡信号同步的高电平的电压泵150。
在一些实施例中，电压提供电路100产生用来执行读操作的电压。这样的电压包括施加至存储单元阵列600的字线WL的电压和施加至存储单元阵列600的位线BL的电压。此外，电压提供电路100根据非易失性存储器件10的编程操作、擦除操作或验证操作产生具有不同电压电平的电压，以及将产生的电压提供给其它部件。
在非易失性存储器件10的读操作中，读电压Vread被施加至与要从其读取数据的存储单元阵列600耦接的字线，也就是说，从电压提供电路100至选中字线，以及从电压提供电路100把通过电压Vpass施加至非选中字线。此外，为了执行读操作，可以使用施加至路径门(path gate)(或选择切换器SW)的电压。提供了路径门SW来激活/去激活耦接至选中字线和非选中字线的电气路径以及耦接至多个位线的电气路径以便对与存储单元阵列600的存储块中的选中字线和位线耦接的存储单元执行读操作。在一个实施例中，存储单元阵列600包括多个存储块，所述多个存储块中的每个包括多个存储单元。
在经过一定量的时间之后在电压提供电路100中产生电压。因此，在读命令信号READ施加至非易失性存储器件10之后，如果通过一序列控制过程产生了电压，则不可避免地增加了用来执行读操作的总时间。
例如，在读操作开始之后，如果顺序地执行了一系列过程，则用于执行读操作所花费的时间由执行上面过程中的每个所需的时间和在两个顺序执行的过程之间可能发生的延迟确定，所述一系列过程包括：产生在电压提供电路100中使用的震荡信号；响应于震荡信号来使用电压泵150产生高电源电压；以及使用高电源电压激活耦接至存储单元阵列600的字线WL和位线BL的电气路径。结果，随着执行上面过程中的每个所花费的时间的增加和/或上面过程的数目的增加，执行读操作所花费的时间也增加。
依据一个实施例，非易失性存储器件10基于响应于集成控制信号SMARTMC在控制电路200中基本上同时产生的各种控制信号基本上同时执行上述过程。
电压提供电路100可以基于从控制电路200提供的控制信号在读操作期间激活震荡信号以操作电压泵150，使得电压提供电路100产生用来执行读操作的电压。同时，电压提供电路100可以产生用于选择在其中执行读操作的存储块的电压或通过位线提供的电压。
控制电路200可以包括能够允许伴随读操作的多个操作基于单个命令被同时控制的新逻辑。因此，由于用于执行多个操作的多个部件响应于单个命令而并行地进行操作，所以可以使用于执行读操作所需的时间最小化。
控制电路200基于读命令信号READ和就绪/忙信号RBb产生集成激活信号SMARTMC。集成激活信号SMARTMC可以允许同时控制电压提供电路100、行译码器300、页缓冲器500、列译码器400和存储单元阵列600的操作以执行读操作。
控制电路200可以响应于集成激活信号SMARTMC来产生用于要在电压提供电路100中执行的操作的控制信号、用于要在行译码器300中执行的操作的控制信号、用于要在页缓冲器500中执行的操作的控制信号、和用于要在列译码器400中执行的操作的控制信号，以及将控制信号提供至相应的部件。在一些实施例中，控制电路200包括响应于集成激活信号SMARTMC来产生多个控制信号的控制逻辑。
在控制电路200中响应于集成激活信号SMARTMC所产生的多个控制信号可以分类为电压控制信号和路径控制信号。
电压控制信号控制用来执行读操作的电压的产生。电压控制信号可以包括用于激活电压提供电路100的电压泵150以产生高电压的任何控制信号、用作针对电压泵150的操作的参考信号的震荡信号等等。
这里，用来执行读操作的电压可以包括：施加至存储单元阵列600的选中字线的电压；施加至存储单元阵列600的非选中字线的电压；以及经由路径控制电路提供至存储单元阵列的位线的电压。路径控制电路可以包括：耦接至存储单元阵列600的字线WL的行译码器300、耦接至存储单元阵列600的位线BL的页缓冲器500、以及控制至存储单元阵列600的字线和位线的电气路径连接的切换器SW。
路径控制信号控制电气路径的激活，以便将在电压提供电路100中产生的电压提供至非易失性存储器件10中的相应的部件，例如，字线和位线。上述路径控制电路的电气路径可以由路径控制信号控制。此外，路径控制信号可以控制电气路径将从存储单元阵列600读取的、作为读操作的结果的数据传送至用于将读出数据输出至外部设备的输出电路。
例如，路径控制信号可以包括选择存储单元阵列600的存储块的块选择信号和控制切换器SW的激活的信号。
行译码器300响应于行译码器激活信号RDCEN进行操作，其中行译码器激活信号RDCEN响应于集成激活信号SMARTMC而产生。行译码器300可以将自电压提供电路100提供的读电压Vread、通过电压Vpass、验证电压Vvrf、擦除电压Verase等经由基于地址信号选中的字线WL提供至存储单元阵列600。
列译码器400基于地址信号进行操作以将数据输入路径提供至存储单元阵列600或提供自存储单元阵列600的数据输出路径。
页缓冲器500通过位线BL耦接至存储单元阵列600。页缓冲器500可以暂时储存要在存储单元阵列600中进行编程的数据，然后把储存的数据通过位线BL提供至存储单元阵列600，或者暂时储存从存储单元阵列600读取的数据。
页缓冲器500响应于控制信号(其是响应于集成激活信号SMARTMC而从控制电路200提供的)进行操作、激活耦接至特定位线BL的电气路径、以及通过激活的电气路径将核心电压Vcore提供至位线BL。核心电压Vcore可以由电压提供电路100产生。
在根据本公开的一个实施例的非易失性存储器件10中，控制电路200响应于读命令信号READ和就绪/忙信号RBb来同时产生用于激活与读操作相关联的操作的控制信号。在一个实施例中，当在读命令信号READ激活之后经过预定时间时，就绪/忙信号RBb激活。
另一方面，在相关技术中，当在读命令信号READ输入之后激活了就绪/忙信号RBb时，通过多个顺序过程来执行读操作。具体地，在电压提供电路100中产生高电压且核心电压Vcore通过页缓冲器500被提供至位线之后，顺序地激活行译码器300和切换器SW。这是由于控制与读操作相关联的相应操作的控制信号根据时序逻辑过程被顺序地产生。
然而，在本公开的实施例中，由于各种控制信号基于控制多个操作的集成激活信号SMARTMC来提供，所以可以同时控制电压提供电路100、页缓冲器500、行译码器300以及切换器SW的操作。结果，可以减少在输入读命令信号READ之后执行读操作所花费的总时间。
将参照图2详细地描述根据一个实施例的控制电路的操作。
图2图示了根据一个实施例的控制电路。控制电路200包括集成激活信号发生电路210和控制逻辑220。
集成激活信号发生电路210基于模式信号MODE、读命令信号READ和就绪/忙信号RBb产生集成激活信号SMARTMC。
在另一实施例中，集成激活信号发生电路210基于复位信号RST发起集成激活信号SMARTMC。例如，集成激活信号SMARTMC响应于复位信号RST而变低。
控制逻辑220响应于从集成激活信号发生电路210提供的集成激活信号SMARTMC，同时产生用来控制电压提供电路100(HV)、页缓冲器500(FB)、行译码器300(RDC)和切换器SW的操作的控制信号，以及将产生的控制信号提供至相应的部件。如上所述，在控制逻辑220中产生的控制信号可以包括：电压控制信号，其允许产生用来执行读操作的电压；以及路径控制信号，其控制至在其中执行读操作的存储单元阵列600的字线和位线的电气路径连接。也就是说，控制逻辑220可以响应于集成激活信号SMARTMC来产生用于在电压提供电路100中控制电压产生的控制信号和用于控制通过其将产生的电压提供至存储单元阵列600的电气路径的控制信号。
在本公开的一个实施例中，响应于电压控制信号和路径控制信号可以同时执行电压的产生和电气路径的控制，其中电压控制信号和路径控制信号是响应于集成激活信号SMARTMC而同时产生的，且因而可以使执行读操作花费的总时间最小化。
图3图示了根据本公开的一个实施例的集成激活信号发生电路。集成激活信号发生电路210包括逻辑操作器LO和触发器FF。
逻辑操作器LO基于模式信号MODE和读命令信号READ产生命令接口读信号CI_READ。在一些实施例中，逻辑操作器LO可以对模式信号MODE和读命令信号READ执行与(AND)操作。因此，在一个实施例中，命令接口读信号CI_READ仅当模式信号MODE和读命令信号READ同时激活时激活。
在读操作中，即当读命令信号READ激活时，逻辑操作器LO为触发器FF提供响应于模式信号MODE而激活的命令接口读信号CI_READ。
触发器FF响应于就绪/忙信号RBb而将命令接口读信号CI_READ输出为集成激活信号SMARTMC。当在读命令信号READ激活的状态下就绪/忙信号RBb激活时，集成激活信号SMARTMC可以响应于命令接口读信号CI_READ而激活，并且在图2的控制逻辑220中可以响应于集成激活信号SMARTMC产生上述控制信号。
如上所述，在读操作中，即当读命令信号READ和就绪/忙信号RBb都激活时，由于命令接口读信号CI_READ响应于模式信号MODE而被激活，所以响应于模式信号MODE产生了集成激活信号SMARTMC。因此，即使激活了读命令信号READ，如果模式信号MODE未激活也不能同时执行电压提供电路100、页缓冲器500和行译码器300的操作。
例如，如果模式信号MODE未激活，则如在相关技术中，在就绪/忙信号RBb激活之后，在一定时间间隔可以顺序地激活电压提供电路100、页缓冲器500、行译码器300和切换器SW。
在另一实施例中，复位信号RST发起集成激活信号SMARTMC。例如，触发器FF输出具有预定逻辑状态的集成激活信号SMARTMC，而与读命令信号READ和就绪/忙信号RBb无关。也就是说，触发器响应于复位信号RST而使集成激活信号SMARTMC复位，诸如禁止状态。
图4和图5是图示根据本公开的一个实施例的操作非易失性存储器件的方法的流程图。将参照图1至图3描述该方法。
参见图4，在S410，当模式信号MODE激活时，包括在控制电路200中的集成激活信号发生电路210基于用于指示读操作的开始的读命令信号READ和就绪/忙信号RBb产生集成激活信号SMARTMC。
在S420，控制逻辑220响应于集成激活信号SMARTMC来产生用于控制用来执行读操作的电压的产生的控制信号和用于控制电气路径的控制信号，其中，通过所述电气路径产生的电压被提供至非易失性存储器件的相应部件。
在一些实施例中，用来执行读操作的电压包括：施加至存储单元阵列600的选中字线的电压、施加至存储单元阵列600的非选中字线的电压、和提供至路径控制电路的电压，所述路径控制电路诸如控制至存储单元阵列600、页缓冲器500的电气路径的切换器SW以及控制至存储块的位线BL的电气路径的列译码器400。
如上所述，在控制逻辑220中产生的控制信号可以包括电压控制信号和路径控制信号。稍后将参照图6描述电压控制信号和路径控制信号的具体实例。
参见图5，在S430，电压提供电路100基于从控制电路200提供的多个控制信号产生用来执行读操作的电压。电压提供电路100可以响应于震荡信号而通过操作电压泵150来产生电压。
在S440，响应于从控制电路200提供的多个控制信号，行译码器300、列译码器400、页缓冲器500和切换器SW控制至在其中执行读操作的存储单元阵列600的电气路径连接，使得电压提供电路100产生的电压提供至存储单元阵列600所通过的电气路径激活。用于将电压提供至存储单元阵列600的电气路径还可以基于与来自外部设备的读命令信号READ一起提供的地址信号来确定。
在S450，用来执行读操作的电压通过激活的电气路径提供至存储单元阵列600。如上所述，施加至存储单元阵列600的电压可以通过存储单元阵列600的字线WL和位线BL来提供。
由于步骤S430至S450响应于同时产生的控制信号来执行，所以步骤S430至S450几乎同时执行。依据本公开的一个实施例，由于基于集成激活信号SAMRTMC步骤S430至S450几乎同时执行，所以可以使操作时间最小化。
在S460，页缓冲器500基于施加的电压通过位线BL读取储存在存储单元阵列600中的数据。页缓冲器500暂时储存该数据，然后把该数据输出至外部。页缓冲器500的数据读取操作通过由路径控制信号激活的电气路径来执行。也就是说，产生的电压被提供至存储单元阵列600所通过的电气路径以及用于从存储单元阵列600读出数据的电气路径由控制电路200产生的路径控制信号激活。
图6是图示根据本公开的一个实施例的操作非易失性存储器件的方法的概念图。
参见图6，读命令信号READ通过接口(未示出)提供至命令接口逻辑(CI&CN逻辑)。命令接口逻辑可以对应于图2的集成激活信号发生电路210。然后，如果模式信号MODE处于激活状态时，则当就绪/忙信号RBb激活时，集成激活信号SMARTMC激活。在一个实施例中，集成激活信号SMARTMC响应于就绪/忙信号RBb从“高”的逻辑状态改变至“低”的逻辑状态的下降沿而激活。
包括在控制逻辑220中的新逻辑可以响应于集成激活信号SMARTMC来同时产生各种控制信号。因而，可以产生诸如震荡信号、用于操作电压泵150的激活信号HV_PMPOSCEN、用于产生施加至非选中字线的电压的激活信号HV_PASSPMEN、用于产生施加至选择存储块的选择门SW的电压的激活信号HV_DSSLREGEN以及用于产生施加至选中字线的电压的激活信号HV_READREGEN之类的控制信号，使得图1的电压提供电路100同时产生用来执行读操作的电压。
新逻辑还可以产生诸如核心电压发生信号PB_VCOREEN和将核心电压Vcore提供至特定位线BL的控制信号PB_BLSELTOHV之类的控制信号。结果，电压提供电路100响应于核心电压发生信号PB_VCOREEN来产生核心电压Vcore，以及图1的页缓冲器500响应于控制信号PB_BLSELTOHV来将核心电压Vcore提供至存储单元阵列600的特定位线BL。这里，在电压提供电路100中执行核心电压Vcore的产生。然而，核心电压Vcore是用来执行页缓冲器500的操作的电压，且因而核心电压产生被归类为图6中的页缓冲器500的功能。
新逻辑还可以产生用于控制用来执行读操作的电压被提供至存储单元阵列600所通过的电气路径的控制信号。这样的控制信号可以包括：行译码器激活信号RDCEN、用于激活特定存储块的信号BLCEN、用于将电压路径耦接至非选中位线的切换器信号SW_VPASSTOVUNSEL、用于将电压路径耦接至选中位线的切换器信号SW_VREADTOVSEL、用于选择存储块选择的高电压传送信号SW_PASSPMPTOVBLC以及用于将现有接地状态从选中存储块去除以将高电压传送至选中存储块的信号SW_VBLCTOGND_N。
如上所述，根据本公开的实施例的非易失性存储器件响应于集成激活信号SMARTMC来产生用于同时执行诸如电压发生和电气路径连接之类的功能的控制信号。结果，可以使执行读操作花费的时间最小化。
此外，简化了用来实现根据本公开的一个实施例的操作非易失性存储器件的方法的控制逻辑，且因而还简化了非易失性存储器件的整体操作的实现。此外，由于响应于模式信号MODE选择性地执行非易失性存储器件的操作，所以可以获得驱动灵活性。
本公开的上面实施例是说明性的而非限制性的。各种替换和等同形式是可能的。本发明不受本文所描述的实施例的限制。实施例也不限于任何具体类型的半导体器件。其它的增加、删减或修改基于本公开是明显的，并且意图落入所附权利要求的范围内。
附图中每个元件的标记
10：非易失性存储器件
100：电压提供电路
200：控制电路
300：行译码器
400：列译码器
500：页缓冲器
600：存储单元阵列
通过本发明的实施例可以看出，本发明提供了下面技术方案：
技术方案1.一种非易失性存储器件，包括：
控制电路，其配置成基于指示读操作的开始的读命令信号和就绪/忙信号产生集成激活信号，以及响应于所述集成激活信号来基本上同时产生电压控制信号和路径控制信号；
电压提供电路，其配置成响应于所述电压控制信号来产生用来执行所述读操作的电压；以及
路径控制电路，其配置成响应于所述路径控制信号来控制至在其中执行所述读操作的存储单元阵列的电气路径连接。
技术方案2.如技术方案1所述的非易失性存储器件，其中，所述控制电路包括：
集成激活信号发生电路，其配置成响应于所述读命令信号和所述就绪/忙信号来产生所述集成激活信号；以及
控制逻辑，其配置成响应于所述集成激活信号来同时产生所述电压控制信号和所述路径控制信号。
技术方案3.如技术方案2所述的非易失性存储器件，其中，所述集成激活信号发生电路包括：
逻辑操作器，其配置成基于所述读命令信号和模式信号产生命令接口读信号；以及
触发器，其配置成响应于所述就绪/忙信号来将所述命令接口读信号输出为所述集成激活信号。
技术方案4.如技术方案3所述的非易失性存储器件，其中，所述触发器配置成响应于复位信号来使所述命令接口读信号复位。
技术方案5.如技术方案1所述的非易失性存储器件，其中，所述电压提供电路包括电压泵，并且
其中，所述电压泵配置成：响应于所述电压控制信号来产生要施加至所述存储单元阵列的字线和位线的电压；以及产生控制所产生的电压被提供至所述存储单元阵列的所述字线和所述位线所通过的电气路径的电压。
技术方案6.如技术方案1所述的非易失性存储器件，其中，所述路径控制电路包括：
行译码器，其耦接至所述存储单元阵列的字线；
页缓冲器，其耦接至所述存储单元阵列的位线；以及
切换器，其配置成控制所述行译码器和页缓冲器以及所述存储单元阵列之间的连接。
技术方案7.如技术方案1所述的非易失性存储器件，其中，当在所述读命令信号激活之后经过预定时间时所述就绪/忙信号激活，并且
其中，所述控制电路响应于所述就绪/忙信号来产生所述集成激活信号，以便在基本上相同时间点产生所述电压控制信号和所述路径控制信号。
技术方案8.如技术方案1所述的非易失性存储器件，其中，用来执行所述读操作的所产生的电压包括：施加至所述存储单元阵列的选中字线的电压；施加至非选中字线的电压；以及提供至所述存储单元阵列的位线的电压。
技术方案9.一种操作非易失性存储器件的方法，所述方法包括：
基于指示读操作的开始的读命令信号和就绪/忙信号产生集成激活信号；和
响应于所述集成激活信号,在基本上相同时间点产生用于控制用来执行所述读操作的电压的产生的控制信号和用于控制所产生的电压被提供至存储单元阵列所通过的电气路径的控制信号。
技术方案10.如技术方案9所述的方法，其中，在基本上相同时间点同时产生所述控制信号包括在基本上相同时间点响应于所述集成激活信号来产生电压控制信号和路径控制信号。
技术方案11.如技术方案10所述的方法，还包括：
响应于所述电压控制信号来产生用来执行所述读操作的电压；以及
响应于所述路径控制信号来控制所产生的电压被提供至在其中执行所述读操作的所述存储单元阵列所通过的电气路径。
技术方案12.如技术方案11所述的方法，还包括通过所控制的电气路径向所述存储单元阵列提供用来执行所述读操作的电压。
技术方案13.如技术方案11所述的方法，其中，所述电压控制信号包括振荡信号，并且
其中产生所述电压包括响应于所述振荡信号来驱动电压泵。
技术方案14.如技术方案9所述的方法，其中，产生所述集成激活信号包括：对模式信号和所述读命令信号执行逻辑操作；以及
响应于所述就绪/忙信号来将所述逻辑操作的结果输出为所述集成激活信号。
技术方案15.如技术方案9所述的方法，其中，产生所述集成激活信号包括：通过对模式信号和所述读命令信号执行与操作来产生命令接口读信号；以及响应于所述就绪/忙信号来将所述命令接口读信号提供为所述集成激活信号。

Claims (15)

1.一种非易失性存储器件，包括：
控制电路，其配置成基于指示读操作的开始的读命令信号和就绪/忙信号产生集成激活信号，以及响应于所述集成激活信号来同时产生电压控制信号和路径控制信号；
电压提供电路，其配置成响应于所述电压控制信号来产生用来执行所述读操作的电压；以及
路径控制电路，其配置成响应于所述路径控制信号来控制到存储单元阵列的电气路径连接，在所述存储单元阵列中所述读操作被执行。
2.如权利要求1所述的非易失性存储器件，其中，所述控制电路包括：
集成激活信号发生电路，其配置成响应于所述读命令信号和所述就绪/忙信号来产生所述集成激活信号；以及
控制逻辑，其配置成响应于所述集成激活信号来同时产生所述电压控制信号和所述路径控制信号。
3.如权利要求2所述的非易失性存储器件，其中，所述集成激活信号发生电路包括：
逻辑操作器，其配置成基于所述读命令信号和模式信号产生命令接口读信号；以及
触发器，其配置成响应于所述就绪/忙信号来将所述命令接口读信号输出为所述集成激活信号。
4.如权利要求3所述的非易失性存储器件，其中，所述触发器配置成响应于复位信号来使所述命令接口读信号复位。
5.如权利要求1所述的非易失性存储器件，其中，所述电压提供电路包括电压泵，并且
其中，所述电压泵配置成：响应于所述电压控制信号来产生要施加至所述存储单元阵列的字线和位线的电压；以及产生控制所产生的电压被提供至所述存储单元阵列的所述字线和所述位线所通过的电气路径的电压。
6.如权利要求1所述的非易失性存储器件，其中，所述路径控制电路包括：
行译码器，其耦接至所述存储单元阵列的字线；
页缓冲器，其耦接至所述存储单元阵列的位线；以及
切换器，其配置成控制所述行译码器和页缓冲器以及所述存储单元阵列之间的连接。
7.如权利要求1所述的非易失性存储器件，其中，当在所述读命令信号激活之后经过预定时间时所述就绪/忙信号激活，并且
其中，所述控制电路响应于所述就绪/忙信号来产生所述集成激活信号，以便在相同时间点产生所述电压控制信号和所述路径控制信号。
8.如权利要求1所述的非易失性存储器件，其中，用来执行所述读操作的所产生的电压包括：施加至所述存储单元阵列的选中字线的电压；施加至非选中字线的电压；以及提供至所述存储单元阵列的位线的电压。
9.一种操作非易失性存储器件的方法，所述方法包括：
基于指示读操作的开始的读命令信号和就绪/忙信号产生集成激活信号；和
响应于所述集成激活信号,在相同时间点产生用于控制用来执行所述读操作的电压的产生的控制信号和用于控制电气路径的控制信号，所产生的电压通过所述电气路径而被提供至存储单元阵列。
10.如权利要求9所述的方法，其中，在相同时间点同时产生所述控制信号包括在相同时间点响应于所述集成激活信号来产生电压控制信号和路径控制信号。
11.如权利要求10所述的方法，还包括：
响应于所述电压控制信号来产生用来执行所述读操作的电压；以及
响应于所述路径控制信号来控制所述电气路径，所产生的电压通过所述电气路径而被提供至被执行所述读操作的所述存储单元阵列。
12.如权利要求11所述的方法，还包括通过所控制的电气路径向所述存储单元阵列提供用来执行所述读操作的电压。
13.如权利要求11所述的方法，其中，所述电压控制信号包括振荡信号，并且
其中产生所述电压包括响应于所述振荡信号来驱动电压泵。
14.如权利要求9所述的方法，其中，产生所述集成激活信号包括：
对模式信号和所述读命令信号执行逻辑操作；以及
响应于所述就绪/忙信号来将所述逻辑操作的结果输出为所述集成激活信号。
15.如权利要求9所述的方法，其中，产生所述集成激活信号包括：
通过对模式信号和所述读命令信号执行与操作来产生命令接口读信号；以及
响应于所述就绪/忙信号来将所述命令接口读信号提供为所述集成激活信号。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102393425B1 (ko) * 2015-10-20 2022-05-03 에스케이하이닉스 주식회사 반도체장치 및 반도체시스템
US20180059933A1 (en) * 2016-08-26 2018-03-01 Sandisk Technologies Llc Electrically-Buffered NV-DIMM and Method for Use Therewith
TWI603336B (zh) * 2017-01-25 2017-10-21 新唐科技股份有限公司 電源電路及其記憶體裝置
KR102474035B1 (ko) * 2017-08-18 2022-12-06 에스케이하이닉스 주식회사 데이터 저장 장치 및 그것의 동작 방법
KR102526608B1 (ko) 2018-02-27 2023-05-02 에스케이하이닉스 주식회사 전자 장치 및 그것의 동작 방법

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102314941A (zh) * 2010-07-06 2012-01-11 三星电子株式会社 非易失性存储器件、存储***和执行读操作的方法
CN103996415A (zh) * 2013-01-18 2014-08-20 三星电子株式会社 非易失性存储器件、存储***及相关控制方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW407234B (en) * 1997-03-31 2000-10-01 Hitachi Ltd Semiconductor memory device, non-volatile semiconductor memory device and data reading method thereof
US6462998B1 (en) * 1999-02-13 2002-10-08 Integrated Device Technology, Inc. Programmable and electrically configurable latch timing circuit
US7827348B2 (en) * 2000-01-06 2010-11-02 Super Talent Electronics, Inc. High performance flash memory devices (FMD)
JP2002026254A (ja) * 2000-07-03 2002-01-25 Hitachi Ltd 半導体集積回路および不揮発性メモリ
JP2006065922A (ja) * 2004-08-25 2006-03-09 Toshiba Corp 半導体記憶装置
US7983099B2 (en) * 2007-12-20 2011-07-19 Mosaid Technologies Incorporated Dual function compatible non-volatile memory device
US8009478B2 (en) * 2009-10-05 2011-08-30 Micron Technology, Inc. Non-volatile memory apparatus and methods
KR101903095B1 (ko) 2011-11-21 2018-10-02 삼성전자주식회사 불휘발성 메모리 장치 및 불휘발성 메모리 장치를 제어하는 컨트롤러의 동작 방법
US9064590B2 (en) * 2012-03-02 2015-06-23 Kabushiki Kaisha Toshiba Driving method of semiconductor storage device and semiconductor storage device

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102314941A (zh) * 2010-07-06 2012-01-11 三星电子株式会社 非易失性存储器件、存储***和执行读操作的方法
CN103996415A (zh) * 2013-01-18 2014-08-20 三星电子株式会社 非易失性存储器件、存储***及相关控制方法

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