JP2005196931A

JP2005196931A - 不揮発性半導体メモリ装置及びそのプログラム方法

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Publication number: JP2005196931A
Application number: JP2004179712A
Authority: JP
Inventors: Kyeong-Han Lee; ▲キョン▼ 翰李; Shun Ri; 濬李
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2003-12-30
Filing date: 2004-06-17
Publication date: 2005-07-21
Also published as: US20050141283A1; KR20050068554A; US7064986B2; DE102004038417B4; DE102004038417A1; KR100541819B1

Abstract

【課題】ローディングが相対的に大きいワードラインに対してもプログラムループ回数を減らすことができ、全体のプログラム動作と関連したプログラムループ回数の分布が減少する不揮発性半導体メモリ装置及びそのプログラム方法を提供する。
【解決手段】複数のワードラインのうち少なくとも一つの特定のワードラインをさすロウアドレスを予め貯蔵する貯蔵部と、プログラム動作モードで印加されたロウアドレスが前記貯蔵されたロウアドレスと一致する場合、前記特定のワードラインを除いた残りのワードラインに印加されるスタートプログラム電圧のレベルとは異なったレベルを有するスタートプログラム電圧を前記特定のワードラインに提供するためのプログラム電圧供給部とを備える。
【選択図】図１

Description

本発明は、不揮発性半導体メモリ装置に係るもので、特にフローティングゲートを有するメモリセルにプログラムを行うプログラム回路を備えた不揮発性半導体メモリ装置及びそのプログラム方法に関する。

米国特許番号第６，３３５，８８１号 IEEE Journal of Solid-State Circuits, vol. 30, No. 11, Nov. 1995, pp.1149-1156(Suh, Kang-Deog, et al.) 一般に、フラッシュEEPROMなどのような不揮発性半導体メモリ装置は、携帯用電子システムのデータ貯蔵装置として広く用いられている。多様な種類の不揮発性半導体メモリ装置のうちNANDセルタイプメモリセルアレイを有するNANDフラッシュ半導体メモリ装置は、メモリセルの集積度が相対的に優れ、フラッシュ消去が可能なメモリとして本分野で広く知られている。NANDフラッシュ半導体メモリ装置でプログラムの動作時に選択されたワードラインには電源電圧よりも相対的に高い高電圧（例えば、１５V乃至２０V）が印加される。

NANDフラッシュ半導体メモリ装置のプログラム方法に関する技術の例は、米国で２００２年１月１日付でキムゾングハのほか多数に特許査定された特許文献１の米国特許番号第６，３３５，８８１号に開示され、ここにリファレンスとして含まれる。

また、プログラムされるメモリセルのしきい値電圧分布の幅を粗密に作るために「Incremental Step Pulse Programming scheme」のプログラム方法がまた本分野に開示されている。前記ISPPスキームでプログラム電圧Vpgmは反復されるプログラムサイクルの間に最小電圧から最大電圧までに段階的に増加される一定幅のパルス形態を有する。このようなISPPスキームは「A 3.3V 32Mb NAND Flash Memory with Incremental Step Pulse Programming Scheme」との題目で、非特許文献１のIEEE Journal of Solid-State Circuits, vol. 30, No. 11, Nov. 1995, pp.1149-1156(Suh, Kang-Deog, et al.)に開示され、ここにリファレンスとして含まれる。

上記のようなNANDフラッシュ半導体メモリ装置のプログラム動作モードにおいて選択されたメモリセルと連結されたビットラインは電源電圧から接地電圧のレベルに変化され、選択されたメモリセルのコントロールゲートと連結されたワードラインにはプログラム電圧が結果的に印加され、非選択のメモリセルのコントロールゲートと連結されたワードラインにはパス電圧が印加される。

選択されたワードラインにプログラム電圧が結果的に印加される過程をより詳しく説明すると、全てのワードラインに一応前記パス電圧が印加された後、選択されたワードラインのみに前記プログラム電圧のスタートプログラム電圧（例えば１５．５V）が一定時間（例えば、１５マイクロ秒）の間印加される。次いで、公知のプログラムベリファイリード動作が行われ、ベリファイの結果がフェイルであれば、プログラムループ回数が増加されて、前記選択されたワードラインにはスタートプログラム電圧より一定のレベルだけ増加したプログラム電圧（例えば１６V）が一定時間の間印加される。前記プログラムループ回数は例えば１２回まで設定することができる。

ここで、プログラムループ回数は選択されたワードラインに印加されるプログラム電圧のレベルとプログラム電圧の印加された時間に依存する。即ち、プログラム電圧が高いほど、且つ、プログラム電圧の印加された時間が長いほど、プログラムループ回数は減少する。しかし、メモリセルブロック内でワードラインの位置及びアーキテクチャは互いに同一でないため、プログラムループ回数の分布が比較的大きく表われる。例えば、１６個のメモリセルが直列に連結されたメモリセルストリングがメモリセルブロック当り存在するとすれば、一番目と１６番目のメモリセルと連結された一番目及び１６番目のワードラインはほかのワードラインに比べ寄生するローディングキャパシタンスが大きいため、前記ワードラインに対するプログラムのときにプログラムループ回数は相対的に他のワードラインに対するプログラムループ回数よりも多くなる。そして、プログラムループ回数の分布が大きくなると、全体のプログラム動作に掛かる時間が増加し、プログラム動作だけでなくリード動作の効率性も低下する。

上述のように、従来の不揮発性半導体メモリ装置のプログラム方法は各ワードラインが有するローディングとは無関係に選択されたワードラインに同一のレベルのスタートプログラム電圧を印加した後、ISPP方式でプログラム電圧を増加させてきたので、プログラムループ回数の信号を減らすことが難しいとの問題点があった。

そこで、本発明の目的は上記のような従来の問題点を解決することができる不揮発性半導体メモリ装置を提供することにある。

本発明の他の目的は、プログラムループ回数の分布を減らし得るプログラム回路を備えた不揮発性半導体メモリ装置を提供することにある。

本発明のさらに他の目的は、ワードライン別にスタートプログラム電圧を差等的に用いる不揮発性半導体メモリ装置及びそのプログラム方法を提供することにある。

本発明のさらに他の目的は、チップの占有面積を大きく増加させず、且つ、ワードラインのうちプログラムループ回数が平均プログラムループ回数よりも多いと判断される一部のワードラインに対し、初期印加プログラム電圧をより高く印加することができるプログラム回路を備えた不揮発性半導体メモリ装置及びそのプログラム方法を提供することにある。

このような目的を達成するため本発明による不揮発性半導体メモリ装置でのプログラム方法は、複数のワードラインのうち少なくとも一つの特定のワードラインを指すロウアドレスを予め貯蔵する段階と、プログラム動作モードで印加されたロウアドレスが前記貯蔵されたロウアドレスと一致する場合に、前記特定のワードラインを除いた残りのワードラインに印加されるスタートプログラム電圧のレベルとは異なったレベルを有するスタートプログラム電圧を前記特定のワードラインに印加する段階と、を備える。

前記特定のワードラインはほかのワードラインに比べ別のプログラム電圧が印加される必要のないワードラインであり、前記特定のワードラインに提供される前記スタートプログラム電圧のレベルは前記特定のワードラインを除いた残りのワードラインに印加されるスタートプログラム電圧のレベルよりも高いほうが好ましい。また、前記プログラム動作モードの間に印加されるプログラム電圧はプログラムループカウント値が設定された制限値以内で増加するたびごとに、前記第１及び第２スタートプログラム電圧から一定のレベルだけ段階的に増加する電圧であり、前記特定のワードラインはメモリセルアレイのブロックごとに同一の行または他の行に位置するワードラインであることができる。

また、本発明による不揮発性半導体メモリ装置においてプログラム回路は、複数のワードラインのうち少なくとも一つの特定のワードラインを指すロウアドレスを予め貯蔵する貯蔵部と、プログラム動作モードで印加されたロウアドレスが前記貯蔵されたロウアドレスと一致する場合、前記特定のワードラインを除いた残りのワードラインに印加されるスタートプログラム電圧のレベルとは異なったレベルを有するスタートプログラム電圧を前記特定のワードラインに提供するためのプログラム電圧供給部と、を備える。

ここで、前記特定のワードラインは前記複数のワードラインに連結されたメモリセルに対するプログラムループ回数のテスト結果より選択されたワードラインであり、前記貯蔵部は好ましくはカッティング可能なヒューズ素子を用いたヒューズプログラミングにより前記特定のワードラインをさすロウアドレスを貯蔵することができる。また、前記プログラム電圧供給部は前記プログラム動作モードで印加されたロウアドレスが前記貯蔵されたロウアドレスと一致しない場合には第１スタートプログラム電圧をプログラムスタート電圧として供給し、一致する場合には前記第１スタートプログラム電圧よりも高い第２スタートプログラム電圧をプログラムスタート電圧として供給することができる。ここで、前記プログラム電圧供給部はプログラムループカウント値が設定された制限値以内で増加するたびごとに、前記第１及び第２スタートプログラム電圧から一定のレベルだけ段階的に増加する電圧を供給することができる。

また、本発明による不揮発性半導体メモリ装置は、複数のビットラインと複数のワードラインにマトリックス形態に連結されたメモリセルを含むメモリセルアレイと、前記ワードラインのうち特定のワードラインをさすロウアドレス情報を予め貯蔵するストレージ部と、プログラム動作モードで印加されたロウアドレスが前記ストレージ部に貯蔵されたロウアドレス情報に一致する場合にマッチ信号を発生するマッチ信号発生部と、前記マッチ信号が非活性化状態にある場合には第１ループカウンティング信号を生成し、前記マッチ信号が活性化状態の場合には第２ループカウンティング信号を生成するプログラムループカウンティング信号発生部と、前記第１ループカウンティング信号に応じて第１スタートプログラム電圧をプログラムスタート電圧として発生し、前記第２ループカウンティング信号に応じて前記第１スタートプログラム電圧よりも高い第２スタートプログラム電圧をプログラムスタート電圧として発生するプログラム電圧発生部と、プログラム動作モードの間にパス電圧、リード電圧及び前記プログラム電圧発生部から提供されるプログラム電圧のうち一つをロウアドレスデコーディング情報に従い前記ワードラインに印加する行ラインレベル選択部と、を備える。

好ましくは、前記特定のワードラインは前記複数のワードラインに連結されたメモリセルに対するプログラムループ回数のテスト結果より選択されたワードラインであり、前記プログラム電圧発生部は前記第１、第２ループカウンティング信号の値が設定された制限値以内で増加するたびごとに前記第１及び第２スタートプログラム電圧から一定のレベルだけ段階的に増加する電圧を発生することができる。また、前記メモリセルアレイは互いに直列に連結された複数のメモリセルを有するメモリセルストリングが対応するビットラインに選択トランジスタを通じてそれぞれ連結され、それぞれのメモリセルストリング内で互いに同一の行に配列された複数のメモリセルは対応するワードラインに共通に連結されたNANDタイプセルブロックを複数具備し、前記ストレージ部はカッティング可能な複数のヒューズを含むヒューズオプションストレージ部であることができる。好ましくは、前記第２ループカウンティング信号は前記第１ループカウンティング信号の正数倍であることができる。

このような本発明の構成によると、ローディングが相対的に大きいワードラインに対してもプログラムループ回数を減らすことができるため、全体のプログラム動作と関連したプログラムループ回数の分布が減少することになる。従って、プログラム動作の高速化及び動作効率性が得られる。

以下、本発明の実施形態に従いスタートプログラム電圧を差等的に用いる不揮発性半導体メモリ装置及びそのプログラム方法の例が添付図を参照して説明される。他の図面にそれぞれ表示されていても同一または類似な機能を有する構成要素には同一または類似の参照符号が付される。以下の実施形態で多くの詳細な図面を参照して説明されているが、これは本分野の通常の知識を有する者に本発明を理解してもらうために行われるものであり、別の意図はなく、これに本発明が限定されるものではない。

図１は本発明の実施形態による不揮発性半導体メモリ装置のプログラム関連の回路ブロック図、図２は図１のセルブロック１１０と行ラインレベル選択部４０間の具体的連結関係を示す回路図である。また、図３は図１のマッチ信号発生部５０の詳細及び貯蔵部の詳細を示す例示的回路図である。

図１に示すように、アドレスバッファ１０、ロウデコーダ２０、ブロック選択部３０、行ラインレベル選択部４０、マッチ信号発生部５０、プログラムループカウンティング信号発生部６０、プログラム電圧発生部７０、メモリセルアレイ１００、ページバッファ１２０、及びコラムデコーダ１４０が設けられる。

ここで、前記行ラインレベル選択部４０、マッチ信号発生部５０、プログラムループカウンティング信号発生部６０、及びプログラム電圧発生部７０はプログラム動作のためのプログラム回路のプログラム電圧供給部として機能する。

前記プログラム回路は複数のワードラインのうち少なくとも一つ以上の特定のワードラインをさすロウアドレスを予め貯蔵する貯蔵部（図３の第１乃至第５ヒューズオプション部）と、プログラム動作モードで印加されたロウアドレスが前記貯蔵されたロウアドレスと一致する場合、前記特定のワードラインを除いた残りのワードラインに印加されるスタートプログラム電圧のレベルとは異なったレベルを有するスタートプログラム電圧を前記特定のワードラインに提供するためのプログラム電圧供給部４０、５０、６０、７０とを含む。

前記メモリセルアレイ１００は、図２に示すように、互いに直列に連結された複数のメモリセルM０〜M１５を有するメモリセルストリングMCSが対応するビットラインBL0〜BLiに選択トランジスタSSTを通じてそれぞれ連結され、それぞれのメモリセルストリングMCS内で互いに同一の行に配列された複数のメモリセルが対応するワードラインWL０〜WL１５に共通に連結された複数個のNANDタイプセルブロック１１０〜１１４を備える。図２において、それぞれのメモリセルストリングを構成するEEPROMセルトランジスタM15〜M０はストリング選択トランジスタSSTのソースとグラウンド選択トランジスタGSTのドレイン間に直列に連結され、各メモリセルストリング内でストリング選択トランジスタSSTのドレインは対応するビットラインに連結され、グラウンド選択トランジスタGSTのソースは共通ソースラインCSLに連結される。ストリング選択トランジスタSSTの各ゲートはストリング選択ラインSSLに共通に連結され、グラウンド選択トランジスタGSTのゲートはグラウンド選択ラインGSLに共通に連結される。各ストリングのEEPROMセルトランジスタM15〜M０のコントロールゲートはワードラインWL０〜WL１５のうち対応するワードラインに共通に連結され、各ビットラインBL1〜BLiはページバッファ１２０に動作的に連結される。前記EEPROMセルトランジスタとしての複数のメモリセルM０〜M１５は初期に、例えば約−３Vのしきい値電圧を有するように消去される。メモリセルをプログラムするため、所定時間の間に選択されたメモリセルのワードラインに高電圧を印加すると、前記選択されたメモリセルが一層高いしきい値電圧に変化する一方、プログラムのときに選択されないメモリセルのしきい値電圧は変化しない。

図３の第１乃至第５ヒューズオプション部５１a〜５１eからなる前記貯蔵部（またはストレージ部）には前記ワードラインWL０〜WL15のうち少なくとも一つ以上の特定のワードラインをさすロウアドレス情報が、図４に示されるようなヒューズオプション部内でのヒューズカッティングにより予め貯蔵される。図４は図３の各ヒューズオプション部５１の詳細を示す例示的回路図で、ポリシリコンなどのような材質で形成されるヒューズFU、N型MOSトランジスタNM１、NM２、及びインバータIN１〜IN３から構成される。前記ヒューズFUのカッティングまたはノーカッティングにより１ビットのロウアドレスが貯蔵され、ヒューズFUのカッティングの際に貯蔵されたロウアドレスの１ビットFXiはパワーアップ信号が印加されるときにハイレベルで出力される。従って、４個のヒューズオプション部は４ビットのロウアドレスを貯蔵できるし、４ビットのヒューズプログラムにより１６本のワードラインのうち一つの特定のワードラインを指定できる。ここで、ヒューズプログラムはヒューズをカッティングするかまたはノーカッティングとすることにより任意の情報を貯蔵することを意味し、本発明でのメモリセルに対するデータプログラム動作とは異なる意味である。

前記マッチ信号発生部５０は、図３の右側部分に示されるように、排他的NORゲート５２a〜５２ｄ、NANDゲート５３、インバータ５４、及びNORゲート５５からなり、プログラム動作モードで印加されたロウアドレスAX０、AX１、AX２、AX３が前記ストレージ部に貯蔵されたロウアドレス情報と一致する場合にマッチ信号を発生する。例えば、１６番目のワードラインWL１５を選択するためのロウアドレスが論理レベル１１１１であると仮定すると、前記ロウアドレス１１１１とイネーブル信号に対する情報は前記第１乃至第５ヒューズオプション部５１a〜５１ｅからなる前記ストレージ部に貯蔵される。プログラム動作モードの下でセルブロック内のプログラムするメモリセルのワードラインをさすロウアドレスが１１１１として印加される場合、前記ＮＯＲゲート５５で発生される前記マッチ信号の論理状態はハイとして表われる。

前記プログラムループカウンティング信号発生部６０は、前記マッチ信号が非活性化状態にある場合には第１ループカウンティング信号ＬＯＯＰ０を生成し、前記マッチ信号が活性化状態である場合には第２ループカウンティング信号ＬＯＯＰ１を生成するため、図５及び図６のように構成される。図５及び図６は図１のプログラムループカウンティング信号発生部６０の第１、第２具現例をそれぞれ示す回路図で、図７は図５及び図６に使用されたフリップフロップ回路の細部を示す詳細回路図である。

前記プログラム電圧発生部７０は、図８に示すように、高電圧発生器７６を含む公知の回路で構成されて、前記第１ループカウンティング信号ＬＯＯＰ０に応じて第１スタートプログラム電圧（例えば１５．５Ｖ）をプログラムスタート電圧として発生し、前記第２ループカウンティング信号ＬＯＯＰ１に応じて前記第１スタートプログラム電圧よりも高い第２スタートプログラム電圧（例えば１６Ｖ）をプログラムスタート電圧として発生する。ここで、一つのプログラム電圧発生部７０から互いに異なったレベルのスタートプログラム電圧が生成されるため、プログラム電圧発生部の具現によるチップ占有面積の負担は最小化される。

前記行ラインレベル選択部４０のうちワードラインレベルセレクタは、図９に示されるようなスイッチポンプ４０８、４０９、４１０を含む構成をそれぞれ有し、プログラム動作モードの間にパス電圧ＶＰＡＳＳ、リード電圧ＶＲＥＡＤ、及び前記プログラム電圧発生部から提供されるプログラム電圧ＶＰＧＭ１、ＶＰＧＭ２のうち一つをロウアドレスデコーディング情報DRADDiに従い前記ワードラインに印加する。前記図９は図２のワードラインレベルセレクタ４２〜４５の詳細を示す例示的回路ブロック図で、図１０は図９に係る動作タイミング図である。図１１には前記図９内のスイッチポンプ４０８〜４１０の詳細例が示される。

図１２及び図１３は典型的なプログラム方法と本発明によるプログラム方法を互いに比較するために提示したプログラム電圧印加波形図である。図１２には、従来の典型的なISPPプログラム方法による電圧波形が示される。理解を助けるために図２と関連付けて説明すると、プログラム動作モードの初期に全てのワードラインWL０〜WL１５にはパス電圧VPASSが印加される。このとき、ストリング選択ラインSSLの電圧レベルは電源電圧のレベルで約１．０Vに変化し、グラウンド選択ラインGSLは接地電圧のレベルに変化し、選択されたビットラインだけが接地レベルに変化する。例えば、1番目のビットラインBL０に連結された１６番目のメモリセルM１５をプログラムする場合であれば、プログラム動作モードの初期以後に第１６番目ワードラインWL１５のみにプログラム電圧A１が印加される。パス電圧VPASSが一応印加されてから、始めに印加されるプログラム電圧A１は本発明の説明でスタートプログラム電圧として称される。例えば、一番目プログラムループでスタートプログラム電圧A１が１５．５Vだけ印加された場合、２番目プログラムループでプログラム電圧A２は１５．５Vから０．５Vだけ増加した１６Vが印加される。プログラムループの回数が増加して最後番目プログラムループでは約２０V以上のプログラム電圧が印加される。図１２のような従来のプログラム進行は全てのワードラインに対し例外なしに同一の方式により行われる。従って、従来は特定のワードライン、例えばストリング方向にローディングキャパシタンスが相対的に大きい１番目のワードラインまたは１６番目ワードラインをプログラムする場合、プログラムループ回数は相対的に他のワードラインに対するプログラムループ回数よりも多くなって、プログラムループ回数の分布は増加する。

そこで、このような問題を解決するために本発明では、図１３に示すように、１番目ワードラインまたは１６番目ワードラインをプログラムする場合、２番目乃至１５番目ワードラインに印加されるスタートプログラム電圧（例えば１５．５V）よりも高いスタートプログラム電圧（例えば１６V）を最初から印加する。つまり、本発明の実施形態で用いられるスタートプログラム電圧は２種類である。選択されたワードラインが２番目乃至１５番目ワードラインのうち一つである場合、スタートプログラム電圧は１５．５Vに生成され、選択されたワードラインが１番目または１６番目ワードラインである場合にはスタートプログラム電圧は１６Vに生成される。便宜上前者のスタートプログラム電圧を第１スタートプログラム電圧とすれば、後者の電圧は第２スタートプログラム電圧と命名されることになる。一方、特定のワードラインが１番目または１６番目ワードラインと説明の便宜上定められたが、任意のワードラインであるとすることもできる。前記特定のワードラインの決定は前記複数のワードラインに連結されたメモリセルに対するプログラムループ回数のテスト結果により選択されることが好ましい。例えば、メモリセルの工程変化及びアーキテクチャに起因して３番目ワードラインWL２のプログラムループ回数が一番多い場合、３番目ワードラインをさすロウアドレス情報が前記ストレージ部に貯蔵される。従って、３番目ワードラインにプログラム電圧を印加する際、第２スタートプログラム電圧が他のワードラインに印加される第１スタートプログラム電圧とは差等的に印加される。図１３で上部の電圧印加波形は図１２の場合と同一であるが、選択されたワードラインが１番目または１６番目ワードラインである場合に中間の電圧印加波形に示すようにスタートプログラム電圧B１が１６Vで与えられる。ここで、第２スタートプログラム電圧B１として便宜上１６Vを与えたが、１６．５Vまたは１７Vなどのように任意の電圧レベルに設定することができる。勿論、前記ワードラインに印加されるプログラム電圧のレベルはループを重ねるほど上記のISPP方式により増加される。図１３のようにワードライン別に差等的プログラム電圧印加を行うことにより、プログラムループ回数の分布が減少または最小化されることは明白である。

図１４は本発明によるプログラム方法の特徴を示したプログラム動作制御フローチャートで、段階S１０乃至段階S１８からなる。前記段階は本発明のプログラム方法の概要を説明するために提示されたもので、コンピュータなどのような制御装置により順次実行することを意味しない。以下、図１４の段階が順次具体的に説明される。

まず、エレクトリックダイソーティング（EDS）テストを行い、プログラムループ分布情報を得る段階S１０は図１のような回路機能を行う不揮発性半導体メモリ装置をウェハに大量製造した後、ウェハレベルで個別チップごとにテストを行うことにより達成される。このようなEDSテストでのプログラムループ分布情報は、実際のプログラム動作と同一の条件で各メモリセルに対してプログラムを行った結果より得られる。例えば、１６番目ワードラインに連結されたメモリセルのプログラムテストの際に１１回のプログラムループが実施され、他のワードラインに対しては平均７回以下のプログラムループが実施されたと仮定すれば、プログラムループ回数の分布は比較的大きいと判明する。従って、プログラムループ分布情報を前記段階S１０で得た後に段階S１１、S１２が行われる。

段階S１１では、例えば１６番目ワードラインを選択するロウアドレス情報がヒューズストレージ部内に貯蔵される。段階S１２ではプログラム動作モードでロウアドレスがアドレスバッファ１０に印加されることだけが行われる。具体的には、図３の第１乃至第５ヒューズオプション部５１a〜５１eをそれぞれ構成する図４のヒューズFUがレーザーなどのような光源によりブローイングされる。よって、前記ストレージ部には１６番目ワードラインを選択するロウアドレス情報（論理レベル１１１１）とイネーブル情報（論理レベル１）が貯蔵される。もし、１番目ワードラインを選択するロウアドレス情報を前記ストレージ部に貯蔵する場合は、前記第５ヒューズオプション部５１e内のヒューズだけがカッティングされ、第１乃至第４ヒューズオプション部５１a〜５１ｄ内のヒューズはカッティングされない。この場合に前記ストレージ部には１番目ワードラインを選択するロウアドレス情報（論理レベル００００）とイネーブル情報（論理レベル１）が貯蔵される。従って、図３のマッチ信号発生部５０内の論理ゲートの動作により前記ストレージ部内に貯蔵されたロウアドレス情報と同一のロウアドレスがアドレスバッファ１０から出力されると、段階S１３の実行によりマッチ信号の出力論理レベルはハイとなる。例えば、前記ストレージ部に１６番目ワードラインを選択するロウアドレス情報（論理レベル１１１１）とイネーブル情報（論理レベル１）が貯蔵され（S１１）、１６番目ワードラインを選択するロウアドレスが論理レベル１１１１としてプログラム動作モードで印加された（S１２）と仮定すれば、前記マッチ信号発生部５０内の排他的NORゲート５２a〜５２ｄの全ての入力端は論理レベルハイとなって、排他的NORゲート５２a〜５２ｄの出力レベルは全てハイとなる。よって、NANDゲート５３の出力はローになり、インバータ５４の出力もローになる。従って、NORゲート５５は全ての入力がローであるため、ハイを出力し、これはマッチ信号の出力レベルになる（S１３）。つまり、段階S１３の実行によりマッチ信号がハイに活性化されると、図１のプログラムループカウンティング信号発生部６０は第２スタートプログラム電圧が発生されるようにするカウンティング信号を出力する。前記カウンティング信号の出力は段階S１４の実行に含まれる。一方、段階S１５の実行は通常第１スタートプログラム電圧の生成のためのものである。

以下、前記段階S１４の実行過程が詳しく説明される。図５には、NORゲートNOR１、インバータIN１、第１乃至第４フリップフロップF１〜F４、NANDゲートND1〜ND１２、及びインバータI１〜I１２の連結構成を有するプログラムループカウンティング信号発生部６０aの一例が示される。ここで、前記第１乃至第４フリップフロップF1〜F4はそれぞれ図７に示されるように、インバータIN1〜IN３、第１乃至第４パスゲートPG1〜PG４、及び第１乃至第４NORゲートNOR１〜NOR４からなる。図５において印加される信号INT_PPWRUP、PGM_PGMEND、Match、PVFRDはパワーアップ信号、プログラム終了信号、前記マッチ信号、及びベリファイリード信号をそれぞれ指す。前記ベリファイリード信号はベリファイ動作の実行後にプログラムの対象となるメモリセルに対し、プログラムフェイルとなった場合のみにハイとして印加される信号である。

前記マッチ信号がローとして印加され前記第１乃至第４フリップフロップF1〜F４がリセットされた場合、前記第１乃至第４フリップフロップF１〜F４の出力端Qには全てローが出力され、反転出力端ｎQには全てハイが出力されるため、NANDゲートND１の出力だけがローになる。よって、インバータI１の出力信号LOOP０だけがハイに出力され、残りのインバータI２〜I１２の出力は全てローになる。以後、前記ベリファイリード信号PVFRDがハイとしてクロック端に印加されると、前記第１乃至第４フリップフロップF１〜F４が１２ビット２進カウンターで増加カウンティング動作を行うことにより、前記第１フリップフロップF１の出力端Qにはハイが出力される。よって、インバータI２の出力信号LOOP１だけがハイに出力される。続いて、前記ベリファイリード信号PVFRDがハイとしてクロック端に印加されるたびごとに、出力信号LOOP２,３,４,…,１１は順次ハイに出力される。

上述の説明より、マッチ信号が非活性化状態にある場合には、第１スタートプログラム電圧が生成されるようにする第１ループカウンティング信号LOOPOが第一に生成されることがわかる。また、前記ベリファイリード信号PVFRDがハイに印加されるたびごとに、ISPP方式によりプログラム電圧を増加させるための第２乃至第１２ループカウンティング信号LOOP１〜LOOP１１が順次論理レベルハイとして出力されることがわかる。

以下、マッチ信号が活性化された場合に、どのように始めからすぐに第２ループカウンティング信号LOOP１が発生されるかが説明される。前記マッチ信号が前記第１フリップフロップF１のセット端子Sに印加されるため、前記第１フリップフロップF１の出力端Q１にはハイが出力され、反転出力端ｎQにはローが出力される。従って、NANDゲートND２の全ての入力はハイとなって、インバータI２の出力はハイになる。このとき、他の残りのインバータI１、I３〜I１２の出力は全てロー状態を有する。これよりマッチ信号が活性化状態にある場合には、第２スタートプログラム電圧が生成されるようにする第２ループカウンティング信号LOOP１が始めから生成されることがわかる。また、前記ベリファイリード信号PVFRDがハイとして印加されるたびごとに、ISPP方式によりプログラム電圧を増加させるための第３乃至第１２ループカウンティング信号LOOP２〜LOOP１１が順次論理レベルハイに出力されることがわかる。

図６には、図５の回路構成と類似してNORゲートNOR１、インバータIN１〜IN５、第１乃至第４NANDゲートNAD１〜NAD４、ヒューズオプション部FU０１〜FU０４、第１乃至第４フリップフロップF１〜F４、NANDゲートND１〜ND１２、及びインバータI１〜I１２の連結構成を有するプログラムループカウンティング信号発生部６０ｂの一例が示される。図６の場合には前記ヒューズオプション部FU０１〜FU０４のヒューズカッティングにより任意のループカウンティング信号を始めからハイレベルに作ることが可能になる。例えば、ヒューズオプション部FU０２のヒューズをカッティングすることにより第２フリップフロップF２がセットされる場合、第２スタートプログラム電圧が生成されるようにする第４ループカウンティング信号LOOP３が始めから生成される。そして、前記ベリファイリード信号PVFRDがハイに印加されるたびごとに、ISPP方式によりプログラム電圧を増加させるための残りのループカウンティング信号LOOP４〜LOOP１１が順次ハイとして出力される。

これまではループカウンティング信号の発生に関する説明であるが、これからはプログラム電圧発生部７０の動作が図８を用いて説明される。前記第１ループカウンティング信号LOOPOがハイとして印加される場合、図８のデバイディング抵抗R０〜Rnのうちデバイディング抵抗R０の一端に連結されたN型MOSトランジスタT０だけがターンオンされ、残りのN型MOSトランジスタT１〜Tｎはターンオフ状態になる。従って、ノードNO１と接地端子間には抵抗R０だけが連結された状態になる。上部抵抗Ruと抵抗R０の抵抗比によるデバイディング電圧Vdvdは比較器７４の反転端子−に印加され、基準電圧Vrefは前記比較器７４の非反転端子＋に印加される。前記デバイディング電圧Vdvdが前記基準電圧Vrefよりも低いとき、前記比較器７４から出力される比較信号COMPは活性化される。前記比較器７４から出力される比較信号COMPは高電圧発生器７６のイネーブル端子ENに印加されるため、前記高電圧発生器７６は前記比較信号COMPの論理状態に従いチャージポンピング動作を行ってノードNO２に目標とするプログラム電圧VPGMを出力する。このとき、出力されるプログラム電圧VPGMはスタートプログラム電圧で、約１５．５Vに設定することができる。

特定のワードライン、例えば第１６番目ワードラインに１６Vのスタートプログラム電圧を印加する場合、前記第２ループカウンティング信号LOOP１がハイとして印加される。よって、図８のデバイディング抵抗R０〜Rｎのうちデバイディング抵抗R１の一端に連結されたN型MOSトランジスタT１だけがターンオンされ、残りのN型MOSトランジスタT０、T２〜Tｎはターンオフ状態となる。従って、ノードNO１と接地端子間には抵抗R１だけが動作的に連結される。上部抵抗Ruと抵抗R１の抵抗比によるデバイディング電圧Vdvdは前記上部抵抗Ruと前記抵抗R０の抵抗比によるデバイディング電圧よりも一定のレベルだけ減少する。よって、前記高電圧発生器７６のチャージポンピング動作に従うターゲット出力レベルは一層増加して、ノードNO２に出力されるプログラム電圧VPGMは約１６Vに設定される。前記デバイディング抵抗R０〜Rnの抵抗値は互いに異なって設定されるため、前記ループカウンティング信号のオーダーに従い前記ノードNO２を通じて出力されるプログラム電圧のレベルは漸次増加する。前記ISPP方式、即ち、プログラム電圧VPGMを各プログラムサイクルで段階的に増加させる方法によると、図２のストリング選択ラインSSLと隣接したワードラインWL１５、WL１４にプログラム電圧が印加されるとき、前記ストリング選択ラインSSLの電圧がワードラインとのカップリングにより上昇するのが最小化される。即ち、各プログラムサイクルに用いられるプログラム電圧の増加幅が少ないため、ストリング選択ラインとワードライン間のカップリングによるブースティング効果は最大限に抑制される。

上述のように、プログラム電圧発生部７０は第１ループカウンティング信号に応じて第１スタートプログラム電圧をプログラムスタート電圧として発生し、前記第２ループカウンティング信号に応じて前記第１スタートプログラム電圧よりも高い第２スタートプログラム電圧をプログラムスタート電圧として発生することがわかる。

さらに、図１を参照すると、行ラインレベル選択部４０に印加されるプログラム電圧VPGMは前記マッチ信号発生部５０から出力されるマッチ信号の論理レベルに従い２種類の電圧レベル、例えば、１５．５Vまたは１６Vに与えられることがわかる。よって、図１４の第２プログラムループ電圧セットを行う段階S１４と、第１プログラムループ電圧セットを行う段階S１５が説明された。

段階S１６でのプログラム動作は選択されたワードラインにプログラム電圧を印加することにより達成される。この段階S１６は前記図１の行ラインレベル選択部４０の動作が担当する。図２を参照すると、前記行ラインレベル選択部４０内のワードラインレベルセレクタ４２〜４５には前記プログラム電圧VPGM、パス電圧VPASS、リード電圧VREAD、及びデコーディングロウアドレスDRADD０、DRADD１、DRADD２、DRADD３が共通に印加されることがわかる。ストリング選択ラインレベルセレクタ４１とグラウンド選択ラインレベルセレクタ４６には前記リード電圧VREADが共通に印加される。前記ワードラインレベルセレクタ４２〜４５はそれぞれ図９のような回路素子からなる。３個のスイッチポンプ４０８、４０９、４１０のうちスイッチポンプ４０８がイネーブルされると、電圧出力端VOUTにはリード電圧VREADが表われ、スイッチポンプ４０９がイネーブルされると、電圧出力端VOUTにはプログラム電圧VPGMが表われる。前記スイッチポンプ４０８、４０９、４１０のイネーブル端子ENに印加されるイネーブル信号を発生するための印加信号READINF、SADDINF、/PPS、TM、PMPSはそれぞれコマンド信号から得られるリード情報、選択されたアドレス情報、パス周期信号、テストモード信号、プログラム周期信号である。図１０には前記信号のタイミング関係が図示される。前記プログラム周期信号PMPSの印加タイムは前記パス周期信号/PPSが活性化された時点から遅延タイムD１だけ遅延されることがわかる。よって、全てのワードラインにはパス電圧が一応印加された後、選択されたワードラインに対してのみプログラム電圧が印加されるようになる。図９でN型MOSトランジスタ４０３のゲートに印加される信号DCSはディスチャージ制御信号である。図１１には前記スイッチポンプ４０８、４０９、４１０に対するそれぞれの細部回路構成が示される。キャパシタC１、C２と高電圧トランジスタHN１〜HN５はチャージポンピング及びスイッチング動作のために必要とされる素子であり、このチャージポンピング及びスイッチング動作は本分野で広く知られている。

前記ワードラインレベルセレクタ４２〜４５のそれぞれはプログラム動作モードの間にパス電圧VPASS、リード電圧VREAD、及び前記プログラム電圧発生部から提供されるプログラム電圧VPGM１、VPGM２のうち一つをロウアドレスデコーディング情報DRADDiに従い対応するワードラインに印加する。

再び図２を参照すると、第１６番目ワードラインに第２スタートプログラム電圧VPGM2を印加する場合とすれば、まず、図１の第１ブロック選択部３１の出力ラインBSKが活性化されるに従い、高電圧トランジスタPG１〜PG６は全て活性化されて一つのブロックが選択される。このとき、全てのワードラインレベルセレクタは出力端S１〜S１６を通じてパス電圧VPASSを出力し、前記ストリング選択ラインレベルセレクタ４１とグラウンド選択ラインレベルセレクタ４６はリード電圧VREADを出力する。よって、前記全てのワードラインにパス電圧VPASSが印加される。前記ワードラインレベルセレクタ４２は出力端S１６を通じて第２スタートプログラム電圧VPGM２を出力する。従って、第１６番目ワードラインWL１５のみに前記第２スタートプログラム電圧VPGM２が印加され、第１乃至第１５番目ワードラインWL０〜WL１４には依然としてパス電圧VPASSが印加される。ビットラインBL０のレベルだけが接地レベルに変化したとき、メモリセルトランジスタM１５はプログラムされる。前記プログラムはメモリセルトランジスタのフローティングゲートにデータをライトすることを意味し、これに対するメカニズムは本分野でよく知られている。ビットラインBL１だけが接地レベルに変化するときは、前記ビットラインBL１に連結されコントロールゲートが前記ワードラインWL１５に連結されたメモリセルがプログラムされる。図１４の段階S１７でプログラムベリファイリード及びプログラムループカウントアップが公知の方法により行われると、段階S１８でプログラムパスまたはフェイルチェックがやはり公知の方法により行われる。プログラムフェイルの場合、前記プログラムループカウンティング信号発生部６０は第３ループカウンティング信号LOOP２をハイに出力する。よって、プログラム電圧は１６．５Vに増加する。つまり、前記第１６番目ワードラインに印加されるプログラム電圧のレベルはループを重ねるほど上述のISPP方式により増加する。ここで、前記１６番目ワードラインはスタートプログラム電圧が１６Vになるため、スタートプログラム電圧が１５．５Vである他のワードラインの場合と類似のプログラムループ回数とすることができる。即ち、３番目ワードラインのプログラムのときにループ回数が８回となったとすれば、１６番目ワードラインのプログラムのときも８または９回とすることができる。これは例えば１１回となった従来の１６番目ワードラインのループ回数に比べ格段に減少したループ回数である。つまり、プログラムループ回数に対する分布を減らすことができる。そして、プログラムループ回数に対する分布が減った場合、プログラム動作の高速化は勿論のこと、プログラム動作及びリード動作での動作効率性を増大することができる。

以上では第２スタートプログラム電圧を１６Vにしたが、１７Vまたは１８Vなどのような任意の電圧に設定できることは勿論である。

以上で本発明の実施形態を詳述したが、本発明の技術的思想の範囲内で本発明を多様に変形または変更できることは本発明が属する本分野の当業者には明白である。例えば、前記特定のワードラインとして指定されるワードラインの本数及び指定方式を本発明の技術的思想を外れない限り多様な形態に変更できることは勿論である。また、占有面積の増大が許容される場合に特定のワードラインのみに特定のプログラム電圧を印加するプログラム電圧発生部を別に設置して動作させることもできるし、ヒューズオプションで特定のワードラインを記憶させる方法から脱皮してメタルオプション及び外部制御信号による行アドレス貯蔵方法も利用できる。

さらに、以上の説明ではNANDフラッシュ半導体メモリ装置を例として挙げたが、NORフラッシュ半導体メモリ装置のプログラム方法の場合でもプログラムループ回数の分布の減少に応用することができる。

本発明の実施形態による不揮発性半導体メモリ装置のプログラム関連の回路ブロック図である。図１のセルブロックと行ラインレベル選択部間の具体的な連結関係を示す回路図である。図１のマッチ信号発生部の詳細を示す例示的回路図である。図３の各ヒューズオプション部の詳細を示す例示的回路図である。図１のプログラムループカウンティング信号発生部の第１具現例を示す回路図である。図１のプログラムループカウンティング信号発生部の第２具現例を示す回路図である。図５及び図６に用いられたフリップフロップ回路の細部を示す詳細回路図である。図１のプログラム電圧発生部の詳細を示す例示的回路図である。図２のワードラインレベルセレクタの詳細を示す例示的回路ブロック図である。図９に係る動作タイミング図である。図９のスイッチポンプの詳細を示す具体的回路図である。典型的なプログラム方法の場合のプログラム電圧印加波形図である。本発明によるプログラム方法の場合のプログラム電圧印加波形図である。本発明によるプログラム方法の特徴を示すプログラム動作制御フローチャートである。

符号の説明

１０アドレスバッファ
２０ロウデコーダ
３０ブロック選択部
４０行ラインレベル選択部
５０マッチ信号発生部
６０プログラムループカウンティング信号発生部
７０プログラム電圧発生部
１００メモリセルアレイ
１１０〜１１４セルブロック
１２０ページバッファ
１４０コラムデコーダ

Claims

不揮発性半導体メモリ装置でのプログラム回路において、
複数のワードラインのうち少なくとも一つの特定のワードラインをさすロウアドレスを予め貯蔵する貯蔵部と、
プログラム動作モードで印加されたロウアドレスが前記貯蔵されたロウアドレスと一致する場合、前記特定のワードラインを除いた残りのワードラインに印加されるスタートプログラム電圧のレベルとは異なったレベルを有するスタートプログラム電圧を前記特定のワードラインに提供するためのプログラム電圧供給部と、を備えることを特徴とする不揮発性半導体メモリ装置でのプログラム回路。
前記少なくとも一つの特定のワードラインは前記複数のワードラインに連結されたメモリセルに対するプログラムループ回数のテスト結果より選択されたワードラインであることを特徴とする請求項１に記載の不揮発性半導体メモリ装置でのプログラム回路。
前記貯蔵部はヒューズプログラミングにより前記特定のワードラインをさすロウアドレスを貯蔵することを特徴とする請求項１または２に記載の不揮発性半導体メモリ装置でのプログラム回路。
前記特定のワードラインに提供される前記スタートプログラム電圧のレベルは前記特定のワードラインを除いた残りのワードラインに印加されるスタートプログラム電圧のレベルよりも高いことを特徴とする請求項１に記載の不揮発性半導体メモリ装置でのプログラム回路。
前記プログラム電圧供給部は前記プログラム動作モードで印加されるロウアドレスが前記貯蔵されたロウアドレスと一致しない場合には第１スタートプログラム電圧をプログラムスタート電圧として供給し、一致する場合には前記第１スタートプログラム電圧よりも高い第２スタートプログラム電圧をプログラムスタート電圧として供給することを特徴とする請求項２に記載の不揮発性半導体メモリ装置でのプログラム回路。
前記プログラム電圧供給部はプログラムループカウント値が設定された制限値以内で増加するたびごとに前記第１及び第２スタートプログラム電圧から一定のレベルだけ段階的に増加する電圧を供給することを特徴とする請求項５に記載の不揮発性半導体メモリ装置でのプログラム回路。
不揮発性半導体メモリ装置において、
複数のビットラインと複数のワードラインにマトリックス形態に連結されたメモリセルを含むメモリセルアレイと、
前記ワードラインのうち特定のワードラインをさすロウアドレス情報を予め貯蔵するストレージ部と、
プログラム動作モードで印加されたロウアドレスが前記ストレージ部に貯蔵されたロウアドレス情報に一致する場合にマッチ信号を発生するマッチ信号発生部と、
前記マッチ信号が非活性化状態にある場合には第１ループカウンティング信号を生成し、前記マッチ信号が活性化状態である場合には第２ループカウンティング信号を生成するプログラムループカウンティング信号発生部と、
前記第１ループカウンティング信号に応じて第１スタートプログラム電圧をプログラムスタート電圧として発生し、前記第２ループカウンティング信号に応じて前記第１スタートプログラム電圧よりも高い第２スタートプログラム電圧をプログラムスタート電圧として発生するプログラム電圧発生部と、
プログラム動作モードの間にパス電圧、リード電圧、及び前記プログラム電圧発生部から提供されるプログラム電圧のうち一つをロウアドレスデコーディング情報に従い前記ワードラインに印加する行ラインレベル選択部と、を備えることを特徴とする不揮発性半導体メモリ装置。
前記特定のワードラインは前記複数のワードラインに連結されたメモリセルに対するプログラムループ回数のテスト結果より選択されたワードラインであることを特徴とする請求項７に記載の不揮発性半導体メモリ装置。
前記プログラム電圧発生部は前記第１、２ループカウンティング信号の値が設定された制限値以内で増加するたびごとに前記第１及び第２スタートプログラム電圧から一定のレベルだけ段階的に増加する電圧を発生することを特徴とする請求項７または８に記載の不揮発性半導体メモリ装置。
前記メモリセルアレイは、互いに直列に連結された複数のメモリセルを有するメモリセルストリングが対応するビットラインに選択トランジスタを通じてそれぞれ連結され、それぞれのメモリセルストリング内で互いに同一の行に配列された複数のメモリセルは対応するワードラインに共通に連結されたNAND型セルブロックを複数備えることを特徴とする請求項７または８に記載の不揮発性半導体メモリ装置。
前記ストレージ部はカッティング可能な複数のヒューズを含むヒューズオプションストレージ部であることを特徴とする請求項７または８に記載の不揮発性半導体メモリ装置。
前記第２ループカウンティング信号は前記第１ループカウンティング信号の正数倍であることを特徴とする請求項７または８に記載の不揮発性半導体メモリ装置。
不揮発性半導体メモリ装置でのプログラム方法において、
複数のワードラインのうち少なくとも一つ以上の特定のワードラインをさすロウアドレスを予め貯蔵する段階と、
プログラム動作モードで印加されたロウアドレスが前記貯蔵されたロウアドレスと一致する場合、前記特定のワードラインを除いた残りのワードラインに印加されるスタートプログラム電圧のレベルとは異なったレベルを有するスタートプログラム電圧を前記特定のワードラインに印加する段階と、を備えることを特徴とする不揮発性半導体メモリ装置でのプログラム方法。
前記特定のワードラインは他のワードラインに比べ別のプログラム電圧が印加される必要のないワードラインであることを特徴とする請求項１３に記載の不揮発性半導体メモリ装置でのプログラム方法。
前記特定のワードラインに提供される前記スタートプログラム電圧のレベルは前記特定のワードラインを除いた残りのワードラインに印加されるスタートプログラム電圧のレベルよりも高いことを特徴とする請求項１３に記載の不揮発性半導体メモリ装置でのプログラム方法。
前記プログラム動作モードの間に印加されるプログラム電圧はプログラムループカウント値が設定された制限値以内で増加するたびごとに前記第１及び第２スタートプログラム電圧から一定のレベルだけ段階的に増加する電圧であることを特徴とする請求項１３に記載の不揮発性半導体メモリ装置でのプログラム方法。
前記特定のワードラインはメモリセルアレイのブロックごとに同一の行に位置するワードラインであることを特徴とする請求項１５に記載の不揮発性半導体メモリ装置でのプログラム方法。
前記特定のワードラインはメモリセルアレイのブロックごとに互いに異なった行に位置するワードラインであることを特徴とする請求項１５に記載の不揮発性半導体メモリ装置でのプログラム方法。
NAND型フラッシュ半導体メモリ装置のプログラム方法において、
選択されたビットラインに接地電圧を印加する段階と、
複数のワードラインのうち特定のワードラインに別のプログラム電圧を段階的に印加する段階と、を有することを特徴とするプログラム方法。
前記特定のワードラインは他のワードラインに比べ別のプログラム電圧が印加される必要のないワードラインであることを特徴とする請求項１９に記載のプログラム方法。
前記特定のワードラインに提供される前記スタートプログラム電圧のレベルは前記特定のワードラインを除いた残りのワードラインに印加されるスタートプログラム電圧のレベルよりも高いことを特徴とする請求項１９に記載のプログラム方法。
前記特定のワードラインはメモリセルアレイのブロックごとに同一の行に位置するワードラインであることを特徴とする請求項１９に記載のプログラム方法。
前記特定のワードラインはメモリセルアレイのブロックごとに互いに異なった行に位置するワードラインであることを特徴とする請求項１９に記さのプログラム方法。