CN104952925B - 沟槽晶体管器件 - Google Patents

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Abstract

本公开的各个实施例涉及一种沟槽晶体管器件。该晶体管器件包括：在半导体本体中在第一与第二沟槽之间的半导体台式区域；在半导体台式区域中的第一导电类型的本体区域和第二导电类型的源极区域；在半导体本体中的第二导电类型的漂移区域；以及栅极电极，其在第一沟槽中与本体区域相邻，并且通过栅极电介质与本体区域介电绝缘。本体区域将源极区域与漂移区域分开，并且延伸至半导体台式区域的与源极区域相邻的表面。本体区域包括邻接半导体台式区域的表面和第一沟槽的表面区域。表面区域具有比本体区域的将源极区域与漂移区域分开的部分更高的掺杂浓度。

Description

沟槽晶体管器件
技术领域
本公开大体上涉及一种晶体管器件，并且更加具体地涉及一种包括半导体台式区域的晶体管器件，该半导体台式区域包括源极区域和本体区域。
背景技术
诸如IGBT(绝缘栅极双极晶体管)或者MOSFET(金属氧化物半导体场效应晶体管)等晶体管器件广泛地用于切换不同类型的电负载。例如，晶体管器件可以用于功率转换应用、电驱动应用、或者照明应用，仅举几例。
IGBT是包括具有互补掺杂类型(导电类型)的集电极区域(通常称为漏极区域)和发射极区域(通常称为源极区域)的电压控制型MOS晶体管器件。IGBT进一步包括：栅极电极，其通过栅极电介质与本体区域介电绝缘，与本体区域相邻，并且与本体区域相邻地从发射极区域延伸至基极区域(漂移区域)。基极区域布置在本体区域与集电极区域之间。在IGBT的导通状态下，栅极电极在发射极区域与漂移区域之间的本体区域中生成导电沟道，从而使得发射极区域可以将第一导电类型的电荷载流子注入到漂移区域中。同时，集电极区域将第二导电类型的电荷载流子注入到漂移区域中，其中第一和第二导电类型的电荷载流子在漂移区域中形成电荷载流子等离子体。该电荷载流子等离子体引起IGBT的较低导电损耗。
IGBT的相关操作参数是饱和电压(通常称为VCEsat)和饱和电流(通常称为ICEsat)。饱和电压是在IGBT的正常操作模式下在典型电流(额定电流)下在IGBT的发射极与集电极区域之间的电压。饱和电压表征了在IGBT的正常操作模式下发生的功率损耗。饱和电流是在比饱和电压高得多的电压下发生的电流。饱和电流表征了在超载情形下的IGBT的行为，诸如，例如在负载中的短路。在超载情形下的高电流可能损坏相关的电路***。
需要设计一种具有低饱和电压和低饱和电流的IGBT，从而在正常操作模式下具有低的损耗并且在相关的电路***中具有低的损坏风险。然而，减小饱和电压的常规设计措施增加了饱和电流。因此，需要在很大程度上独立于饱和电流的情况下调节IGBT的饱和电压。
发明内容
一个实施例涉及一种晶体管器件。该晶体管器件包括：在半导体本体中在第一沟槽与第二沟槽之间的半导体台式区域；在半导体台式区域中的第一导电类型的本体区域和第二导电类型的源极区域；在半导体本体中的第二导电类型的漂移区域；以及栅极电极，其在第一沟槽中、与本体区域相邻，并且通过栅极电介质与本体区域介电绝缘。本体区域将源极区域与漂移区域分开，并且延伸至半导体台式区域的与源极区域相邻的表面。本体区域包括邻接半导体台式区域的表面和第一沟槽的表面区域。表面区域具有比本体区域的将源极区域与漂移区域分开的部分更高的掺杂浓度。
本领域技术人员通过阅读以下详细说明和对应附图，会认识到附加的特征和优点。
附图说明
下面参考附图对示例进行阐释。附图用于图示特定原理，从而使得仅仅对理解这些原理所需的各个方面进行了图示。附图未按比例绘制。在附图中，相同的附图标记表示类似的特征。
图1A至图1C示出了根据一个实施例的晶体管器件的部分的垂直截面图(图1A和图1B)和俯视图(图1C)；
图2示出了在图1A至图1C和图2中示出的晶体管器件的垂直截面图以便图示晶体管器件的一种操作方式；
图3示出了根据一个实施例的晶体管器件对于常规晶体管器件的特性曲线；
图4图示了包括布置在沟槽中的接触电极的IGBT的垂直截面图；
图5示出了在图4中示出的晶体管器件的一个实施例的俯视图；
图6示出了在图4中示出的晶体管器件的另一实施例的俯视图；
图7图示了根据一个实施例的晶体管器件的透视截面图；
图8图示了根据一个实施例的晶体管器件的透视截面图；
图9示出了根据另一实施例的晶体管器件的垂直截面图；以及
图10示出了根据又一实施例的晶体管器件的垂直截面图。
具体实施方式
在以下详细说明中，对对应附图进行参考。附图构成本说明书的一部分，并且以图示的方式示出了可以实践本发明的具体实施例。要理解，在本文中描述的各种实施例的特征可以彼此组合，除非特别注明不可以组合。
图1A至图1C示出了根据一个实施例的晶体管器件的一个部分的不同视图。图1A示出了晶体管器件的该部分在剖面A-A中的垂直截面图，图1B示出了在与剖面A-A不同的剖面B-B中的垂直截面图，以及图1C示出了俯视图。参考图1A至图1C，晶体管器件包括半导体本体100。半导体本体100可以包括常规半导体材料，诸如，例如硅(Si)、碳化硅(SiC)、砷化镓(GaAs)、氮化镓(GaN)等。
半导体本体100包括在第一沟槽3与第二沟槽4之间的半导体台式区域。第一沟槽3和第二沟槽4中的每一个从表面延伸到半导体本体100中。半导体台式区域包括第一导电类型(掺杂类型)的本体区域20以及与第一导电类型互补的第二导电类型(掺杂类型)的源极区域12。具有栅极电极31和栅极电介质32的栅极结构30布置在第一沟槽3中。栅极电极31与本体区域20相邻，并且通过栅极电介质32与本体区域20介电绝缘。栅极电极31可以包括常规栅极电极材料，诸如，例如金属或者高掺杂多晶硅半导体材料。栅极电介质可以包括常规栅极电介质材料，诸如，例如氧化物。栅极电极31用于控制在源极区域12与漂移区域11之间的本体区域20中的导电沟道。在本文中将在下文中对这点进行更详细的阐释。漂移区域11与本体区域20邻接并且具有第二导电类型，该第二导电类型是源极区域12的导电类型。
参考图1A，本体区域20将源极区域12与漂移区域11分开。即，在半导体本体100的垂直方向上，本体区域部分21定位在源极区域12与漂移区域11之间。半导体本体100的“垂直方向”是垂直于半导体台式区域的表面101的方向。在图1A中，附图标记21表示本体区域20的将源极区域12与漂移区域11分开的部分。该部分21在下文中将称为第一部分21。
与源极区域12相邻地，本体区域20延伸至半导体台式区域的表面101。在本体区域20与表面101邻接的那些区域中，本体区域20包括表面区域23，该表面区域23具有比将源极区域12与本体区域11分开的第一本体区域部分21更高的掺杂浓度。从第一沟槽3和第二沟槽4，表面区域23至少邻接具有栅极电极31和栅极电介质32的第一沟槽3。即，表面区域23至少与在第一沟槽3中的栅极电介质32邻接。根据一个实施例，表面区域23，在半导体台式区域的横向方向上，从第一沟槽3延伸至第二沟槽4。这在图1B和图1C中进行了图示。
作为半导体台式区域在横向方向(垂直于纵向方向)上的尺寸的、半导体台式区域的宽度，例如在100纳米与2000纳米(2微米)之间。
参考图1A，源极区域12和本体区域20电连接至发射极节点(发射极端子)E，并且栅极电极31电连接至栅极节点(栅极端子)G。在图1A中仅仅示意性地示出了本体区域20和源极区域12至发射极节点E的电连接。下面参考图3至图5对用于将本体区域20和源极区域12连接至发射极节点E的一个实施例进行阐释。
参考图1A和图1B，晶体管器件进一步包括漏极区域(集电极区域)25。漏极区域25通过漂移区域11与本体区域20分开。可选地，晶体管器件进一步包括场停止区13，该场停止区13具有与漂移区域11相同的导电类型并且比漂移区域11更高地掺杂。场停止区域13可以定位在接近漏极区域25(如所示)的漂移区域11中，或者可以与漏极区域25邻接(未示出)。漏极区域25电连接至集电极节点(集电极端子)C。
根据一个实施例，晶体管器件被实施为IGBT。在这种情况下，漏极区域25具有第一导电类型，即，与漂移区域11的导电类型互补的导电类型。IGBT可以被实施为反向导电(reverse conducting，RC)IGBT。在这种情况下，存在至少一个半导体区域26，该至少一个半导体区域26分别地，具有与漂移区域11相同掺杂类型，被比漂移区域11更高掺杂，连接至集电极节点，并且通过漏极区域(集电极区域)25延伸至漂移区域11或场停止区域13。该可选区域26在图1A至图1B中由虚线图示。
根据另一实施例，晶体管器件被实施为MOSFET。在这种情况下，漏极区域25具有第二导电类型，即，对应于漂移区域11的导电类型的导电类型。
根据一个实施例，第一导电类型为p型，而第二导电类型为n型，从而使得源极区域12和漂移区域11为n掺杂半导体区域，而本体区域20为p掺杂半导体区域。在这种情况下，漏极区域25在IGBT中为p掺杂区域，而在MOSFET中为n掺杂区域。
源极区域12和漏极区域25的掺杂浓度在例如1E16cm-3与1E21cm-3之间，而漂移区域11的掺杂浓度在例如1E12cm-3与1E15cm-3之间。第一本体区域部分21(其将源极区域12与漂移区域11分开)的掺杂浓度在例如1E15cm-3与5E17cm-3之间。具体地，该第一本体区域部分21的最大掺杂浓度或者该本体区域部分的平均掺杂浓度在1E15cm-3与5E17cm-3之间。“平均掺杂浓度”例如是沿着在半导体本体100的垂直方向上从源极区域12延伸通过本体区域部分21至漂移区域11的路径的掺杂浓度的平均数。一个示例性路径P在图2中示出，在本文中在下面对其进行进一步详细阐释。
出于阐释之目的，假设晶体管器件被实施为IGBT。通过在集电极与发射极端子C、E之间施加电压、并且通过向栅极端子G施加适当的驱动电位，在图1A至图1C中示出的IGBT可以如常规IGBT操作。当向在源极区域12与漂移区域11之间的本体区域20中生成导电沟道(反型沟道)的栅极端子G施加驱动电位时，IGBT处于导通状态下。在被实施有n型源极区域12和p型本体区域20的IGBT中，待施加至栅极端子G以便接通IGBT的驱动电位，相对于源极电位(其分别是源极区域12和发射极端子E的电位)为正。流过在导通状态下的IGBT的电流取决于施加在集电极与发射极端子C、E之间的负载路径电压。当IGBT处于导通状态下、并且当施加了使在漏极区域25与漂移区域11之间的pn结正向偏置的负载路径电压时，漏极区域25通过在本体区域20中的导电沟道将第一类型电荷载流子注入到漂移区域11和源极区域12中，将第二类型电荷载流子注入到漂移区域11中。第一类型电荷载流子和第二类型电荷载流子在漂移区域11中形成电荷载流子等离子体，其中该电荷载流子等离子体导致IGBT的较低的导电损耗。当漏极区域25为p掺杂并且源极区域12为n掺杂时，第一类型电荷载流子为空穴而第二类型电荷载流子为电子。
MOSFET可以基本上按照相同的方法操作，不同之处在于MOSFET为单极器件，该单极器件在导通状态下在漂移区域中仅仅包括一种类型的电荷载流子，即，通过源极区域12被注入到漂移区域11中的电荷载流子。
IGBT的导电损耗取决于饱和电压VCEsat。饱和电压是在IGBT的导通状态下在典型电流(额定电流)下在集电极与发射极的端子之间的电压(集电极-发射极电压)。饱和电压VCEsat主要取决于在垂直于IGBT的电流流动方向并且在沟槽3、4下方的剖面中的、漂移区域11的截面面积。在图1A至图1C中示出的IGBT中，电流流动方向对应于半导体本体100的垂直方向。即，电流流动方向是垂直于半导体台式区域的表面101的方向。漂移区域11的截面面积是在平行于表面101的剖面中的、漂移区域11的面积。在给定电流下，可以通过设计具有增加的漂移区域11截面面积的IGBT，来减小饱和电压VCEsat。
IGBT可以用作电子开关，用于切换流过与IGBT的负载路径(集电极发射极路径)串联连接的负载的电流。在正常操作模式中，通过IGBT的电流由负载限定，其中负载和IGBT可以彼此适应从而使得通过负载的电流低于IGBT的额定电流，从而使得在导通状态下，IGBT的负载路径电压低于饱和电压VCEsat。
然而，在出现错误诸如例如在负载中的短路的情况下，通过IGBT的电流可以远高于额定电流。在这种情况下，集电极-发射极电压可以增加为超过饱和电压VCesat，并且通过IGBT的电流由IGBT限定。可以流过IGBT的最大电流通常称为饱和电流ICEsat。该饱和电流主要由IGBT的沟道宽度限定。“沟道宽度”是在向栅极电极31施加合适的驱动电位时、通过栅极电极31在源极区域12与漂移区域11之间的本体区域20中生成的导电沟道的宽度。在包括多个源极区域(在本文中下面将对这些器件的实施例进行阐释)的IGBT中，沟道宽度是导电沟道在漂移区域11与单独的源极区域12之间的总宽度。
在低于饱和电压VCEsat的负载路径电压下，沟道宽度基本上对应于源极区域12的在半导体台式区域的纵向方向上的长度。参考图2对此进行了更加详细的阐释，图2示出了在接近栅极电介质32的剖面中的、半导体台式区域的垂直截面图。在图2中，L表示源极区域12在半导体台式区域的纵向方向上的长度。如上所提及的，在低负载路径电压下，源极区域12的长度L将沟道长度基本上限定在导通状态下。在图2中，C1示意性地示出了在低负载路径电压下的沟道区域边界，而W1表示在这种情况下的沟道宽度。由此，在低负载路径电压下，第二类型的电荷载流子(当源极区域12为n掺杂时，其为电子)在沿着栅极电介质32的导电沟道中从源极区域12流入到漂移区域11中，其中导电沟道基本上仅仅在源极区域12下方。
然而，在远高于饱和电压VCesat的负载路径电压下，沿着半导体的栅极电介质32的导电沟道在台式区域的纵向方向上可以扩展到本体区域20的不在源极区域12正下方的那些区域22中。即，沟道区域可以扩展到本体区域20的在台式区域的纵向方向上邻接半导体的第一本体区域部分21的部分22中，除非采取适当的措施。以下将在半导体台式区域的纵向方向上邻接第一本体区域部分21的部分22，称为第二本体区域部分22。沟道区域在高负载路径电压下的扩展导致沟道宽度增加，因此导致饱和电流ICEsat增加。因此，需要将在IGBT的导通状态下的导电沟道限制到在源极区域12正下方的第一本体区域部分21，从而使得，即使在高负载路径电压下，沟道宽度也基本上对应于源极区域12的宽度L，并且饱和电流ICesat也基本上基于源极区域12的长度L。由此，可以通过适当地调节源极区域12的长度L，来调节饱和电流ICEsat。
根据一个实施例，将沟道限制至第一本体区域部分21，是通过在第二本体区域部分22上方提供表面区域23而获得的。表面区域23邻接第一表面101，并且具有是在将源极区域12与漂移区域11分开的第一本体区域部分21中的掺杂浓度的至少10倍的掺杂浓度。根据一个实施例，表面区域23的最小掺杂浓度在1E18cm-3与1E20cm-3之间。第二本体区域部分22的掺杂浓度可以对应于第一本体区域部分21的掺杂浓度。
根据一个实施例，源极区域12比表面区域23更深地延伸到半导体本体100中。根据一个实施例，源极区域12的深度是表面区域23的深度的至少两倍。根据一个实施例，源极区域12的深度在300纳米至400纳米之间，而表面区域的深度在150纳米至250纳米之间。
上述的设置表面区域23的积极效果可以从图3看出，图3示出了超过两个IGBT的集电极-发射极电压的集电极-发射极电流，该两个IGBT具有相同的拓扑结构，不同之处仅在于：一个IGBT具有如参考图1A至图1C和图2阐释的表面区域；而在另一个IGBT中省略了高掺杂表面区域23，从而使得本体区域的部分与表面101邻接，其具有基本上对应于在第一本体区域部分21中的掺杂浓度的掺杂浓度。参考图3，发射极-集电极电流具有如下区域：发射极-集电极电流随着集电极-发射极电压的增加而增加然后饱和，从而使得随着集电极-发射极电压进一步增加，发射极-集电极电流基本上不再增加。参考图3，不具有表面区域23的IBGT的饱和电流(见曲线202)明显高于具有更高掺杂的表面区域23的IGBT的饱和电流(见曲线201)。原因在于，在具有表面区域23的IGBT中，表面区域23有助于将沟道区域限制至源极区域12下方，从而使得在更高的负载路径电压下，沟道宽度不增加，从而饱和电流ICEsat不增加。由此，在具有表面区域23的IGBT中，基本上，可以通过适当地调节源极区域12在半导体台式区域的纵向方向上的长度，来调节饱和电流。
参考图1A至图1C，第二沟槽4包括另外的电极41和另外的电介质42。该另外的电介质42使该另外的电极41与半导体本体100电绝缘。根据一个实施例，该另外的电极41是电连接至发射极端子E的场电极。场电极41至发射极端子E的该连接，在图1A中用实线示出。根据在图1A中用虚线图示的另一实施例，该另外的电极41是另外的栅极电极，而该另外的电介质42是另外的栅极电介质。在这种情况下，该另外的电极41电连接至IGBT的栅极端子G。在这种情况下，在IGBT的导通状态下，沿着台式区域的两个侧壁，即沿着在第一沟槽3中的栅极电介质32和沿着在第二沟槽4中的栅极电介质42，都存在导电沟道。在第一实施例中，沟道宽度基本上对应于源极区域12的宽度L。在第二实施例中，沟道宽度基本上对应于源极区域12的长度的两倍(＝2L)。
图4图示了如何可以将本体区域20和源极区域12连接至发射极端子E的一个实施例。在本实施例中，第三沟槽通过源极区域12从台式区域的表面101延伸到本体区域20中。接触电极51定位在第三沟槽中，并且沿着第三沟槽的侧壁电连接至源极区域12，并且沿着第三沟槽的侧壁和底部电连接至本体区域12。可选地，本体区域20包括接触区域24，该接触区域24比周围的本体区域20区域更高地掺杂并且邻接接触电极51。接触区域24的掺杂浓度例如在1E19cm-3与1E21cm-3之间。
在半导体台式区域的纵向方向上，具有接触电极51的第三沟槽可以沿着半导体台式区域的长度延伸。在图5中对此进行了图示，图5示出了在图4中示出的IGBT的俯视图。
根据在图6中示出的另一实施例，具有接触电极51的第三沟槽基本上定位在源极区域12和第一本体区域部分21中，但是没有分别延伸到第二本体区域部分22和表面区域23中。
图7示出了IGBT的包括了在一个半导体台式区域中的多个源极区域12的部分的透视截面图。在半导体台式区域的纵向方向上，单独的源极区域12分别由第二本体区域部分22和表面区域23分开。可以分别通过适当地调节单独的源极区域12的长度和表面区域23的长度，来调节IGBT的沟道宽度。根据一个实施例，源极区域12比表面区域23短。根据一个实施例，源极区域12的长度与相邻表面区域23的长度之比在1:0.5与1:20之间，尤其在1:2与1:10之间。
图8示出了根据另一实施例的IGBT的透视截面图。在本实施例中，漂移区域11延伸至半导体台式区域的与本体区域20相邻的表面。在半导体台式区域的纵向方向上，表面区域23未延伸至漂移区域11，而是通过比表面区域23更低地掺杂的本体区域部分，与漂移区域11分开。
如上述，具有至少一个表面区域23的IGBT的饱和电流ICEsat取决于至少一个源极区域12的长度。根据在图9中示出的一个实施例，IGBT包括多个半导体台式区域和具有栅极电极的多个沟槽。图9示出了IGBT的包括多个半导体台式区域的一个部分的透视截面图。具体地，图9示出了三个半导体台式区域，其中每个半导体台式区域在一侧邻接具有栅极电极31和栅极电极电介质32的第一沟槽，并且在另一侧邻接具有连接至发射极节点E的场电极41和场电极电介质42的第二沟槽。在本实施例中，IGBT的总沟道宽度基本上由在一个半导体台式区域中的源极区域12的总长度乘以半导体台式区域的数量来限定。在图9中示出的实施例中，每个半导体台式区域均包括接触区域51，该接触区域51电连接至在相应的半导体台式区域中的源极区域12和本体区域20。在本实施例中，每个半导体台式区域均是有源半导体台式区域。即，在IGBT的导通状态下，在每个半导体台式区域中沿着栅极电介质32，存在至少一个导电沟道。
图10示出了包括有源半导体台式区域和无源半导体台式区域的IGBT的垂直截面图。在本实施例中，在具有栅极电极31和栅极电极电介质32的两个第一沟槽之间，存在具有场电极41与场电极电介质42的四个第二沟槽。与具有一个栅极电极31和一个栅极电极电介质32的一个第一沟槽在相对侧邻接的半导体台式区域，是有源半导体台式区域；而在两个第二沟槽之间的这些半导体台式区域是无源半导体台式区域。在图10中示出的实施例中，存在布置在两对有源半导体台式区域之间的三个无源半导体台式区域。无源半导体台式区域可以包括第一导电类型的半导体区域21'。这些半导体区域21'的掺杂可以对应于第一本体区域部分21的掺杂。
根据一个实施例，在无源半导体台式区域中的半导体区域21'是浮置的。根据另一实施例，这些区域21'连接至发射极端子E，从而使得这些区域21'的电位基本上对应于发射极端子E的电位，并且使得在区域21'与发射极端子E之间无明显电流流动。这可以通过在发射极端子E与区域21'之间设置高欧姆接触而获得，或者通过在发射极端子E与区域21'之间设置具有与区域21'的面积相比小的面积的接触而获得。
在图10中示出的实施例中，有源半导体台式区域定位在第一沟槽的两侧。然而，这仅仅是一个示例。根据另一实施例，有源半导体台式区域仅仅邻接具有栅极电极31和栅极电极电介质32的第一沟槽的一侧。
IGBT可以包括在图10中示出的多个结构，即，该多个结构包括2a-3i-2a-3i…，其中2a表示两个相邻的有源(a)半导体台式区域，而3i表示相邻的三个无源(i)半导体台式区域。一般而言，IGBT可以包括有如下多个结构，该多个结构包括ka-hi-ka-hi…，其中k表示相邻的有源(a)半导体台式区域的数量，而h表示相邻的无源(i)半导体台式区域的数量。虽然图10示出的电极41连接至发射极端子E，但是也可以将这些电极41连接至栅极端子G。而且，甚至可以将电极41中的一些电极连接至发射极端子E，并且将这些电极41中的另外的电极连接至栅极端子G。
虽然已经对本发明的各种示例性实施例进行了公开，但是对于本领域的技术人员而言显而易见的是，在不脱离本发明的精神和范围的情况下，可以进行各种改变和修改，这些改变和修改能实现本发明的优点中的一些。对于本领域的技术人员而言显然的是，可以用执行相同功能的其他部件进行合适地取代。应该提及的是，参考特定附图所阐释的特征可以与其他附图的特征组合，即使是在这没有已经被明确提及的情况下。进一步地，本发明的方法可以通过使用适当的处理器指令而在全部软件的实施方式中实现，或者可以在利用硬件逻辑和软件逻辑的组合的混合的实施方式中实现，以实现相同的结果。对本发明构思的这类修改旨在被所附权利要求书涵盖。
空间相关的术语，诸如“下”、“下方”、“之上”、“上”等，出于方便说明之目的而被使用，用于阐释一个元件相对于第二元件的定位。这些术语旨在囊括器件的除了与附图中描绘的取向不同的取向之外的不同的取向。进一步地，术语，诸如“第一”、“第二”等，也用于描述各种元件、区域、部分等，并且并非旨在限制。在整个说明书中，类似的术语表示类似的元件。
在本文中使用的术语“具有”、“含有”、“包括”等是表示规定元件或者特征的存在的开放式术语，但是不排除附加的元件或者特征。冠词“一”、“一个”、“该”旨在包括复数形式和单数形式，除非上下文另外明确表示。
通过了解上述变型和应用的范围，应该理解本发明不受前述说明的限制，也不受对应附图的限制。而是，本发明仅受所附权利要求书及其法律等同物的限制。

Claims (22)

1.一种晶体管器件，包括：
半导体台式区域，在半导体本体中，在第一沟槽与第二沟槽之间，其中所述半导体台式区域包括在所述第一沟槽与所述第二沟槽之间延伸的上表面；
第一导电类型的本体区域、第二导电类型的源极区域以及所述第一导电类型的表面区域，在所述半导体台式区域中，所述表面区域具有比所述本体区域高的掺杂浓度；
所述第二导电类型的漂移区域，在所述半导体本体中；
栅极电极，在所述第一沟槽中，与所述本体区域相邻，并且通过栅极电介质与所述本体区域介电绝缘；
接触塞，被布置在第三沟槽中，从所述半导体台式区域的上表面通过所述源极区域延伸到所述本体区域中；
其中在所述半导体台式区域的深度方向上：所述源极区域和所述表面区域各自从所述上表面延伸到所述本体区域中，所述深度方向垂直于所述上表面延伸，以及
其中在所述半导体台式区域的长度方向上：所述表面区域被布置在所述源极区域之后，所述长度方向垂直于所述深度方向、并且平行于所述第一沟槽和所述第二沟槽的侧壁。
2.根据权利要求1所述的晶体管器件，进一步包括：
另一栅极电极，通过在所述第二沟槽中的另一栅极电介质与所述本体区域介电绝缘。
3.根据权利要求1所述的晶体管器件，进一步包括：
场电极，布置在所述第二沟槽中，并且通过场电极电介质与所述半导体本体介电绝缘，
其中所述场电极电连接至所述源极区域。
4.根据权利要求1所述的晶体管器件，其中所述表面区域的最小掺杂浓度是所述本体区域的最大掺杂浓度的至少10倍。
5.根据权利要求1所述的晶体管器件，其中所述表面区域的最小掺杂浓度是所述本体区域的平均掺杂浓度的至少10倍。
6.根据权利要求1所述的晶体管器件，其中所述表面区域的最小掺杂浓度在1E18cm-3与1E20cm-3之间。
7.根据权利要求1所述的晶体管器件，其中所述本体区域的最大掺杂浓度在1E15cm-3与5E17cm-3之间。
8.根据权利要求1所述的晶体管器件，其中所述源极区域比所述表面区域从所述半导体台式区域的上表面更深地延伸到所述半导体台式区域中。
9.根据权利要求1所述的晶体管器件，其中所述表面区域的在所述半导体台式区域的垂直方向上的深度在150纳米与250纳米之间。
10.根据权利要求8所述的晶体管器件，其中所述源极区域的深度与所述表面区域的深度之比至少为2。
11.根据权利要求1所述的晶体管器件，进一步包括：
所述第一导电类型的接触区域，在所述本体区域中，
其中所述接触区域具有比所述本体区域的邻接所述接触区域的那些区域更高的掺杂浓度。
12.根据权利要求1所述的晶体管器件，
其中所述半导体台式区域包括多个源极区域，
其中所述多个源极区域在所述半导体台式区域的纵向方向上间隔开，以及
其中所述表面区域布置在每一对两个邻近源极区域之间。
13.根据权利要求12所述的晶体管器件，其中所述表面区域与所述接触区域间隔开。
14.根据权利要求1所述的晶体管器件，进一步包括：
至少一个另外的半导体台式区域，通过所述第一沟槽和所述第二沟槽中的一个与所述半导体台式区域分开，并且布置在所述第一沟槽和所述第二沟槽中的所述一个与第四沟槽之间，
其中所述至少一个另外的半导体台式区域包括所述第一导电类型的半导体区域。
15.根据权利要求14所述的晶体管器件，其中所述第一导电类型的半导体区域是浮置的。
16.根据权利要求14所述的晶体管器件，其中所述第一导电类型的所述半导体区域耦合至端子，所述端子连接至所述源极区域。
17.根据权利要求14所述的晶体管器件，进一步包括：
场电极，布置在所述第四沟槽中，并且通过场电极电介质与所述半导体本体介电绝缘，
其中所述场电极电连接至所述源极区域。
18.根据权利要求1所述的晶体管器件，其中所述漂移区域的部分延伸至所述半导体台式区域的与所述表面区域相邻的上表面，并且与所述上表面邻接。
19.根据权利要求1所述的晶体管器件，进一步包括：
漏极区域，通过所述漂移区域与所述本体区域分开。
20.根据权利要求19所述的晶体管器件，其中所述漏极区域为所述第一导电类型。
21.根据权利要求20所述的晶体管器件，进一步包括：
所述第一导电类型的半导体区域，延伸通过所述漏极区域。
22.根据权利要求19所述的晶体管器件，其中所述漏极区域为所述第二导电类型。
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