CN104937920A - 扩展视场图像和视频捕获 - Google Patents

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M.赫普
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Abstract

在各个示例性实施例中，提供一种成像***和方法。在一个实施例中，所述***包括第一图像传感器阵列、用以将第一图像投影在第一图像传感器阵列上的第一光学***，所述第一光学***具有第一缩放水平。第二光学***用以将第二图像投影在第二图像传感器阵列上，所述第二光学***具有第二缩放水平。

Description

扩展视场图像和视频捕获
本申请要求2012年10月31日提交的美国临时专利申请序列号61/720,889的优先权利益，该申请通过引用被全文合并在此。
技术领域
本发明的主题内容总体上涉及包括光学敏感材料（比如纳米晶体或其他光学敏感材料）的光学和电子器件、***和方法，以及制作和使用所述器件和***的方法。
背景技术
图像传感器把在光域内载送的空间和时空信息转换成为所记录的印象。数字图像传感器在电子域内提供这样的所记录的印象。
希望图像传感器***提供一定视场范围，该视场范围允许用户在感兴趣的特定角度范围内采集具有特别高保真度（比如分辨率、或信噪比或者图像中的其他所期望的特征）的图像。在某些情况下希望宽的角度范围或视场。
附图说明
通过参照附图可以理解这里所描述的***和方法：
图1示出了根据一个实施例的总体结构和各个区域；
图2是可以与这里所描述的实施例组合使用的示例性***配置的方框图；
图3A-18B图示了“全局”像素快门设置；
图19示出了一个实施例的垂直轮廓，其中集成电路的金属互连层屏蔽半导体基板上的像素电路免于入射光影响；
图20示出了一个实施例的布局（顶视图），其中集成电路的金属互连层屏蔽半导体基板上的像素电路免于入射光影响；
图21是各个阵列的示例性操作的流程图；
图22示出了包括两个成像阵列的成像***的一个示例性实施例，其中每一个阵列观看完全分开的、部分重叠的、部分无重叠的视场；
图23示出了包括两个成像阵列的成像***的一个示例性实施例，其中每一个阵列观看完全分开的、部分重叠的、部分无重叠的视场；
图24示出了包括单一集成电路的成像***的一个示例性实施例，所述单一集成电路包括至少两个成像阵列区段；其中每一个成像阵列区段观看完全分开的、部分重叠的、部分无重叠的视场；
图25-31示出了成像***的各个实施例；
图32和33示出了各种成像***的成像阵列区段和视场；
图34和35示出了各种成像***的一系列成像阵列区段和视场；
图36示出了量子点（quantum dot）的一个实例；
图37A示出了像素的封闭简单几何设置的一个方面；
图37B示出了像素的开放简单几何设置的一个方面；
图37C示出了顶表面电极的通常更大的阵列内的一个两行乘三列子区段；
图38A示出了Bayer滤光器式样；
图38B-38F示出了一些替换像素布局的实例；
图38G-38L示出了使用在像素布局中的不同尺寸、布局和类型的像素；
图38M示出了具有不同形状的像素布局，比如六边形；
图38N示出了具有不同形状的像素布局，比如三角形；
图38O示出了与光学元件相关联地提供的量子点像素，比如多光谱量子点像素或其他像素；
图38P示出了像素布局的一个实例；
图39A示出了正面照明的CMOS图像传感器像素，其中光学敏感材料已经被集成为与硅二极管紧密接触；
图39B示出了正面照明的CMOS图像传感器像素，其中光学敏感材料已经被集成为与硅二极管紧密接触；
图39C示出了正面照明的CMOS图像传感器像素，其中光学敏感材料已经被集成为与硅二极管紧密接触；
图40A示出了背面照明的CMOS图像传感器像素的剖面，其中光学敏感材料已经被集成为与硅光电二极管紧密接触；
图40B示出了背面照明的CMOS图像传感器像素的剖面，其中光学敏感材料已经被集成为与硅光电二极管紧密接触；
图41示出了对应于背面照明的图像传感器的电路图，其中光学敏感材料从背面集成到硅芯片；
图42示出了像素电路的操作的流程图；
图43和44从所成像的场景的视角示出了多孔径缩放（zoom）的示例性实施例；
图45-48是对于图像的示例性操作的流程图；
图49-58从所成像的场景的视角示出了多孔径缩放的示例性实施例；
图59是描绘出通过将挡光层合并在彩色滤光器阵列或者其钝化或封装或某些组合中来减少像素之间的光学串扰的一种方式的剖面，；
图60是描绘出通过将挡光层合并在彩色滤光器阵列或者其钝化或封装或某些组合中并且还合并到光学敏感材料中来减少像素之间的串扰的一种方式的剖面；以及
图61A-61F是描绘出制作如图59中所示的那样的光学串扰减少结构的一种方式的剖面。
参照附图仅作为举例来描述一些实施例。附图不一定是按比例的。为了清楚和简明起见，实施例的某些特征可以被夸大并且通过示意性的形式示出。
具体实施方式
一些实施例包括一种成像***，其具有：第一图像传感器阵列；被配置成将第一图像投影在第一图像传感器阵列上的第一光学***，所述第一光学***提供第一视场；第二图像传感器阵列；被配置成将第二图像投影在第二图像传感器阵列上的第二光学***，所述第二光学***具有第二视场；其中所述第一视场和第二视场在所成像的角度范围内包括一些重叠部分；并且其中所述第一视场和第二视场在所成像的角度范围内包括一些无重叠部分。
一些实施例包括一种成像***，其具有：第一图像传感器阵列；被配置成将第一图像投影在第一图像传感器阵列上的第一光学***，所述第一光学***对场景的第一部分进行成像；第二图像传感器阵列；被配置成将第二图像投影在第二图像传感器阵列上的第二光学***，所述第二光学***对场景的第二部分进行成像；其中所述场景的第一部分和所述场景的第二部分在所成像的场景中包括一些重叠部分；并且其中所述场景的第一部分和所述场景的第二部分在所成像的场景中包括一些无重叠部分。
一些实施例包括一种成像***，其包括：至少包括第一成像阵列区段和第二成像阵列区段的集成电路；被配置成将第一图像投影到所述第一成像阵列区段上的第一光学***，所述第一光学***提供第一视场；以及被配置成将第二图像投影到所述第二成像阵列区段上的第二光学***，所述第二光学***具有第二视场；其中所述第一视场和第二视场在所成像的角度范围内包括一些重叠部分；并且其中所述第一视场和第二视场在所成像的角度范围内包括一些无重叠部分。
一些实施例包括一种成像***，其包括：至少包括第一成像阵列区段和第二成像阵列区段的集成电路；被配置成将第一图像投影在第一成像阵列区段上的第一光学***，所述第一光学***对场景的第一部分进行成像；以及被配置成将第二图像投影到所述第二成像阵列区段上的第二光学***，所述第二光学***对场景的第二部分进行成像；其中所述场景的第一部分和所述场景的第二部分在所成像的场景中包括一些重叠部分；并且其中所述场景的第一部分和所述场景的第二部分在所成像的场景中包括一些无重叠部分。
一些实施例包括一种成像***，其中第一图像传感器阵列包括至少一百万像素。
一些实施例包括一种成像***，其中第一成像阵列区段包括至少一百万像素。
一些实施例包括一种成像***，其中第一成像阵列区段和第二成像阵列区段被形成在相同的基板上。
一些实施例包括一种成像***，其中第一成像区段和第二成像区段的注视方向之间的角度关系可以被改变。
一些实施例包括一种成像***，其中改变第一成像阵列区段和第二成像阵列区段的注视方向之间的角度关系允许改变成像***的视场。
一些实施例包括一种成像***，其中形成组合采集自第一成像阵列区段和第二成像阵列区段的信息的数字图像。
一些实施例包括一种成像***，其包括：用于从第一成像阵列区段读取图像数据的第一像素电路；以及用于从所述成像阵列区段读取图像数据的第二像素电路；其中所述像素电路被配置成从两个成像阵列区段收集在基本上相同的时间间隔上采集的图像。
一些实施例包括一种成像***，其包括：用于从第一成像阵列区段读取图像数据的第一像素电路；以及用于从所述成像阵列区段读取图像数据的第二像素电路；其中所述像素电路被配置成从两个成像阵列区段收集在基本上相同的时间间隔上采集的全局电子快门图像。
一些实施例包括一种成像***，其中所述成像***是摄影机器件的一部分，其还包括控制电路，该控制电路被配置成在组合图像的至少一个子区段中输出具有超级分辨率的图像，该具有超级分辨率的图像从第一成像阵列区段的至少一部分和第二成像阵列区段的至少一部分生成。
一些实施例包括一种成像***，其中所述控制电路被配置成在一个整合（integration）时间段之后对于每一个像素电路在几乎相同的时间把每一个像素电路的切换元件从第一状态切换到第二状态。
一些实施例包括一种成像***，其中每一个像素电路还包括重置电路，重置电路被配置成在所述切换元件处于第二状态时重置光学敏感材料两端的电压差。
一些实施例包括一种成像***，其中每一个像素电路还包括形成在半导体基板的一侧在多个像素区段下方的读出电路。
一些实施例包括一种成像***，其中所述光学敏感材料是纳米晶体材料的连续膜。
一些实施例包括一种成像***，其还包括用以根据从对应于每一个图像传感器阵列的像素电路读出的信号生成数字像素数值的模拟到数字转换电路，以及被配置成在第一操作模式下处理对应于至少两个图像传感器阵列的像素数值以便生成输出图像的处理器。
在示例性实施例中，集成电路***可以包括多个成像区段。图1是包括多个成像区段100、400、500、600、700、800的图像传感器集成电路（其也被称作图像传感器芯片）的方框图。这些成像区段当中最大的成像区段100通常具有最大像素数目（比如近似8百万像素），成像区段100可以被称作主要成像阵列。附加的成像阵列通常具有较少像素数目，附加的成像阵列可以被称作次要成像阵列400、500、600、700、800。
在像素阵列100、400、500、600、700、800中，入射光被转换成电子信号。电子信号被整合到电荷存储库中，电荷存储库的内容和电压水平与在帧时段内入射的整合光有关。比如110和120、410和420等行和列电路被用来重置每一个像素并且读取与每一个电荷存储库的内容有关的信号，以便把与帧时段内的每一个像素上的整合光有关的信息递送到芯片的外部***。后面更加详细地描述图1。
在图2中示出了各种模拟电路，包括130、140、150、160和230。来自列电路的像素电信号被馈送到至少一个模拟到数字转换器160中，在模拟到数字转换器160处它被转换成表示每一个像素处的光度（light level）的数字值。所述像素阵列和ADC由提供偏置和参考电平130、140和150的模拟电路支持。
在一些实施例中，在给定集成电路上可以采用多于一个ADC 160。在一些实施例中，对于每一个成像区段100、400、500等等可以有一个ADC。在一些实施例中，所有成像区段可以共享单一ADC。在一些实施例中，可以使用多个ADC，但是给定的ADC可以负责多于一个成像区段的信号的模拟到数字转换。
在图2中示出的各种数字电路包括170、180、190和200。图像增强电路170为输出自ADC的数据提供图像增强功能以便改进信噪比。线缓冲器180暂时存储几条线的像素数值以便促进数字图像处理和IO功能。寄存器190是规定***的全局操作和/或帧格式的寄存器组。方框200控制芯片的操作。
在采用多个成像阵列的实施例中，数字电路可以从多个成像阵列取得信息，并且可以生成利用了由多个成像阵列提供的信息的数据，比如单一图像或者来自多个成像阵列的图像的经过修改的版本。
IO电路210和220既支持并行输入/输出也支持串行输入/输出。IO电路210是并行IO接口，其同时输出像素数值的每一个比特。IO电路220是串行IO接口，在该处顺序地输出像素数值的每一个比特。
在一些实施例中，在给定的集成电路上可以采用多于一个IO电路。在一些实施例中，对于每一个成像区段100、400、500等等可以有一个IO***。在一些实施例中，所有成像区段可以共享单一IO***。在一些实施例中，可以使用多个IO***，但是给定的IO***可以负责多于一个成像区段的信号的模拟到数字转换。
锁相环路230为整个芯片提供时钟。
在一个特定的示例性实施例中，当采用0.11μm CMOS技术节点时，沿着行轴以及沿着列轴的像素的周期性重复距离可以是700nm、900nm、1.1μm、1.2μm、1.4μm、1.55μm、1.75μm、2.2μm或更大。这些像素尺寸（特别是700nm、900nm、1.1μm、1.2μm和1.4μm）当中的最小像素尺寸的实现可能需要在各对邻近像素或者邻近像素的更大群组当中进行晶体管共享。
像素尺寸在侧向维度上可以从小于大约0.5到3微米或者包含在其中的任何范围（从小于大约0.5到3微米的平方的面积或者包含在其中的任何范围）变化。在一些实例中，像素尺寸可以是小于大约1.3、1.4、1.5、1.7、2、2.2或2.5微米（并且具有小于该数量的平方的面积）。具体的实例是1.2和1.4微米。主要阵列可以具有大于次要阵列的像素。主要阵列可以大于0.5、0.7、1、1.2或1.4或1.5微米，并且小于1、1.2、1.5、1.7、2、2.2、2.5或3微米。所述一个或更多次要阵列也可以是大于0.5、0.7、1、1.2或1.4或1.5微米并且小于1、1.2、1.5、1.7、2、2.2、2.5或3微米，但是将小于主要阵列。举例来说，主要阵列可以大于X，并且次要阵列可以小于X，其中X是1.2、1.4、1.5、1.7或2等等。
在示例性实施例中，各个阵列可以处于单一基板上。可以在基板上形成光敏层，其中像素电路处于光敏区段下方。在一些实施例中，可以在基板的掺杂区域（而不是顶部的纳米晶体材料）中形成光敏区段，比如光电二极管、针扎光电二极管（pinned photodiode）、部分针扎光电二极管或者光电门。在一些实施例中，所述图像传感器可以是纳米晶体或CMOS图像传感器。在一些实施例中，可以在基板的一侧（例如背面）形成一个或更多图像传感器，其中电荷存储库从基板的该侧延伸到（或者接近）基板的另一侧（例如正面），该另一侧具有金属互连层并且形成可以从电荷存储库进行读出的像素读出电路。
在一些实施例中，可以实施非常小的像素。把与每一个像素相关联的所有硅电路区域与读出电子装置相关联可以促进小像素的实施。在一些实施例中，可以通过居于互连层上方的光学敏感层在另一个垂直水平处分开实现光学感测。
在一些实施例中，可以把全局电子快门与多阵列图像传感器***相组合。全局电子快门指的是这样一种配置，其中可以在基本上相同的时间对给定的成像阵列进行采样。换句话说，在全局电子快门中，对于成像阵列区段内的所有像素可以使得整合时段开始和整合时段结束的绝对时间基本上是相同的。
在一些实施例中，多个图像阵列可以采用全局电子快门，并且其图像数据可以在后来被组合。在一些实施例中，对于与成像***内的多个阵列相关联的所有像素可以使得整合时段开始和整合时段结束的绝对时间基本上是相同的。
在一些实施例中，图像传感器***包括：第一图像传感器区段；第二图像传感器区段；其中每一个图像传感器区段实施全局电子快门，其中在第一时间段期间，所述至少两个图像传感器区段当中的每一个累积与每一个图像传感器区段内的每一个像素上的光子积分通量成比例的电子电荷；并且在第二时间段期间，每一个图像传感器区段提取与在每一个像素区段对应的整合时段内在每一个像素区段内累积的电子电荷成比例的电子信号。
图3A-18B示出了包括“全局”快门设置的附加像素电路。全局快门设置允许在相同的时间捕获对应于多个像素或者整个像素阵列的电压。在示例性实施例中，可以把这些像素电路与小像素区段相组合地使用，所述小像素区段在示例性实施例中可以具有小于4平方微米的面积以及小于2微米的电极之间的距离。可以在半导体基板之上形成像素区段，并且可以在像素区段下方在所述基板上或者在所述基板中形成像素电路。像素电路可以通过集成电路的通孔和互连层电连接到像素区段的电极。可以设置金属层以便屏蔽像素电路（包括被用于全局快门的晶体管或二极管）免于入射在像素区段中的光学敏感层上的光的影响，正如后面进一步描述的那样。
全局快门像素电路的一些实施例具有单一全局快门捕获，其中在新的整合时段开始之前读出所有行。其他实施例具有连续全局快门，其允许新一帧的整合与前一帧的读出同时发生。正与滚动快门一样，最大帧速率等于读出速率。单一全局快门可能需要在像素整合时停止读出。因此，可能会由于附加的整合时间而降低最大帧速率。
后面描述的全局快门像素电路的实施例包括利用量子点膜实现全局快门的5T、4T、3T、2T和1T像素的几种变型。在一个示例性实施例中，所述量子点膜可以是具有前面所描述的光学敏感纳米晶体材料的光电导体。在示例性实施例中，穿过所述膜的电流与由纳米晶体材料吸收的光强度具有非线性关系。由前面所描述的电极在纳米晶体材料两端施加偏置，该偏置导致所述膜两端的电压差。在示例性实施例中，当在所述膜两端施加前面所描述的这个偏置时，所述膜提供光电导增益。所述电极可以采用前面所描述的任何光电导体配置或者其他配置。在一些实施例中，这些电路可以被用来读出多层或多区段彩色像素的一层，正如后面进一步描述的那样。
在全局快门像素电路的示例性实施例中，可以使用一些或所有以下特征：
-所述膜可以被配置成电流源或电流吸收器。
-电荷存储库可以独立于像素区段中的膜并且与辐射源隔离。
-可以使用膜界面与存储元件之间的分隔元件（包括非线性元件；例如二极管或开关）。
-可以使用读出晶体管，读出晶体管被配置成可以独立于其他共同连接的器件操作的放大器。所述放大器通常作为源极跟随器操作，但是也可以使用其他实施例。  
-隐含或寄生二极管，在一些实施例中，可以被用来重置所述膜或者控制读出晶体管。   
-像素区段的阵列可以具有在所有像素区段（或者邻近像素的集合）之间共享的一个共同电极，并且每一个像素区段可以具有与其他电极隔离的一个独立电极。在一些实施例中，所述共同电极可以是正的或负的，并且不必受到CMOS轨道或ESD器件的约束。在一些实施例中，所述共同电极可以接受动态信令。  
-对于利用同时读出的连续快门操作，在示例性实施例中使用独立于电荷存储库重置所述膜的机制。
后面的图3-18图示了根据示例性实施例的全局快门像素电路。图3A-18A分别是一个具体实施例的像素示意性电路图。相应的图3B-18B分别是图示了集成电路器件中的相应电路的物理设置的器件剖面图。
如下面那样解释被用来描述各个实施例的缩写：4T表明使用4个晶体管；C表明“连续”；NC表明“非连续”；2D表明2个二极管；并且+1pD表明1个寄生（或者实质上是“自由”）二极管。
4T、NC全局快门电路：
4T的操作概念也是针对其他设计的基础。图3A是对应于4T、NC器件120的一个实施例的像素/剖面/布局的电路图。器件120是启用全局快门的隔离开关。通过RT高和T高来重置像素。在曝光到时之后，T被切换到低，并且所述膜不再集成到140的栅极上。RS被切换到高，并且INT在CS处被采样。
接下来RT和T被按照适当的顺序切换到高并且随后切换到低。信号RESET被采样。像素数值是RESET-INT。通过把CD设定到所期望的数值来调节像素的暗度（dark level），该数值可以不同于在全局重置期间的CD数值。双采样（double sampling）用于去除阈值变化并且设定暗度偏移量的目的。110处的膜充当电流吸收器。器件150充当用于140处的跟随器的源电流的开关。器件130重置存储节点和所述膜。存储节点处于115处。
5T、C全局快门电路：
图4A是对应于5T、C器件的一个实施例的像素/剖面/布局的电路图。为了实现图4A中所示的连续全局快门操作，独立于存储元件215重置膜210。如图4A中所示的第五晶体管221实现了这一点。具有寄生元件（parasitics）的膜于是被视为整装式的整合器。其由230重置，并且利用220转移电荷。所述采样方案与4T设计完全相同，其不同之处在于如下事实：215处的存储元件现在独立于所述膜被重置，也就是说当RT被带到高时信号T为低。
4T(+1pD)、C全局快门电路：
图5A是对应于图4A中的4T的电路的一种变型，其中添加了寄生元件。在该实施例中，这些寄生元件可以被用来仅利用4T实现连续全局快门操作。寄生二极管312现在允许重置膜310。共同的膜电极F被带到负值，从而使得312开通并且将所述膜重置到所期望的电平。这样就对寄生膜电容器311（其不一定处于所述膜中）充电。F电极现在被向上带回到新的更高电平，并且使得所述膜进行整合。现在可以在不影响315处的存储元件的情况下将所述膜重置所期望的次数。
4T(+1D)、C全局快门电路：
通过添加二极管411，在4T中实现了图6A中示出的连续快门操作。所述二极管是利用N阱区段485内部的PN结产生的。操作与图4A中示出的5T相同。主要的区别在于，用二极管取代了重置器件。当RTF为高时，电流可以流动从而将410处的膜拉到重置电平。随后RTF下落，以便允许膜节点处的整合。寄生电容提供主要存储节点。
3T(+2D)、C全局快门电路：
图7A示出了3T配置，其中二极管520取代来自320的晶体管。寄生二极管512被用来独立于540的栅极处的存储节点重置膜510。这是通过把F节点脉动到负值从而使得二极管512开通而实现的。在511处整合电荷之后，通过将F驱动到高电压来转移所述电荷。这样做开通了二极管520。
2T(+2D)、C全局快门电路：
图8A示出了能够进行连续全局快门操作的2T像素。612和620处的两个二极管用来重置像素以及转移电荷，正如这里所描述的那样。现在550处的行选择器件被去除。像素利用单一列线670和单一行线660进行工作。通过添加RT线，对于操作总共需要2条水平线路和1条垂直线路。这样就减轻了对于每一个像素所必要的布线负荷。像素通过把640的栅极处的存储节点重置到高电压并且随后将R降低到最低数值来进行工作。这样做关断了640处的源极跟随器。为了对像素进行读取，R被带到高。随着R被带到高，像素处（特别是630的漏极/源极处）的寄生电容使得存储节点提升到更高电平。在这种“赢者全得”配置中，仅所选择的行将激活列线。
3T(+1pD)、C全局快门电路：
在图9A中示出了3T连续像素的另一个实施例。在这里，前面所描述的行选择器件被去除。这个3T的一个优点在于没有明显的二极管。712处的寄生二极管独立于存储节点重置像素。块体794中的器件剖面表明小布局是可能的。
1T(+3D)全局快门电路：
在图10A中示出了像素的1T版本，其中二极管取代至关重要的晶体管。首先通过把F带到负值来重置膜810。接下来通过把F带到中间电平来进行整合。最后通过把F带到高来转移电荷。所述方案使得即使在饱和状态下，把F带到高仍然会将电荷推到存储节点上。通过把R带到低来重置存储节点。由于电荷总是被推到存储节点上，因此我们保证重置功能会正确地设定初始电荷。
4T、PMOS全局快门电路：
在图11A中示出了4T的PMOS版本。其操作类似于4T NMOS版本，不同之处在于连续快门操作对于P+/N阱二极管911是可行的。通过把CD带到足够低，膜910通过所述二极管重置到CD。
3T、PMOS全局快门电路：
在图12A中示出了3T的PMOS版本。行选择器件现在被去除，并且形成了紧凑布局。
2T、PMOS全局快门电路：
在图13A中示出了2T的PMOS版本。其通过把CS带到低来全局重置所述膜来进行工作。随后经过1120转移电荷。
3T(+1D)、NC全局快门电路：
图14A示出了像素的3T版本，其中膜1210产生电流而不吸收电流。像素在F为高时进行整合。当F被强制为低时，二极管1220关断。一旦所述二极管关断，则不再累积电荷。
2T(+1D)、NC全局快门电路：
图15A示出了2T版本，其中行选择器件被去除。这样做与3T相比节省了一些面积，但是缩小了像素范围。
2T(+1D)alt、NC全局快门电路：
图16A示出了对应于2T的替换布局，其中二极管被用作重置器件。
2T(+1pD)、NC全局快门电路：
图17A去除了重置器件，并且利用寄生二极管1512来重置所述膜。
1T(+2D)、NC全局快门电路：
具有2个二极管的1T产生如图18A中所示的紧凑布局。如果不需要全局快门操作，则有可能产生具有1个二极管的1T。所述二极管在该情况中非常小。这种1T+1D像素去除了膜1610与源极跟随器栅极1640之间的二极管1620，并且形成从所述膜到源极跟随器栅极的直接连接。可以从后面对于1T+2D的描述推断出该像素的操作。首先通过把F带到高并且把R带到低而重置像素。所述膜通过2个二极管向下重置到R处的低电压（例如gnd）。接下来将R驱动到1V。这使得所述膜开始整合。源极跟随器栅极处的电压开始增加。如果电压增加开始超出1V，其将被R处的电压钳位。这就是饱和电平。对于非饱和像素，所述栅极将增加小于1V的电压。为了停止整合电荷，F被驱动到低。这样做由于二极管动作而截断了电流流到存储节点中的路径。当要对像素进行读出时，R被向上驱动到3V，同时其他每一行处的R被保持在1V。这样做使得存储元件在电压方面提升多达1V。R为源极跟随器提供漏极电流，并且列线由已激活的行驱动并且不会被其他行驱动，这是因为源极跟随器处于赢者全得配置中。对INT数值进行采样。接下来R被降低到低电平并且随后被再次拉高。这样做重置存储节点，并且随后对RESET电平进行采样。通过关于在重置所述膜时使用的电平选择适当的R电平，有可能设定暗度偏移量。
可以与这里所描述的任何光电检测器和像素区段结构一同使用前面的像素电路。在一些实施例中，通过对于每一个区段（比如光学敏感材料的红色、绿色和蓝色区段）使用一个像素电路，可以与多区段像素配置一同使用前面的像素电路。所述像素电路可以把信号读取到缓冲器中，所述缓冲器存储对应于每一个像素的多个颜色数值。举例来说，所述阵列可以在逐行的基础上对像素进行读出。所述信号随后可以被转换成数字彩色像素数据。这些像素电路仅仅是示例性的，并且其他实施例可以使用其他电路。在一些实施例中，所述膜可以被使用在直接整合模式中。所述膜通常被作为光敏电阻器来对待，光敏电阻器随着光度改变电流或电阻。在该直接整合模式中，所述膜被偏置成直接电压输出器件。电压电平直接表明入射光度。
在一些实施例中，可以利用具有高噪声因数的晶体管来读出量子膜信号。举例来说，在有大漏电流以及晶体管本身的其他噪声源存在的情况下，薄氧化物晶体管可以被用来读出量子膜信号。这种做法成为可能是因为所述膜具有帮助抑制晶体管噪声的固有增益。
如前所述，垂直层叠结构中的金属和/或金属接触件可以被布设在光电检测器结构的不同层中，并且被用作接触件和/或用作屏蔽或隔离组件或元件。在一些实施例中，例如使用一个或更多金属层来隔离或屏蔽下层电路的组件（例如电荷存储库或电荷存储器件）或者IC的其他组件。图19和20示出了一个实施例，其中在对应的像素区段的电荷存储库之间放置导电材料，从而把所述对应的电荷存储库与入射在光学敏感层上的光隔离。所述导电材料的至少一部分与对应的像素区段的光学敏感层电连通。在图37和38中示出并描述的金属区段或层除了其作为隔离元件的功能之外还可以被用作这里所描述的电接触件。
图19示出了金属覆盖像素的垂直轮廓。所述像素包括硅部分140、多晶硅层130以及金属层120和110。在该实施例中，120和110被交错排列（staggered）以便完全覆盖像素的硅部分。一部分入射光100被110反射。其余的入射光100被金属层120反射。其结果是，没有光能够到达硅140。这样就完全改进了存储节点（141）对于入射光的不敏感性。
图20示出了金属覆盖像素的布局（顶视图）。在该实施例中，使用三个金属层（例如对应于图19中的层108、110和112的金属4/5/6）来完全覆盖像素的硅部分。区段200是金属4，区段210是金属5，区段220是金属6。区段200/210/220近似覆盖整个像素区域，并且因此防止任何光到达下方像素的硅部分。
参照图21，一些实施例包括一种包括以下步骤的方法：
在操作2101处，提供信号以表明整合时段的起始；
在操作2103处，向至少两个成像阵列区段传播所述信号；
在操作2105处，同步地或者伪同步地开始整合到所述两个成像阵列区段当中的每一个中；
在操作2107处，同步地或者异步地从每一个成像阵列区段读取信号；
在操作2109处，处理所述信号，潜在地包括模拟增益、模拟到数字转换以及数字信号处理；
在操作2111处，组合或者联合处理来自至少两个成像阵列区段的数字数据；
在操作2113处，提供组合来自每一个成像阵列区段的信息的图像的数字表示。
参照图22，一种成像***可以包括：对视场FOV1进行成像的第一图像传感器S1；以及第二图像传感器S2并且对视场FOV2进行成像。在一些实施例中，所述成像***可以提供组合来自S1和S2的信息的数字图像，以便产生在其信息内容方面基本上跨越视场FOV3的图像，其中FOV3基本上跨越FOV1和FOV2的并集。
参照图23，一种成像***可以包括：对视场FOV1进行成像的第一图像传感器S1；以及第二图像传感器S2并且对视场FOV2进行成像。在一些实施例中，所述成像***可以提供组合来自S1和S2的信息的数字图像，以便产生在其信息内容方面基本上跨越视场FOV3的图像，其中FOV3基本上跨越FOV1和FOV2的并集。
参照图24，一种成像***可以包括集成电路S1，其包括：成像阵列区段A1和成像阵列区段A2；其中A1对视场FOV1进行成像；并且A2对视场FOV2进行成像。在一些实施例中，所述成像***可以提供组合来自A1和A2的信息的数字图像，以便产生在其信息内容方面基本上跨越视场FOV3的图像，其中FOV3基本上跨越FOV1和FOV2的并集。
参照图25，一种成像***可以包括：第一图像传感器S1和第一光学元件O1，O1包括至少一个透镜L1.1，其一同对视场FOV1进行成像；第二图像传感器S2和第二光学元件O2，O2包括至少一个透镜L2.1，其一同对视场FOV2进行成像。在一些实施例中，所述成像***可以提供组合来自S1和S2的信息的数字图像，以便产生在其信息内容方面基本上跨越视场FOV3的图像，其中FOV3基本上跨越FOV1和FOV2的并集。
参照图26，一种成像***可以包括：第一成像阵列区段A1和第一光学元件O1，O1包括至少一个透镜L1.1，其一同对视场FOV1进行成像；第二成像阵列区段A2和第二光学元件O2，O2包括至少一个透镜L2.1，其一同对视场FOV2进行成像。在一些实施例中，A1和A2可以居于单一集成电路S1上。在一些实施例中，所述成像***可以提供组合来自A1和A2的信息的数字图像，以便产生在其信息内容方面基本上跨越视场FOV3的图像，其中FOV3基本上跨越FOV1和FOV2的并集。
参照图27，一种成像***可以包括：第一图像传感器S1和第一光学元件O1，O1包括至少一个晶片级透镜L1.1，其一同对视场FOV1进行成像；第二图像传感器S2和第二光学元件O2，O2包括至少一个晶片级透镜L2.1，其一同对视场FOV2进行成像。在一些实施例中，所述成像***可以提供组合来自S1和S2的信息的数字图像，以便产生在其信息内容方面基本上跨越视场FOV3的图像，其中FOV3基本上跨越FOV1和FOV2的并集。
参照图28，一种成像***可以包括：第一成像阵列区段A1和第一光学元件O1，O1包括至少一个晶片级透镜L1.1，其一同对视场FOV1进行成像；第二成像阵列区段A2和第二光学元件O2，O2包括至少一个晶片级透镜L2.1，其一同对视场FOV2进行成像。在一些实施例中，A1和A2可以居于单一集成电路S1上。在一些实施例中，所述成像***可以提供组合来自A1和A2的信息的数字图像，以便产生在其信息内容方面基本上跨越视场FOV3的图像，其中FOV3基本上跨越FOV1和FOV2的并集。
参照图29，一种成像***可以包括：第一图像传感器S1；第二图像传感器S2；第一光学元件O1，O1包括至少一个晶片级透镜***L1；其中L1把视场FOV1成像到S1上；并且L1把视场FOV2成像到S2上。在一些实施例中，所述成像***可以提供组合来自S1和S2的信息的数字图像，以便产生在其信息内容方面基本上跨越视场FOV3的图像，其中FOV3基本上跨越FOV1和FOV2的并集。
参照图30，一种成像***可以包括：第一成像阵列区段A1；第二成像阵列区段A2；第一光学元件O1，O1包括至少一个晶片级透镜***L1；其中L1把视场FOV1成像到A1上；并且L1把视场FOV2成像到A2上。在一些实施例中，A1和A2可以居于单一集成电路S1上。在一些实施例中，所述成像***可以提供组合来自A1和A2的信息的数字图像，以便产生在其信息内容方面基本上跨越视场FOV3的图像，其中FOV3基本上跨越FOV1和FOV2的并集。
参照图31，一种成像***可以包括：第一成像阵列区段A1；第二成像阵列区段A2；第一光学元件O1，O1包括至少一个晶片级透镜***L1；其中L1把视场FOV1成像到A1上；并且L1把视场FOV2成像到A2上。在一些实施例中，{L1和L2}的至少其中之一可以包括非中心对称的至少一个透镜或透镜元件；在一些实施例中，其可能包括象散（astigmatism）。在一些实施例中，A1和A2可以居于单一集成电路S1上。在一些实施例中，所述成像***可以提供组合来自A1和A2的信息的数字图像，以便产生在其信息内容方面基本上跨越视场FOV3的图像，其中FOV3基本上跨越FOV1和FOV2的并集。
参照图32和图33，一种成像***可以包括：第一成像阵列区段A1；第二成像阵列区段A2；第三成像阵列A3；以及第四成像阵列A4。在一些实施例中，{A1,A2,A3,A4}当中的至少两个可以居于单一集成电路S1上。在一些实施例中，所述成像***可以提供组合来自{A1,A2,A3,A4}当中的至少两个的信息的数字图像，以便产生在其信息内容方面基本上跨越视场{FOV1,FOV2,FOV3,FOV4}当中的至少两个（参见图33）的图像。
参照图34和图35，一种成像***可以包括一系列成像阵列区段，比如{A1...A7}。在一些实施例中，{A1...A7}当中的至少两个可以居于单一集成电路S1上。在一些实施例中，所述成像***可以提供组合来自{A1...A7}当中的至少两个的信息的数字图像，以便产生在其信息内容方面基本上跨越视场{FOV1...FOV7}当中的至少两个（参见图35）的图像。在一些实施例中，{FOV1...FOV7}当中的至少一个的x、y或全部两个方向上的总角度跨越显著小于{FOV1...FOV7}当中的至少另一个的x、y或全部两个方向上的总角度跨越。在一些实施例中，{A1...A7}当中的至少一个的面积显著小于{A1...A7}当中的至少另一个的面积。在一些实施例中，{A1...A7}当中的至少一个中的每一个像素的面积显著小于{A1...A7}当中的至少另一个中的每一个像素的面积。在一些实施例中，所述第一像素面积从列表{1.4x1.4μm,1.1x1.1μm}中选择，并且较小的所述第二像素面积从列表{1.1x1.1μm,0.9x0.9μm,0.7x0.7μm和0.5x0.5μm}中选择。在一些实施例中，在某些成像阵列中可以实现比其他阵列中更高程度的分辨率。在一些实施例中，如果与图像***相比在图像中心处希望有更高的分辨率，则通过个体高分辨率传感器和/或组合来自多个阵列的信息，可以把专用的总分辨率选择成在图像中心处更高。
在一些实施例中，至少一个成像阵列区段提供关于场景的与第二成像阵列区段不同的视角或视线，也就是说存在从两个成像阵列区段观看的给定对象的不同表观位置。在一些实施例中，视线、视差或视角的差异被用来推断出对象到场景中的深度。在一些实施例中，通过组合从至少两个成像阵列区段采集的信息来估计深度。在一些实施例中，成像***在组装之后可以采用一个训练时段，在训练时段中利用所选择的已知测试场景来确定视线差异；并且采用软件，所述软件采用关于特定已组装的成像***的特定视差误差的知识来提供深度估计。在一些实施例中，由于以下事实而减小了制造容差：不需要实现精确的偏移量；而是相反，可以在组装之后估计最终偏移量。
在一些实施例中，沿着被标记成x的第一维度，可以采用数目n_x个成像阵列区段；并且沿着被标记成y的第二维度，可以采用数目n_y个成像阵列区段。在一些实施例中，可以组合来自多个成像阵列区段的图像，以便提供比作为组成部分的成像阵列区段的中至少一个的个体视场更大的视场。在一些实施例中，n_x不等于n_y。在一些实施例中，n_x=2，n_y=1。在一些实施例中，nx=3，n_y=1。在一些实施例中，nx=3，n_y=2。在一些实施例中，nx=4，n_y=2。
在一些实施例中，沿着被标记成x的第一维度，可以采用数目n_x个光学***，即摄影机；并且沿着被标记成y的第二维度，可以采用数目n_y个摄影机。在一些实施例中，可以组合来自多个摄影机的图像，以便提供比作为组成部分的摄影机中的至少一个的个体视场更大的视场。在一些实施例中，n_x不等于n_y。在一些实施例中，n_x=2，n_y=1。在一些实施例中，nx=3，n_y=1。在一些实施例中，nx=3，n_y=2。在一些实施例中，nx=4，n_y=2。
在一些实施例中，可以从以下集合中选择构成多阵列或多集成电路成像***的图像传感器集成电路：
正面照明的图像传感器；
背面照明的图像传感器；
采用电耦合到正面照明的图像传感器中的金属电极的光学敏感层的图像传感器；
采用电耦合到背面照明的图像传感器中的金属电极的光学敏感层的图像传感器；
采用电耦合到正面照明的图像传感器中的硅二极管的光学敏感层的图像传感器；以及
采用电耦合到背面照明的图像传感器中的硅二极管的光学敏感层的图像传感器。
在一些实施例中，阵列可以采用具有不同尺寸的像素。在一些实施例中，首要阵列可以采用1.4μmx1.4μm像素，次要阵列可以采用1.1μmx1.1μm像素。
在一些实施例中，阵列可以包括具有不同尺寸的像素。在一个示例性实施例中，至少一个像素可以具有1.4μmx1.4μm的线性尺度，并且相同的图像传感器集成电路上的至少一个像素可以具有1.1μmx1.1μm像素的线性尺度。
像素尺寸在侧向维度上可以从小于大约0.5微米到3微米或者包含在其中的任何范围（从小于大约0.5到3微米的平方的面积或者包含在其中的任何范围）变化。在一些实例中，像素尺寸可以是小于大约1.3、1.4、1.5、1.7、2、2.2或2.5微米（具有小于该数量的平方的面积）。具体的实例是1.2和1.4微米。主要阵列可以具有大于次要阵列的像素。主要阵列可以大于0.5、0.7、1、1.2或1.4或1.5微米，并且小于1、1.2、1.5、1.7、2、2.2、2.5或3微米。所述一个或更多次要阵列也可以是大于0.5、0.7、1、1.2或1.4或1.5微米并且小于1、1.2、1.5、1.7、2、2.2、2.5或3微米，但是将小于主要阵列。举例来说，主要阵列可以大于X，次要阵列可以小于X，其中X是1.2、1.4、1.5、1.7或2等等。
在示例性实施例中，阵列A1和A2可以处于单一基板上。可以在基板上形成光敏层，其中像素电路处于光敏区段下方。在一些实施例中，可以在基板的掺杂区域（而不是顶部的纳米晶体材料）中形成光敏区段，比如光电二极管、针扎光电二极管、部分针扎光电二极管或者光电门。在一些实施例中，所述图像传感器可以是纳米晶体或CMOS图像传感器。在一些实施例中，可以在基板的一侧（例如背面）形成一个或更多图像传感器，其中电荷存储库从基板的该侧延伸到（或者接近）基板的另一侧（例如正面），该另一侧具有金属互连层并且形成可以从电荷存储库进行读出的像素读出电路。
再次参照图1，图1示出了根据示例性实施例的与量子点像素芯片结构（QDPC）100有关的结构和各个区域。如图1中所示，QDPC 100可以被适配成辐射1000接收器，其中给出量子点结构1100以接收辐射1000，比如光。QDPC 100包括量子点像素1800和芯片2000，其中所述芯片被适配成处理接收自量子点像素1800的电信号。量子点像素1800包括量子点结构1100，量子点结构1100包括几个组件和子组件，比如量子点1200、量子点材料200以及与点1200和材料200有关的特定配置或量子点布局300。量子点结构1100可以被用来产生光电检测器结构1400，其中量子点结构与电互连1404相关联。提供电连接1404以便接收来自量子点结构的电信号，并且把所述电信号传送到与像素结构1500相关联的像素电路1700。正如量子点结构1100可以按照平面和垂直的各种式样被布设，光电检测器结构1400可以具有特定的光电检测器几何布局1402。光电检测器结构1400可以与像素结构1500相关联，其中光电检测器结构的电互连1404在电气方面与像素电路1700相关联。像素结构1500还可以被布设在包括芯片2000上的垂直和平面布局的像素布局1600中，并且像素电路1700可以与其他组件1900相关联，其他组件1900例如包括存储器。像素电路1700可以包括用于在像素1800层级处理信号的无源和有源组件。像素1800在机械和电气方面都与芯片2000相关联。从电气角度来说，像素电路1700可以与其他电子装置（例如芯片处理器2008）通信。所述其他电子装置可以被适配为处理数字信号、模拟信号、混合信号等，并且他可以被适配为处理和操纵接收自像素电路1700的信号。在其他实施例中，芯片处理器2008或其他电子装置可以被包括在与QDPC相同的半导体基板上，并且可以利用芯片上***架构来构建。芯片2000还包括物理结构2002和其他功能组件2004，后面还将对其进行更加详细的描述。
QDPC 100检测电磁辐射1000，电磁辐射1000在一些实施例中可以是来自电磁频谱的任何频率的辐射。虽然电磁频谱是连续的，但是常常把频率范围称作整个电磁频谱内的频带，比如无线电频带、微波频带、红外频带（IR）、可见光频带（VIS）、紫外频带（UV）、X射线、伽马射线等等。QDPC 100可以能够感测整个电磁频谱内的任何频率；但是这里的实施例可以涉及电磁频谱内的特定频带或频带组合。应当理解的是，在讨论中使用这些频带并不意图限制QDPC 100所能感测的频率范围，而仅仅是被用作实例。此外，一些频带具有共同使用的子频带，比如近红外（NIR）和远红外（FIR），并且使用更宽泛的频带术语（比如IR）并不意图把QDPC 100敏感性限制到任何频带或子频带。此外，在后面的描述中，例如“电磁辐射”、“辐射”、“电磁频谱”、“频谱”、“辐射频谱”等等术语可以被互换使用，并且术语“颜色”被用来描绘可以处在辐射1000频谱的任何部分内的辐射1000的所选频带，并且不意图被限制到辐射1000的任何特定范围，比如可见“颜色”。
在图1的示例性实施例中，可以使用前面所描述的纳米晶体材料和光电检测器结构来提供用于光电传感器阵列、图像传感器或其他光电子器件的量子点像素1800。在示例性实施例中，像素1800包括能够接收辐射1000的量子点结构1100、被适配为接收来自量子点结构1100的能量的光电检测器结构以及像素结构。在一些实施例中，这里所描述的量子点像素可以被用来提供以下特征：高填充因数、面元划分（bin）的潜力、层叠的潜力、实现小像素尺寸的潜力、来自更大像素尺寸的高性能、简化彩色滤光器阵列、消除去马赛克、自增益设定/自动增益控制、高动态范围、全局快门能力、自动曝光、局部对比度、读出速度、像素层级的低噪声读出、使用更大处理几何结构（更低成本）的能力、使用通用制作过程的能力、使用数字制作过程来构造模拟电路、在像素下添加其他功能、比如存储器、A到D、真实相关双采样、面元划分等等。示例性实施例可以提供这些特征中的一些或所有。但是一些实施例可以不使用这些特征。
量子点1200可以是纳米结构，其通常是半导体纳米结构，并且在所有三个空间方向上约束导带电子、价带空穴或激子（导带电子和价带空穴的绑定对（bound pair））。量子点在其吸收谱中表现出理想化零维***的离散量化能谱的效应。对应于该离散能谱的波函数通常在空间上基本上局部化在所述量子点内，但是在材料的晶格的许多周期上延伸。
图36示出了量子点1200的一个实例。在一个示例性实施例中，QD 1200具有半导体或化合物半导体材料的核心1220，比如PbS。配位体（ligand）1225可以附着到外表面的一部分或全部，或者在一些实施例中可以被去除，正如后面进一步描述的那样。在一些实施例中，邻近QD的核心1220可以融合在一起，从而形成具有纳米尺度特征的纳米晶体材料的连续膜。在其他实施例中，各个核心可以通过连接分子（linker molecule）彼此连接。
QD光学器件的一些实施例是具有多个像素的单图像传感器芯片，其中每一个像素包括对于辐射1000敏感（例如光学活性的）的QD层，以及与QD层电连通的至少两个电极。所述电极之间的电流和/或电压与由QD层接收到的辐射1000的量有关。具体来说，由QD层吸收的光子生成电子-空穴对，从而如果施加电气偏置，则有电流流动。通过确定对应于每一个像素的电流和/或电压，可以重建横跨芯片的图像。所述图像传感器芯片具有：在低辐射检测1000应用中可能有益的高灵敏度；允许优越的图像细节的宽动态范围；以及小像素尺寸。通过利用QD中的量子尺寸效应，还可以通过改变器件中的QD的尺寸来调谐传感器芯片对于不同光学波长的响应度。可以使得像素小到1平方微米或更小，比如700x700nm，或者大到30x30微米或更大，或者包含在其中的任何范围。
在示例性实施例中，光电检测器结构1400是被配置成它可以被用来检测辐射1000的器件。通过在光电检测器结构1400中使用的量子点结构1100的类型，可以把检测器“调谐”为检测辐射1000的所规定的波长。光电检测器结构可以被描述成具有I/O的量子点结构1100，这是因为施加了一定输入/输出能力来访问量子点结构1100的状态。一旦可以读取状态，就可以通过电互连1404将所述状态传送到像素电路1700，其中像素电路可以包括用以读取所述状态的电子装置（例如无源和/或有源的）。在一个实施例中，光电检测器结构1400可以是量子点结构1100（例如膜）加上电接触衬垫，从而可以把所述衬垫与电子装置相关联以便读取相关联的量子点结构的状态。
在一些实施例中，处理可以包括对像素进行面元划分，以便减少与量子点结构1100的固有属性或者与读出过程相关联的随机噪声。面元划分可以涉及组合像素1800，比如产生2x2、3x3、5x5等等的超级像素。可以有与组合像素1800或面元划分相关联的噪声减少，这是因为随着面积线性增大，随机噪声依照平方根增大，从而减少了噪声或者提高了有效灵敏度。鉴于QDPC 100针对非常小的像素的潜力，可以在不需要牺牲空间分辨率的情况下利用面元划分，也就是说像素可以如此地小以至于开始使得组合像素不会降低***的所需空间分辨率。面元划分在提高检测器能够运行的速度方面也可能是有效的，从而改进了***的一些特征，比如聚焦或曝光。
在一些实施例中，所述芯片可以具有允许高速读出能力的功能组件，其可以促进例如5兆像素、6兆像素、8兆像素、12兆像素、24兆像素等之类的大阵列的读出。更快的读出能力可能需要在像素1800阵列下的更复杂、晶体管数目更多的电路、更多层数、更多数目的电互连、更宽的互连迹线等等。
在一些实施例中，可能希望缩小图像传感器尺寸，以便降低可能与芯片面积成比例的总芯片成本。一些实施例包括使用微透镜。一些实施例包括使用更小的过程几何结构。
在一些实施例中，可以在不减小填充因数的情况下缩小像素尺寸并且从而缩小芯片尺寸。在一些实施例中，可以使用更大的过程几何结构，这是因为晶体管尺寸和互连线宽度不可以使像素模糊，因为光电检测器处在顶表面上并且居于互连上方。在一些实施例中，在不模糊像素的情况下可以采用例如90nm、0.13μm和0.18μm的几何结构。在一些实施例中，还可以采用例如90nm和以下的小几何结构，并且这些可以是标准的而不是图像传感器定制的过程，从而导致更低的成本。在一些实施例中，对于小几何结构的使用可以与相同芯片上的高速数字信号处理更加兼容。这可以导致更快、更便宜和/或更高质量的芯片上图像传感器处理。在一些实施例中，对于数字信号处理使用更加先进的几何结构可以有助于针对给定程度的图像传感器处理功能的更低电力消耗。
像素尺寸在侧向维度上可以从小于大约0.5微米到3微米或者包含在其中的任何范围（小于大约0.5到3微米的平方的面积或者包含在其中的任何范围）变化。在一些实例中，像素尺寸可以是小于大约1.3、1.4、1.5、1.7、2、2.2或2.5微米（具有小于该数量的平方的面积）。具体的实例是1.2和1.4微米。主要阵列可以具有大于次要阵列的像素。主要阵列可以大于0.5、0.7、1、1.2或1.4或1.5微米，并且小于1、1.2、1.5、1.7、2、2.2、2.5或3微米。所述一个或更多次要阵列也可以是大于0.5、0.7、1、1.2或1.4或1.5微米并且小于1、1.2、1.5、1.7、2、2.2、2.5或3微米，但是将小于主要阵列。举例来说，主要阵列可以大于X，并且次要阵列可以小于X，其中X是1.2、1.4、1.5、1.7或2等等。
在示例性实施例中，各个阵列可以处于单一基板上。可以在基板上形成光敏层，其中像素电路处于光敏区段下方。在一些实施例中，可以在基板的掺杂区域（而不是顶部的纳米晶体材料）中形成光敏区段，比如光电二极管、针扎光电二极管、部分针扎光电二极管或者光电门。在一些实施例中，所述图像传感器可以是纳米晶体或CMOS图像传感器。在一些实施例中，可以在基板的一侧（例如背面）形成一个或更多图像传感器，其中电荷存储库从基板的该侧延伸到（或者接近）基板的另一侧（例如正面），该另一侧具有金属互连层并且形成可以从电荷存储库进行读出的像素读出电路。
由于光学敏感层和对光学敏感材料的特定区段进行读取的读出电路存在于集成电路中的分开的平面上，因此（从顶部看去）（1）像素读出电路和（2）由（1）读取的光学敏感区段的形状通常可以是不同的。例如可能希望把对应于像素的光学敏感区段定义成正方形；而相应的读出电路可以被最为高效地配置成矩形。
在基于通过通孔连接到下方的读出电路的顶部光学敏感层的成像阵列中，各个金属层、通孔以及互连电介质不必要是基本上或者甚至部分地光学透明的，但是他们在一些实施例中可以是透明的。这与正面照明的CMOS图像传感器的情况不同，在正面照明的CMOS图像传感器中必须存在穿过互连层叠的基本上透明的光学路径。在传统的CMOS图像传感器的情况下，这在互连的线路安排方面给出了附加的约束。这常常降低了可以实际上分配一个或多个晶体管的程度。例如常常采用4:1份额，而不采用更高的份额比率。与此相对，被设计供顶表面光学敏感层使用的读出电路可以采用8:1和16:1份额。
在一些实施例中，光学敏感层可以电连接到下方的读出电路，其中在光学敏感层与下方的读出电路之间不***金属。
QD器件的实施例包括QD层和定制设计或预先制作的电子读出集成电路。QD层随后被直接形成到所述定制设计或预先制作的电子读出集成电路上。在一些实施例中，在QD层覆盖电路的任何地方，其连续地覆盖并且接触电路的至少其中一些特征。在一些实施例中，如果QD层覆盖电路的三维特征，则QD层可以与这些特征保形。换句话说，在QD层与下层的电子读出集成电路之间存在基本上毗连的界面。电路中的一个或更多电极与QD层接触，并且能够把关于QD层的信息中继到读出电路，关于QD层的信息比如是与QD层上的辐射1000的量有关的电子信号。可以按照连续方式提供QD层以覆盖整个下层电路，比如读出电路，或者其可以被图案化。如果按照连续方式提供QD层，则填充因数可以接近大约100%，对于图案化情况，填充因数被减小，但是仍然可以远大于对应于使用硅光电二极管的一些示例性CMOS传感器的典型的35%。
在一些实施例中，很容易利用在通常被用来制作传统CMOS器件的设施中可用的技术来制作QD光学器件。举例来说，例如可以利用作为标准CMOS过程的旋涂将一层QD溶液涂覆（solution-coated）到预先制作的电子读出电路上，并且可选地进一步利用其他CMOS兼容的技术来进行处理，以便提供用在所述器件中的最终QD层。由于QD层不需要新奇的或困难的技术来制作，而是相反地可以利用标准CMOS过程来制作，因此可以大量制作QD光学器件，而不会有超出当前CMOS过程步骤的资本成本（除材料外）的显著增加。
图37示出了顶表面电极的通常更大的阵列内的一个两行乘三列子区段。电接触件的阵列提供去到光学敏感材料的覆盖层的电连通。1401表示被用来提供去到光学敏感层的一个共享接触件的共同电极网格。1402表示像素电极，其提供用于与光学敏感层电连通的另一个接触件。在一些实施例中，可以向共同网格1401施加-2V的电压偏置，并且可以在每一个整合时段的开头向每一个像素电极1402施加+2.5V的电压。
在一些实施例中，对于1402可以使用直接非金属接触区段（例如pn结接触）而不是金属互连像素电极。
鉴于共同接触件1401在给定时间横跨阵列处于单一电位，像素电极1402可以横跨阵列在时间和空间方面改变。举例来说，如果电路被配置成使得1402处的偏置关于流入或流出1402的电流而改变，则在整合时段的整个进程当中，不同的电极1402可以处于不同的偏置。区段1403表示在侧向平面内处于1401与1402之间的无接触区段。1403通常是绝缘材料，用于最小化在1401与1402之间流动的暗电流。1401和1402通常可以由不同的材料构成。每一种材料例如可以从例如以下列表中选择：TiN；TiN/Al/TiN；Cu；TaN；Ni；Pt；并且从前面的列表材料开始可以有叠加在一个或全部两个接触件上的另一层或层的集合，其是从以下材料当中选择的：Pt、烷基硫醇（alkanethiol）、Pd、Ru、Au、ITO或者其他导电或部分导电材料。
在示例性实施例中，像素电极1402可以由例如硅之类的半导体构成（硅包括p型或n型硅），而不是金属互连像素电极。
这里所描述的各个实施例可以被组合。示例性实施例包括采用由例如硅之类的半导体而不是金属构成的像素电极的像素电路。在一些实施例中，可以形成膜与二极管而不是金属像素电极（正面或背面）之间的直接连接。可以与这种方法或架构组合使用这里所描述的其他特征。
在使用前面的结构的示例性实施例中，互连1452可以形成与半导体基板上的电容、杂质区段或者其他电荷存储库电连通的电极。
在一些实施例中，所述电荷存储库可以是针扎二极管。在一些实施例中，所述电荷存储库可以是与光学敏感材料连通的针扎二极管，而在针扎二极管与光学敏感层之间不存在中间金属。
在一些实施例中，电压被施加到电荷存储库，并且在一个整合时间段内由于穿过光学敏感膜的电流流动而放电。在所述整合时间段的末尾对剩余的电压进行采样，从而生成对应于在整合时段期间由光学敏感层吸收的光强度的信号。在其他实施例中，可以对像素区段进行偏置，从而在一整合时间段内使得电压在电荷存储库中累积。在所述整合时间段的末尾，可以对所述电压进行采样，从而生成对应于在整合时段期间由光学敏感层吸收的光强度的信号。在一些示例性实施例中，由于电荷存储库处的电压的放电或累积，光学敏感层两端的偏置可能在所述整合时间段内发生改变。这继而可能导致穿过光学敏感材料的电流流动速率也在所述整合时间段内发生改变。此外，所述光学敏感材料可以是具有光电导增益的纳米晶体材料，并且所述电流流动速率可以与由光学敏感层吸收的光强度具有非线性关系。其结果是，在一些实施例中，电路可以被用来把来自像素区段的信号转换成数字像素数据，所述数字像素数据与由像素区段在所述整合时间段内吸收的光强度具有线性关系。光学敏感材料的非线性属性可以被用来提供高动态范围，而电路可以被用来在读取信号之后对信号进行线性化，以便提供数字像素数据。后面进一步描述用于从像素区段读出信号的示例性像素电路。
图37A表示封闭简单式样1430（例如概念图示）和1432（例如被用来产生光电检测器结构的通孔）。在封闭简单图示1430-1432中，在包含接地的正方形电互连1450的中心区域中提供正偏置的电互连1452。正方形电互连1450可以接地或者可以处于另一参考电位，以便在像素区段中的光学敏感材料两端提供偏置。举例来说，可以利用正电压来偏置互连1452并且可以利用负电压来偏置互连，以便在电极之间的像素区段中的纳米晶体材料两端提供所期望的电压降。在这种配置中，当所述层对其作出响应的辐射1000落在所述正方形区域内时产生电荷，并且所述电荷被吸引到中心正偏置电互连1452并且朝向其移动。如果在所述层的一个区域上复制这些封闭简单式样，则每一个封闭简单式样形成一部分或整个像素，其中所述式样捕获与落在内部正方形区域上的入射辐射1000相关联的电荷。在示例性实施例中，电互连1450可以是形成对应于一个像素区段阵列的共同电极的网格的一部分。互连1450的每一侧可以与邻近的像素区段共享，从而形成围绕邻近像素的电互连的一部分。在该实施例中，该电极上的电压可以对于所有像素区段（或者对于相邻像素区段的各个集合）是相同的，而互连1452上的电压则基于由像素区段中的光学敏感材料吸收的光强度在整合时间段内发生改变，并且可以被读出从而生成对应于每一个像素区段的像素信号。在示例性实施例中，互连1450可以针对每一个像素区段形成围绕电互连1452的边界。所述共同电极可以被形成在与互连1452相同的层上，并且被侧向围绕互连1450放置。在一些实施例中，所述网格可以被形成在像素区段中的光学敏感材料层的上方或下方，但是电极上的偏置仍然可以提供围绕像素区段的边界条件，以便减少与邻近像素区段的交叉（cross over）。
在一些实施例中，所述光学敏感材料可以与像素电极、电荷存储库或针扎二极管直接电连通，其中在所述光学敏感材料与所述像素电极、电荷存储库或针扎二极管之间不存在中间金属。
图37B示出了电互连的开放简单式样。开放简单式样通常不形成封闭式样。开放简单式样不利用正偏置电互连1452和接地1450之间的区域包围作为入射辐射1000结果而产生的电荷；但是在所述两个电互连之间的区域内产生的电荷将被吸引到正偏置电互连1452并且朝向其移动。包括分开的开放简单结构的阵列可以提供电荷隔离***，电荷隔离***可以被用来识别入射辐射1000的位置并且从而识别相应的像素指派（pixel assignment）。如前所述，电互连1450可以被接地或者处于某一其他参考电位。在一些实施例中，电互连1450可以与其他像素的相应电极电连接（例如通过下层的互连层），因此可以在像素阵列两端施加电压。在其他实施例中，互连1450可以横跨多个像素区段线性延伸，从而形成横跨一行或一列的共同电极。
现在将描述可以被用来从像素区段读出信号的像素电路。正如前面所描述的那样，在一些实施例中，图1的QDPC 100内的像素结构1500可以具有像素布局1600，其中像素布局1600可以具有例如垂直、平面、对角线等多种布局配置。像素结构1500还可以具有嵌入式像素电路1700。像素结构还可以与光电检测器结构1400和像素电路1700之间的电互连1404相关联。
在一些实施例中，图1的QDPC 100内的量子点像素1800可以具有像素电路1700，像素电路1700可以被嵌入到或者特定于像素阵列中的个体量子点像素1800、一组量子点像素1800、所有量子点像素1800等等。量子点像素1800的阵列内的不同的量子点像素1800可以具有不同的像素电路1700，或者可以完全不具有个体像素电路1700。在一些实施例中，像素电路1700可以提供多种电路，比如用于偏置、电压偏置、电流偏置、电荷转移、放大器、重置、采样和保持、地址逻辑、解码器逻辑、存储器、TRAM单元、闪存单元、增益、模拟求和、模拟到数字转换、电阻桥等等。在一些实施例中，像素电路1700可以具有多项功能，比如用于读出、采样、相关双采样、子帧采样、定时、整合、求和、增益控制、自动增益控制、偏移调节、校准、偏移量调节、存储器存储、帧缓冲、暗电流相减、面元划分等等。在一些实施例中，像素电路1700可以具有去到QDPC 100内的其他电路的电连接，比如其中位于以下各项的至少其中之一中的其他电路：第二量子点像素1800、列电路、行电路、QDPC 100的功能组件2004内的电路或者QDPC 100的集成***200内的其他特征2204等等。与像素电路1700相关联的设计灵活性可以提供广泛的产品改进和技术创新。
量子点像素1800内的像素电路1700可以采取多种形式，其范围从完全没有电路、仅有互连电极到提供例如偏置、重置、缓冲、采样、转换、寻址、存储器等功能的电路。在一些实施例中，可以通过多种方式来放置和配置用以调节或处理电信号的电子装置。举例来说，可以在每一个像素、像素组处、在每一列或行的末端处、在把信号转移离开阵列之后、恰好在要把信号转移离开芯片2000时之前等等实施信号的放大。在另一个实例中，可以在每一个像素、像素组处、在每一列或行的末端处、在芯片2000的功能组件2004内、在把信号转移离开芯片2000之后等等提供模拟到数字转换。此外，可以在各个步骤中实施任何层级的处理，其中处理的一部分在一个位置处实施，而处理的第二部分在另一个位置处实施。一个实例可以是在两个步骤中实施模拟到数字转换，比如像素1800处的模拟组合，以及作为芯片2000的功能组件2004的一部分的更高速率的模拟到数字转换。
在一些实施例中，不同的电子配置可能需要不同程度的后处理，以便例如补偿每一个像素具有其自身的与每一个像素的读出电路相关联的校准水平这一事实。QDPC 100可以能够为每一个像素处的读出电路提供校准、增益控制、存储器功能等等。由于QDPC 100的高度集成的结构，处于量子点像素1800和芯片2000水平的电路可以是可用的，其可以允许QDPC 100是芯片上的整个图像传感器***。在一些实施例中，QDPC 100还可以由与例如CCD和CMOS之类的传统半导体技术相组合的量子点材料200构成。
像素电路可以被定义成包括在与量子点材料200接触的电极处开始并且当信号或信息被从像素转移到其他处理设施时结束的组件，比如下层芯片200的功能组件2004或者另一个量子点像素1800。在量子点材料200上的电极处开始，信号被翻译或读取。在一些实施例中，量子点材料200可以响应于辐射1000而提供电流流动的改变。量子点像素1800可能需要偏置电路1700以便产生可读信号。该信号随后继而可以被放大和选择以供读出。
在一些实施例中，光电检测器的偏置可以是时不变或时变的。改变空间和时间可以减少串扰，并且允许把量子点像素1800缩小到更小的尺寸，并且需要量子点像素1800之间的连接。可以通过在像素1800的角落和中间的点处接地来实施偏置。偏置可以仅在实施读取时发生，从而实现邻近的像素1800上没有场、在邻近的像素1800上强制相同的偏置、先读取奇数列随后读取偶数列等等。还可以在像素1800之间共享电极和/或偏置。偏置可以被实施成电压源或电流源。可以在一定数目的像素两端施加电压但是随后单独感测，或者作为单一大偏置被施加在对角线上的一串像素1800两端。电流源可以沿着一行驱动电流，随后在列上将其读出。这样可以提高所涉及的电流电平，从而可以降低读取噪声水平。
在一些实施例中，通过使用电压偏置的偏置方案或配置，所述场的配置可以在像素之间产生隔离。电流可以在每一个像素中流动，从而使得仅有在该像素体积中生成的电子-空穴对在该像素内流动。这样可以允许在没有物理分离的情况下以静电方式实施像素间隔离和串扰减少。这可以打断物理隔离与串扰减少之间的关联。
在一些实施例中，像素电路1700可以包括用于像素读出的电路。像素读出可以涉及一种电路，该电路从量子点材料200读取信号并且把所述信号转移到其他组件1900、芯片功能组件2004、转移到集成***2200的其他特征2204或者转移到其他芯片外组件。像素读出电路可以包括量子点材料200接口电路，比如例如3T和4T电路。像素读出可以涉及读出像素信号的不同方式，对像素信号进行变换的不同方式、所施加的电压等等。像素读出可能需要与量子点材料200的一定数目的金属接触件，比如2、3、4、20等等。在一些实施例中，像素读出可以涉及光学敏感材料与像素电极、电荷存储库或针扎二极管之间的直接电连通，其中在所述光学敏感材料与所述像素电极、电荷存储库或针扎二极管之间不存在中间金属。
这些电接触件可以针对尺寸、屏障度（degree of barrier）、电容等被定制配置，并且可以涉及例如Schottky接触件之类的其他电组件。像素读出时间可以与辐射1000引发的电子-空穴对持续多久（比如达几毫秒或几微秒）有关。在一些实施例中，这一时间可以与量子点材料200过程步骤相关联，比如改变持久性、增益、动态范围、噪声效率等等。
这里所描述的量子点像素1800可以被设置在多种像素布局1600中。例如参照图38A到38P，传统的像素布局1600（比如Bayer滤光器布局1602）包括布置在一个平面中的像素分组，其中不同的像素对于不同颜色的辐射1000敏感。在传统的图像传感器中，比如使用在大多数消费数字摄影机中的那些图像传感器，通过使用布置在下层光电检测器上方的彩色滤光器，使得像素对于辐射1000的不同颜色敏感，从而使得光电检测器响应于特定频率范围或颜色的辐射1000生成信号。在这种配置中，不同颜色的像素的拼贴常常被称作彩色滤光器阵列或彩色滤光器拼贴。虽然可以使用不同的式样，但是最典型的式样是图38A中示出的Bayer滤光器式样1602，其中使用两个绿色像素、一个红色像素和一个蓝色像素，其中绿色像素（其常常被称作辉度敏感元件）位于正方形的一条对角线上，并且红色和蓝色像素（其常常被称作色度敏感元件）位于另一条对角线上。对于第二绿色像素的使用被用来模拟人眼对绿色光的敏感性。由于Bayer式样中的传感器阵列的未经处理的输出由信号的式样构成，其中每一个信号对应于仅仅一种颜色的光，因此使用去马赛克算法对每一点的红色、绿色和蓝色数值进行内插。不同的算法导致最终图像的不同质量。可以由摄影机上的计算元件或者由处在摄影机外部的分离的图像处理***应用各种算法。量子点像素可以被布设在例如Bayer RGB式样之类的传统的彩色滤光器***式样中；但是也可以使用更适合于透射更大数量的光的其他式样，比如蓝绿色、品红色、黄色（CMY）。通常知道红色、绿色、蓝色（RGB）彩色滤光器***会吸收比CMY***更多的光。还可以结合量子点像素使用更加先进的***，比如RGB蓝绿色（RGB Cyan）或RGB透明（RGB Clear）。
在一个实施例中，这里所描述的量子点像素1800被配置在模仿Bayer式样1602的拼贴中；但是取代使用彩色滤光器，量子点像素1800可以被配置成在不使用彩色滤光器的情况下对具有所选颜色或颜色组的辐射1000作出响应。因此，一个实施例情况下的Bayer式样1602包括绿色敏感、红色敏感和蓝色敏感的量子点像素1800的集合。在一些实施例中，由于没有使用滤光器来滤除不同颜色的辐射1000，因此每一个像素所看到的辐射1000的数量更多。
图像传感器可以检测来自每一个像素区段中的光敏材料的信号，该信号基于入射在所述光敏材料上的光强度而改变。在一个示例性实施例中，所述光敏材料是互连纳米颗粒的连续膜。电极被用来在每一个像素区域两端施加偏置。像素电路被用来对于每一个像素区段在一定时间段内把信号整合在电荷存储库中。所述电路存储与在整合时段期间入射在光学敏感层上的光强度成比例的电信号。随后可以从像素电路读取所述电信号并且进行处理，以便构造对应于入射在像素元件阵列上的光的数字图像。在示例性实施例中，可以在集成电路器件上在光敏材料下方形成像素电路。举例来说，可以在CMOS集成电路器件上层积纳米晶体光敏材料，从而形成图像传感器。来自CMOS集成电路的金属接触层可以电连接到在像素区段两端提供偏置的电极。2008年4月18日提交的标题为“Materials, Systems and Methods for Optoelectronic Devices”的美国专利申请序列号12/106,256（美国公开专利申请号2009/0152664）包括对于可以与示例性实施例相结合地使用的光电子器件、***和材料的附加描述，并且由此被全文合并在此以作参考。这仅仅是一个示例性实施例，并且其他实施例可以使用不同的光电检测器和光敏材料。举例来说，一些实施例可以使用硅或砷化镓（GaAs）光电检测器。
在示例性实施例中，可以为图像传感器提供大数目的像素元件，以便提供高分辨率。举例来说，可以提供具有4、6、8、12、24或更多兆像素的阵列。
对于这样的大数目的像素元件的使用与对于生产具有小面积（比如大约1/3英寸或1/4英寸的对角线尺寸）的图像传感器集成电路的需要相组合，必然伴随使用较小的个体像素。符合期望的像素几何结构例如包括1.75μm线性侧面尺度、1.4μm线性侧面尺度、1.1μm线性侧面尺度、0.9μm线性侧面尺度、0.8μm线性侧面尺度以及0.7μm线性侧面尺度。
像素尺寸在侧向维度上可以从小于大约0.5到3微米或者包含在其中的任何范围（小于大约0.5到3微米的平方的面积或者包含在其中的任何范围）变化。在一些实例中，像素尺寸可以是小于大约1.3、1.4、1.5、1.7、2、2.2或2.5微米（并且具有小于该数量的平方的面积）。具体的实例是1.2和1.4微米。主要阵列可以具有大于次要阵列的像素。主要阵列可以大于0.5、0.7、1、1.2或1.4或1.5微米，并且小于1、1.2、1.5、1.7、2、2.2、2.5或3微米。所述一个或更多次要阵列也可以是大于0.5、0.7、1、1.2或1.4或1.5微米并且小于1、1.2、1.5、1.7、2、2.2、2.5或3微米，但是将小于主要阵列。举例来说，主要阵列可以大于X，并且次要阵列可以小于X，其中X是1.2、1.4、1.5、1.7或2等等。
在示例性实施例中，各个阵列可以处于单一基板上。可以在基板上形成光敏层，其中像素电路处于光敏区段下方。在一些实施例中，可以在基板的掺杂区域（而不是顶部的纳米晶体材料）中形成光敏区段，比如光电二极管、针扎光电二极管、部分针扎光电二极管或者光电门。在一些实施例中，所述图像传感器可以是纳米晶体或CMOS图像传感器。在一些实施例中，可以在基板的一侧（例如背面）形成一个或更多图像传感器，其中电荷存储库从基板的该侧延伸到（或者接近）基板的另一侧（例如正面），该另一侧具有金属互连层并且形成可以从电荷存储库进行读出的像素读出电路。
一些实施例包括实现大填充因数的***，这是通过确保每一个像素的100%或者接近100%的面积包括光学敏感材料实现的，在成像时入射在所述光学敏感材料上的感兴趣的光基本上被吸收。一些实施例包括提供大的主光线（chief ray）接受角的成像***。一些实施例包括不需要微透镜的成像***。一些实施例包括如下成像***：该成像***由于其更大的填充因数而对于微透镜的具体放置（微透镜偏移）不那么敏感。一些实施例包括高度敏感的图像传感器。一些实施例包括成像***，其中靠近光学入射侧的第一层基本上吸收入射光；并且其中可以包括晶体管的半导体电路实施电子读出功能。
一些实施例包括光学敏感材料，在该光学敏感材料中吸收较强，也就是说吸收长度较短，比如小于1μm的吸收长度（1/α）。一些实施例包括图像传感器，所述图像传感器包括光学敏感材料，在光学敏感材料中横跨可见光波长光谱（向外包括到红色大约630nm）的基本上所有光都在小于近似1微米的光学敏感材料厚度中被吸收。
一些实施例包括图像传感器，图像传感器中像素的侧向空间尺度是近似2.2μm、1.75μm、1.55μm、1.4μm、1.1μm、900nm、700nm、500nm；并且其中光学敏感层小于1μm并且基本上吸收横跨感兴趣的光谱范围的光（比如示例性实施例中的可见光）；并且其中邻近像素之间的串扰（组合的光学和电气串扰）小于30%，小于20%，小于15%，小于10%，或者小于5%。
像素尺寸在侧向维度上可以从小于大约0.5到3微米或者包含在其中的任何范围（小于大约0.5到3微米的平方的面积或者包含在其中的任何范围）变化。在一些实例中，像素尺寸可以是小于大约1.3、1.4、1.5、1.7、2、2.2或2.5微米（具有小于该数量的平方的面积）。具体的实例是1.2和1.4微米。主要阵列可以具有大于次要阵列的像素。主要阵列可以大于0.5、0.7、1、1.2或1.4或1.5微米，并且小于1、1.2、1.5、1.7、2、2.2、2.5或3微米。所述一个或更多次要阵列也可以是大于0.5、0.7、1、1.2或1.4或1.5微米并且小于1、1.2、1.5、1.7、2、2.2、2.5或3微米，但是将小于主要阵列。举例来说，主要阵列可以大于X，并且次要阵列可以小于X，其中X是1.2、1.4、1.5、1.7或2等等。
一些实施例包括与光学敏感材料相组合地运作的像素电路，其中通过将光学敏感材料与像素电路集成在一起的措施，暗电流、噪声、光响应不均匀性和暗电流不均匀性当中的至少一项被最小化。
一些实施例包括以制造方面的低附加成本实现并且可以在CMOS硅制作厂内实现（或者基本上或部分地实现）的集成和处理方法。
图39A描绘出正面照明的CMOS图像传感器像素，其中光学敏感材料已被集成为与硅二极管紧密接触。601描绘出在其上制作图像传感器的硅基板。603描绘出形成在硅中的二极管。605是金属互连，并且607是用来在集成电路之内和横跨集成电路提供电信号连通的层间电介质层叠。609是处于用于吸收将要成像的光的主要位置的光学敏感材料。611是透明电极，其被用来提供光学敏感材料的电气偏置，以便允许从中进行光载流子收集。613是钝化层，其可以由有机或聚合物密封剂（比如聚对二甲苯）或者比如Si3N4之类的无机物或者合并他们的组合的层叠当中的至少一项构成。613用来保护下层材料和电路免受环境影响，比如水或氧气的影响。615是彩色滤光器阵列层，其是被用来帮助实现彩色成像的光谱选择性光透射器。617是微透镜，其帮助把光聚焦到609光学敏感材料上。
参照图39A，在一些实施例中，能够以高效率把由于照明而在609光学敏感材料中生成的光电流从敏化材料609转移到二极管‘2’。由于大多数入射光子将被敏化材料‘5’吸收，因此二极管603不再需要充当主导光电检测的角色。相反，其首要功能是充当允许最大电荷转移和最小暗电流的二极管。
参照图39A，二极管603可以利用敏化材料609在其表面处进行针扎（pinned）。敏化材料609的厚度可以是近似500nm，并且其范围可以是从100nm到5μm。在一些实施例中，可以采用p型敏化材料609以用于光转换操作，并且用于耗尽n型硅二极管603。敏化材料609与硅二极管603之间的结在该例中可以被称作p-n异质结。
参照图39A，在没有电气偏置的情况下，n型硅603和p型敏化材料609达到平衡，也就是说其费米能级形成对准。在一个示例性实施例中，所得到的能带弯曲（band-bending）在p型敏化材料609中产生内建电位，从而在其中形成耗尽区段。当在硅电路内施加适当的偏置时（例如通过图39A中的611与603之间的差异来施加该电位差），该电位的幅度被所施加的电位增强，从而导致所述耗尽区加深从而到达p型敏化材料609中。所得到的电场导致将光电子从敏化材料609提取到n+硅层603中。硅603中的偏置和掺杂实现从敏化层609收集光电子，并且可以在正常偏置（比如正常范围为1V到5V情况下的3V）下实现n型硅603的完全耗尽。通过第二接触件（比如图39A中的611）将空穴提取到敏化层609。
参照图39A，在垂直器件的情况下，可以在敏化材料609顶上形成接触件611。
图39B描绘出正面照明的CMOS图像传感器像素，其中光学敏感材料已被集成为与硅二极管紧密接触。631描绘出在其上制作图像传感器的硅基板。633描绘出形成在硅中的二极管。639是金属互连，并且637是用来在集成电路之内和横跨集成电路提供电信号的连通的层间电介质层叠。641是处于用于吸收将要成像的光的主要位置的光学敏感材料。643是透明电极，其被用来提供光学敏感材料的电气偏置，以便允许从中进行光载流子收集。645是钝化层，其可以由有机或聚合物密封剂（比如聚对二甲苯）、或者比如Si3N4之类的无机物或者合并他们的组合的层叠当中的至少一项构成。645用来保护下层材料和电路免受环境影响，比如水或氧气的影响。647是彩色滤光器阵列层，其是被用来帮助实现彩色成像的光谱选择性光透射器。649是微透镜，其帮助把光聚焦到641光学敏感材料上。635是居于光学敏感材料641与二极管633之间的材料。635可以被称作添加针扎层。示例性实施例包括p型硅层。示例性实施例包括例如半导体之类的非金属材料，并且/或者其可以包括聚合物和/或有机材料。在一些实施例中，材料635可以提供具有足够的电导率以使得电荷从光学敏感材料流动到二极管的路径，但是将不是金属互连。在一些实施例中，635用来钝化二极管的表面，并且产生该示例性实施例中的针扎二极管（而不是将处于该附加层顶上的光学敏感材料）。
参照图39C，可以形成基本上侧向的器件，其中可以采用居于敏化材料659下方的硅661顶上的电极。在一些实施例中，可以利用金属或其他导体（比如TiN、TiOxNy、Al、Cu、Ni、Mo、Pt、PtSi或ITO）形成电极661。
参照图39C，可以形成基本上侧向的器件，其中可以采用居于敏化材料659下方的p掺杂硅661以用于偏置。
示例性实施例提供使用像素元件阵列来检测图像的图像传感器。所述像素元件可以包括光敏材料，其在这里也被称作敏化材料，对应于图39A中的609、图39B中的641、图39C中的659、图39A中的709、光801入射在其上的图41中的填充椭圆形、图59中的903、图60中的1003、以及图61A到61F中的1103。后面更加详细地讨论图59以及61A到61F。
图39C描绘出正面照明的CMOS图像传感器像素，其中光学敏感材料已被集成为与硅二极管紧密接触。在该实施例中，光学敏感材料被硅基板直接偏置；其结果是，在该实施例中，在顶上不需要透明电极。651描绘出在其上制作图像传感器的硅基板。653描绘出形成在硅中的二极管。655是金属互连，并且657是用来在集成电路之内和横跨集成电路提供电信号的连通的层间电介质层叠。659是处于用于吸收将要成像的光的主要位置的光学敏感材料。661指向硅基板651的示例性区段，该区段被用来提供光学敏感材料的电气偏置，以便允许从中进行光载流子收集。663是钝化层，其可以由有机或聚合物密封剂（比如聚对二甲苯）、或者比如Si3N4之类的无机物或者合并这些的组合的层叠当中的至少一项构成。663用来保护下层材料和电路免受环境影响，比如水或氧气的影响。665是彩色滤光器阵列层，其是被用来帮助实现彩色成像的光谱选择性光透射器。667是微透镜，其帮助把光聚焦到659光学敏感材料上。
图40A描绘出背面照明的CMOS图像传感器像素的剖面，其中光学敏感材料已被集成为与硅光电二极管紧密接触。705描绘出在其上制作图像传感器的硅基板。707描绘出形成在硅中的二极管。703是金属互连，并且701是用来在集成电路之内和横跨集成电路提供电信号的连通的层间电介质层叠。709是处于用于吸收将要成像的光的主要位置的光学敏感材料。711是透明电极，其被用来提供光学敏感材料的电气偏置，以便允许从中进行光载流子收集。713是钝化层，其可以由有机或聚合物密封剂（比如聚对二甲苯）、或者比如Si3N4之类的无机物或者合并他们的组合的层叠当中的至少一项构成。713用来保护下层材料和电路免受环境影响，比如水或氧气的影响。715是彩色滤光器阵列层，其是被用来帮助实现彩色成像的光谱选择性光透射器。717是微透镜，其帮助把光聚焦到709光学敏感材料上。
图40B描绘出背面照明的CMOS图像传感器像素的剖面，其中光学敏感材料已被集成为与硅光电二极管紧密接触。735描绘出在其上制作图像传感器的硅基板。737描绘出形成在硅中的二极管。733是金属互连，并且731是用来在集成电路之内和横跨集成电路提供电信号的连通的层间电介质层叠。741是处于用于吸收将要成像的光的主要位置的光学敏感材料。743是透明电极，其被用来提供光学敏感材料的电气偏置，以便允许从中进行光载流子收集。745是钝化层，其可以由有机或聚合物密封剂（比如聚对二甲苯）、或者比如Si3N4之类的无机物或者合并他们的组合的层叠当中的至少一项构成。745用来保护下层材料和电路免受环境影响，比如水或氧气的影响。747是彩色滤光器阵列层，其是被用来帮助实现彩色成像的光谱选择性光透射器。749是微透镜，其帮助把光聚焦到‘5’光学敏感材料上。739是居于光学敏感材料741与二极管737之间的材料。739可以被称作添加针扎层。示例性实施例包括p型硅层。示例性实施例包括例如半导体之类的非金属材料，和/或其可以包括聚合物和/或有机材料。在一些实施例中，材料739可以提供具有足够的电导率以使得电荷从光学敏感材料流动到二极管的路径，但是将不是金属互连。在一些实施例中，739用来钝化二极管的表面，并且产生该示例性实施例中的针扎二极管（而不是将处于该附加层顶上的光学敏感材料）。
图41是对应于背面照明的图像传感器的电路图，其中光学敏感材料从背面集成到硅芯片。801描绘出照明光学敏感材料的光（具有指向下方的箭头的填充圆圈）。803是提供光学敏感材料两端的偏置的电极。其对应于顶部透明电极（图40A的711），或者对应于被用来提供电气偏置的硅基板的区段（图40B的743）。805是硅二极管（分别对应于图39A、39B、39C、40A和40B中的603、633、653、707和737）。805也可以被称作电荷存储库。805可以被称作针扎二极管。807是硅正面的电极（金属），其连接到M1的晶体管栅极。809是晶体管M1，其把所述二极管与感测节点和读出电路的其余部分分开。该晶体管的栅极是807。转移信号被施加到该栅极，以便在二极管与感测节点811之间转移电荷。811是感测节点。其与二极管分开，从而允许读出方案的灵活性。813是硅正面的电极（金属），其连接到M2的晶体管栅极。815是硅正面的电极（金属），其连接到M2的晶体管漏极。815可以被称作参考电位。815可以提供用于重置的VDD。817是晶体管M2，其充当重置器件。其被用来在读出之前初始化感测节点。其还被用来在整合之前初始化二极管（当M1和M2都被开通时）。该晶体管的栅极是813。重置信号被施加到该栅极，以便重置感测节点811。819是晶体管M3，其被用来读出感测节点电压。821是晶体管M4，其被用来把像素连接到读出总线。823是硅正面的电极（金属），其连接到M4的栅极。当其为高时，像素驱动读出总线vcol。825是读出总线vcol。801和803和805居于硅的背面内。807-825居于硅的正面内，包括金属层叠和晶体管。
参照图41，包括对角线以帮助描述背面实现方式。这条线右侧的晶体管将被形成在正面。左侧的二极管和光学敏感材料将处于背面。二极管将从背面延伸通过基板并且接近正面。这允许在正面的晶体管之间形成连接，以便从二极管向像素电路的感测节点811转移电荷。
参照图41，像素电路可以被定义成该图中的所有电路元件的集合，除了光学敏感材料。所述像素电路包括读出电路，后者包括源极跟随器晶体管819、具有行选择栅极823的行选择晶体管821以及列读出825。
参照图42，在一些实施例中，像素电路可以按照以下方式操作。
实施第一重置（图42的操作4201处），以便在整合之前重置感测节点（来自图41的811）和二极管（来自图41的805）。重置晶体管（来自图41的817）和电荷转移晶体管（来自图41的809）在第一重置期间开路。这样就把感测节点（来自图41的811）重置到参考电位（例如3伏特）。二极管在其耗尽时被固定到固定电压。二极管被固定到的固定电压可以被称作二极管的耗尽电压。所述重置耗尽二极管，这重置二极管的电压（例如重置到1伏特）。由于其被固定，因此其将不会达到与感测节点相同的电压电平。
电荷转移晶体管（来自图41的809）随后被闭合（图42的操作4203处），以便开始整合时段，整合时段把感测节点与二极管隔离。
在整合时间段期间，电荷被从光学敏感材料整合（图42的操作4205处）到二极管中。偏置光学敏感膜的电极处于低于二极管的电压（例如0伏特），从而在所述材料两端存在电压差，并且电荷整合到二极管。电荷通过所述材料与二极管之间的非金属接触区段被整合。在一些实施例中，这是光学敏感材料与二极管的n掺杂区段之间的结。在一些实施例中，在光学敏感材料与二极管之间可以存在其他非金属层（比如p型硅）。与光学敏感材料的界面使得二极管被针扎，并且还通过提供空穴累积层而钝化n掺杂区段的表面。这样就减少了原本将由形成在二极管的顶表面上的氧化硅生成的噪声和暗电流。
在整合时段之后，感测节点的第二重置（图42的操作4207处）正好在读出（重置晶体管被开通，同时二极管保持隔离）之前发生。这样就提供了用于读出的已知的起始电压，并且去除了在整合时段期间引入到感测节点的噪声/泄漏。用于像素读出的双重置过程被称作真实相关双采样。
重置晶体管随后被闭合，并且电荷转移晶体管被开路（图42的操作4209处），以便把电荷从二极管转移到感测节点，感测节点随后通过源极跟随器和列线被读出。
再次参照图39A，使用敏化材料609可以横跨感兴趣的光谱范围提供比硅更短的吸收长度。敏化材料可以提供1μm和更短的吸收长度。
参照图39A，可以实现经由二极管603从敏化材料609到下方的读出集成电路的光载流子转移的高效率。
参照图39A，通过把光学敏感材料609经由二极管603与硅读出电路集成，所描述的***可以实现最小的暗电流和/或噪声和/或光响应不均匀性和/或暗电流不均匀性。
参照图39A，光学敏感材料609的实例包括由胶体量子点制成的高密度薄膜。构成材料包括PbS、PbSe、PbTe；CdS、CdSe、CdTe；Bi2S3、In2S3、In2Se3；SnS、SnSe、SnTe；ZnS、ZnSe、ZnTe。纳米颗粒的直径可以处于1-10nm范围内，并且可以基本上是单分散的，也就是说可以具有基本上相同的尺寸和形状。所述材料可以包括有机配位体和/或交联剂以帮助表面钝化，并且具有组合起来促进量子点间电荷转移的长度和电导率。
参照图39A，光学敏感材料609的实例包括由在一些或所有感兴趣的波长范围内对光具有强吸收的有机材料制成的薄膜。构成材料包括P3HT、PCBM、PPV、MEH-PPV以及铜酞菁和有关的金属酞菁。
参照图39A，光学敏感材料609的实例包括由无机材料制成的薄膜，无机材料是比如CdTe、铜铟镓（di）硒（CIGS）、Cu2ZnSnS4（CZTS）或者例如AlGaAs之类的III-V类型材料。
参照图39A，光学敏感材料609可以与二极管603以如下方式直接集成：该方式除了其他益处之外可以减少暗电流。光学敏感材料609与硅二极管603的直接集成可以导致与位于二极管表面上的界面陷阱相关联的减少的暗电流。这一概念可以允许从二极管到浮置感测节点中的基本上完全的电荷转移，从而允许真实相关的双采样操作。
参照图39A、39B和39C，对应的敏化材料609、641和659可以与正面照明的图像传感器集成，并且用来增强其灵敏度并且减少其串扰。在敏化材料609、641和659与对应的二极管603、633和653之间实现电连接。
参照图40A和40B，对应的敏化材料709和741可以与背面照明的图像传感器集成，并且用来增强其灵敏度并且减少其串扰。在第一晶片顶上施加并且削薄第二晶片之后，加上任何其他的植入物和表面处理，给出基本上平面状的硅表面。可以把敏化材料709和741与该材料集成。
可以基本上在侧向或垂直方向上实现敏化材料的电气偏置。
参照图39A，其可以被称作基本上垂直的偏置情况，敏化材料609两端的偏置被提供在二极管603与顶部电极611之间。在这种情况下，希望顶部电极611对于将要感测的光波长基本上是透明的。可以被用来形成顶部电极611的材料的实例包括MoO3、ITO、AZO、例如BPhen之类的有机材料以及例如铝、银、铜、镍等之类金属的非常薄的层。
参照图39B，其可以被称作基本上侧向或共面的偏置情况，敏化材料641两端的偏置被提供在二极管633与硅基板电极639之间。
参照图39C，其可以被称作部分地侧向、部分地垂直的偏置情况，敏化材料659两端的偏置被提供在二极管653与电极661之间。
示例性实施例包括图像传感器***，其中缩放水平或视场不是在原始图像捕获时来选择，而是在图像处理或选择时来选择。
一些实施例包括：第一图像传感器区段或主要图像传感器区段，其处理超出至少8兆像素的第一像素总数；以及至少第二图像传感器区段，其处理小于2兆像素的第二像素总数。
一些实施例包括提供真实光学缩放（与电子或数字缩放不同）的***，其中总的z高度被最小化。一些实施例包括在不使用例如可能在远距照相（telephoto）***中需要的机械移动部件的情况下实现真实光学缩放的***。
一些实施例包括图像传感器***，其在不向图像传感器***增加不必要的成本的情况下提供真实光学缩放。
一些实施例包括一种文件格式，其包括至少两幅构成图像：第一图像，对应于首要成像区段或视场；以及至少第二图像，对应于通常（在角度范围方面）小于第一视场的第二视场。
一些实施例包括一种文件格式，其包括至少三幅构成图像：第一图像，其对应于首要成像区段或视场；至少第二图像，其对应于通常（在角度范围方面）小于第一视场的第二视场；以及第三图像，其对应于通常（在角度范围方面）小于第一视场的第二视场。
一些实施例包括一种多孔径图像传感器***，其由下述各项组成：单一集成电路；图像感测子区段；以及小于图像感测子区段的数目的一定数目的模拟到数字转换器。
一些实施例包括一种多孔径图像传感器***，其由下述各项组成：单一集成电路；图像感测子区段；其中所述图像传感器集成电路的面积小于实现相同的总成像面积所需的分立图像传感器的集合的面积。
一些实施例包括一种图像传感器集成电路，其包括：至少两个类别的像素；其中第一像素类别包括具有第一面积的像素；并且第二像素类别包括具有第二面积的像素；其中第一像素的面积不同于第二像素的面积。
在一些实施例中，第一类别的像素具有面积(1.4μmx1.4μm像素)，并且第二类别的像素具有面积（1.1μmx1.1μm）。像素尺寸在侧向维度上可以从小于大约0.5到3微米或者包含在其中的任何范围（小于大约0.5到3微米的平方的面积或者包含在其中的任何范围）变化。在一些实例中，像素尺寸可以是小于大约1.3、1.4、1.5、1.7、2、2.2或2.5微米（具有小于该数量的平方的面积）。具体的实例是1.2和1.4微米。主要阵列可以具有大于次要阵列的像素。主要阵列可以大于0.5、0.7、1、1.2或1.4或1.5微米，并且小于1、1.2、1.5、1.7、2、2.2、2.5或3微米。所述一个或更多次要阵列也可以是大于0.5、0.7、1、1.2或1.4或1.5微米并且小于1、1.2、1.5、1.7、2、2.2、2.5或3微米，但是将小于主要阵列。举例来说，主要阵列可以大于X，并且次要阵列可以小于X，其中X是1.2、1.4、1.5、1.7或2等等。
在示例性实施例中，各个阵列可以处于单一基板上。可以在基板上形成光敏层，其中像素电路处于光敏区段下方。在一些实施例中，可以在基板的掺杂区域（而不是顶部的纳米晶体材料）中形成光敏区段，比如光电二极管、针扎光电二极管、部分针扎光电二极管或者光电门。在一些实施例中，所述图像传感器可以是纳米晶体或CMOS图像传感器。在一些实施例中，可以在基板的一侧（例如背面）形成一个或更多图像传感器，其中电荷存储库从基板的该侧延伸到（或者接近）基板的另一侧（例如正面），该另一侧具有金属互连层并且形成可以从电荷存储库进行读出的像素读出电路。
在一些实施例中，图像传感器***包括多孔径成像，其中多个透镜但是单一集成图像传感器电路实施多孔径成像。
在一些实施例中，图像传感器***包括：第一图像传感器区段；第二图像传感器区段；其中每一个图像传感器区段的整合时段的开头在时间上在1毫秒内被对准（各个图像传感器区段之间的时间对准或同步性）。
在一些实施例中，图像传感器***包括：第一图像传感器区段；第二图像传感器区段；以及第三图像传感器区段；其中每一个图像传感器区段的整合时段的开头在时间上在1毫秒内对准（各个图像传感器区段之间的时间对准或同步性）。
在一些实施例中，图像传感器***包括：第一图像传感器区段；第二图像传感器区段；其中每一个图像传感器区段实施全局电子快门，其中在第一时间段期间，所述至少两个图像传感器区段当中的每一个累积与每一个图像传感器区段内的每一个像素上的光子积分通量成比例的电子电荷；并且在第二时间段期间，每一个图像传感器区段提取与在其对应的整合时段内在每一个像素区段内累积的电子电荷成比例的电子信号。
在一些实施例中，通过采用以下特征实现超级分辨率：相对于所成像的视场具有第一相移的第一成像区段；具有第二视场的第二成像区段；其中通过向控制第二成像区段的电路施加电场来控制所述相对相移。
在一些实施例中，第一或首要成像区段包括第一像素数目；并且至少第二或次要成像区段包括第二像素数目；其中次要成像区段中的像素数目至多是第一成像区段中的像素数目的1/2。
在一些实施例中，图像传感器***包括：用于实施全局电子快门的电路；以及具有小于（1.4μmx1.4μm像素）的线性尺度的像素。
在一些实施例中，通过采用以下特征实现超级分辨率：相对于所成像的视场具有第一相移的第一成像区段；具有第二视场的第二成像区段；其中通过向控制第二成像区段的电路施加电场来控制所述相对相移。
在一些实施例中，通过以下步骤实现经过优化的超级分辨率：提供具有一定相移的至少两个成像区段；通过比较利用所述至少两个成像区段所采集的给定场景的图像来确定所述相移；以及响应于所述比较动态地调节两个成像区段的相对相移，以便通过组合利用所述两个成像区段所采集的信息来优化实现的超级分辨率。
一些实施例包括融合图像，其中第一成像区段实现高空间分辨率；并且第二成像区段（比如围绕所述第一成像区段的框架）实现较低空间分辨率。
一些实施例包括图像传感器***，其包括：提供第一图像的第一摄影机模块；以及提供（一幅或多幅）第二图像的第二摄影机模块；其中第二摄影机模块的添加提供缩放。
图43从图像阵列的视角示出了多孔径缩放的一个示例性实施例。包含202.01的矩形是首要阵列。包含202.01的椭圆形表示光学***（一个或多个透镜，可能是虹膜）的近似范围，其把将要成像的场景的投影成像到202.01上。包含202.02的矩形是放大阵列。包含202.02的椭圆形表示光学***（一个或多个透镜，可能是虹膜）的近似范围，其把将要成像的场景的投影成像到202.02上。
图44从所成像的场景的视角示出了多孔径缩放的一个示例性实施例。矩形212.01表示被成像到图43的首要阵列202.01上的场景部分。矩形212.02表示被成像到图43的放大阵列202.02上的场景部分。
参照图43，在一个示例性实施例中，首要阵列（或主要阵列）是沿着其水平（横向）轴包含近似3266个像素的8兆像素阵列。所述成像***把对应于近似25°视场的场景投影到该阵列上。该投影由图44的212.01表示。在该例中，首要阵列中的每一个像素计及场景的近似0.008°的视场。
放大阵列（或次要阵列）也是沿着其水平（横向）轴包含近似3266个像素的8兆像素阵列。所述成像***把对应于近似25°/3=8°视场的场景投影到该阵列上。该投影由图44的212.02表示。在该例中，放大阵列中的每一个像素计及场景的近似0.008°/3=0.0025°的视场。
主要阵列可以包括至少4到12兆像素或者包含在其中的任何范围（例如4、6、8、10或12兆像素）。对于次要阵列，表明其也可以是相同的尺寸（4、6、8、10、12）。在各个实施例中，可以有一定数目的次要阵列（1到20兆像素或者包含在其中的任何范围，特别是1、2、4、6、8、10、12、14或16兆像素）。次要阵列可以都小于1到8兆像素或者包含在其中的任何范围（例如1、2、4、6或8兆像素）的主要阵列。在一些实施例中，所有次要图像阵列可以是相同的尺寸（并且可以小于主要图像阵列）。在其他实施例中，次要阵列本身的尺寸可以变化（例如其可以在1、2或4兆像素之间变化）。他们可以是多色或单色（特别是具有两个绿色、一个蓝色和一个红色以及该比例的倍数的次要阵列）。在一些实例中，主要阵列可以具有1x缩放，次要阵列可以被更多倍放大（1.5x到10x或者包含在其中的任何范围，特别是2、3或4x缩放）。在其他实施例中，主要阵列可以具有处于各个次要阵列的缩放水平之间的缩放水平。主要阵列可以具有x的缩放，并且一个次要阵列可以是一半（0.5）x，并且另一个可以是2x。另一个实例将是四分之一（0.25）x和一半（0.5）x的至少两个缩小的次要阵列（1、2或4兆像素），1x缩放的主要阵列（2、4、8或12兆像素），以及至少两个放大的次要阵列（1、2或4兆像素）。
在示例性实施例中，各个阵列可以处于单一基板上。可以在基板上形成光敏层，其中像素电路处于光敏区段下方。在一些实施例中，可以在基板的掺杂区域（而不是顶部的纳米晶体材料）中形成光敏区段，比如光电二极管、针扎光电二极管、部分针扎光电二极管或者光电门。在一些实施例中，所述图像传感器可以是纳米晶体或CMOS图像传感器。在一些实施例中，可以在基板的一侧（例如背面）形成一个或更多图像传感器，其中电荷存储库从基板的该侧延伸到（或者接近）基板的另一侧（例如正面），该另一侧具有金属互连层并且形成可以从电荷存储库进行读出的像素读出电路。
在该示例性实施例，在放大阵列中实现3x光学缩放。在放大阵列中，每一个像素负责首要阵列中的视场的1/3。总体成像集成电路的面积是在仅采用具有相同分辨率和像素尺寸的单一成像区段的情况下本来所需的面积的近似2倍。在首要阵列内的成像质量方面没有被损坏。
在示例性实施例中，可以同时采集在每一个阵列中采集的图像。在示例性实施例中，可以借助于全局电子快门来采集在每一个阵列中采集的图像，其中每一个阵列中的每一个像素中的整合时段的起始时间和停止时间是近似相同的。
在双阵列情况中，对于利用多个阵列生成的图像的处理给出不同的缩放水平。
图45描述了一种方法，其中图像传感器***首先采集两幅图像。随后图像传感器***把图像数据传送到图形处理器。图形处理器随后选择其中一幅图像来存储。
参照图45，在示例性实施例中，可以仅存储两幅图像当中的一幅。举例来说，成像***的用户可能表明了对于缩小或放大模式的优选项，并且在这种情况下可以仅保留优选的图像。
图46描述了一种方法，其中图像传感器***首先采集两幅图像。随后图像传感器***把图像数据传送到图形处理器。图形处理器随后生成可以采用来自每一个图像传感器的数据的图像。
参照图46，在示例性实施例中，全部两幅图像都可以被传送到图形处理单元，图形处理单元可以使用所述图像生成组合包含在两幅图像中的信息的图像。图形处理单元可以在仅由首要图像传感器捕获图像的区段中不显著改动图像。图形处理单元可以在所报告的图像的中心附近给出更高分辨率区段，其中该区段受益于组合在***阵列的中心处组合的信息和由放大阵列报告的内容。
图47描述了一种方法，其中图像传感器***首先采集两幅图像。图像传感器***随后把图像数据传送到图形处理器。图形处理器随后传送两幅图像当中的每一幅以进行存储。在后来的某一时间，图形处理器随后生成可以采用来自每一个图像传感器的数据的图像。
参照图47，在示例性实施例中，成像***的用户可能希望保留在后来的某一时间选择缩放水平的选项——包括有效光学缩放水平。在示例性实施例中，可以使得由每一个阵列区段采集的图像数据可用于后续的图像处理应用，以供后来基于包含在每一幅图像中的信息来处理具有所期望的缩放的所期望的图像。
图48描述了一种方法，其中图像传感器***首先采集两幅图像。图像传感器***随后把图像数据传送到图形处理器。图形处理器随后传送两幅图像当中的每一幅以进行存储。在后来的某一时间，两幅图像当中的每一幅被传送到另一个器件。在后来的某一时间，某一器件或***或应用随后生成可以采用来自每一个图像传感器的数据的图像。
参照图48，在示例性实施例中，成像***的用户可能希望保留在后来的某一时间选择缩放水平的选项——包括有效光学缩放水平。在示例性实施例中，可以使得由每一个阵列区段采集的图像数据可用于某一器件，以供后来基于包含在每一幅图像中的信息处理具有所期望的缩放的所期望的图像。
在一些实施例中，可以向用户给出连续的或接近连续的缩放水平选项的集合。用户可以实质上连续地在最小缩小和最大放大的缩放水平之间进行缩放。
图49从图像阵列的视角示出了多孔径缩放的一个示例性实施例。包含207.01的矩形是首要阵列，也就是说其是最大的个体像素化成像区段。包含207.01的椭圆形表示光学***（一个或多个透镜，可能是虹膜）的近似范围，其把将要成像的场景的投影成像到1上。包含207.02的矩形是第一***阵列。包含207.02的椭圆形表示光学***（一个或多个透镜，可能是虹膜）的近似范围，其把将要成像的场景的投影成像到207.02上。包含207.03的矩形是第二***阵列。包含207.03的椭圆形表示光学***（一个或多个透镜，可能是虹膜）的近似范围，其把将要成像的场景的投影成像到207.03上。
图50从所成像的场景的视角示出了多孔径缩放的一个示例性实施例。矩形212.01表示被成像到图49的首要阵列207.01上的场景部分。矩形212.02表示被成像到图49的第一***阵列207.02上的场景部分。矩形212.03表示被成像到图49的第二***阵列207.03上的场景部分。
参照图49，在一个示例性实施例中，首要阵列是沿着其水平（横向）轴包含近似3266个像素的8兆像素阵列。所述成像***把对应于近似25°视场的场景投影到该阵列上。该投影由图50的212.01表示。在该例中，每一个像素计及场景的近似0.008°的视场。
第一***阵列（最大放大阵列）是沿着其水平（横向）轴包含1633个像素的2兆像素阵列。所述成像***把相同场景的一个较小部分——在该例中是25°/3视场——投影到该阵列上。该投影由图50的212.02表示。在该例中，每一个像素计及场景的近似2/3*0.008°=0.005°的视场。
第二***阵列（中间缩放阵列）是沿着其水平（横向）轴包含1633个像素的2兆像素阵列。所述成像***把相同场景的一部分投影到该阵列上，其中该部分的角度视场处于完全视场25°与放大视场8°之间的中间。该投影由图50的212.03表示。在一个示例性实施例中，所述***被设计成使得每一个像素现在计及场景的近似sqrt(2/3)*0.008°=0.0065°的视场。在该例中，被投影到第二***阵列的场景对应于25/3/sqrt(2/3)=10.2°。
主要阵列可以包括至少4到12兆像素或者包含在其中的任何范围（例如4、6、8、10或12兆像素）。对于次要阵列，表明其也可以是相同的尺寸（4，6，8，10，12）。在各个实施例中，可以有一定数目的次要阵列（1到20兆像素或者包含在其中的任何范围，特别是1、2、4、6、8、10、12、14或16兆像素）。次要阵列都可以小于1到8兆像素或者包含在其中的任何范围（例如1、2、4、6或8兆像素）的主要阵列。在一些实施例中，所有次要图像阵列可以是相同的尺寸（并且可以小于主要图像阵列）。在其他实施例中，次要阵列本身的尺寸可以变化（例如其可以在1、2或4兆像素之间变化）。其可以是多色或单色（特别是具有两个绿色、一个蓝色和一个红色以及该比例的倍数的次要阵列）。在一些实例中，主要阵列可以具有1x缩放，并且次要阵列可以被更多倍放大（1.5x到10x或者包含在其中的任何范围，特别是2、3或4x缩放）。在其他实施例中，主要阵列可以具有处于各个次要阵列的缩放水平之间的缩放水平。主要阵列可以具有x倍缩放，并且一个次要阵列可以是一半（0.5）x，并且另一个可以是2x。另一个实例将是四分之一（0.25）x和一半（0.5）x的至少两个缩小的次要阵列（1、2或4兆像素），1x缩放的主要阵列（2、4、8或12兆像素），以及至少两个放大的次要阵列（1、2或4兆像素）。
在示例性实施例中，各个阵列可以处于单一基板上。可以在基板上形成光敏层，其中像素电路处于光敏区段下方。在一些实施例中，可以在基板的掺杂区域（而不是顶部的纳米晶体材料）中形成光敏区段，比如光电二极管、针扎光电二极管、部分针扎光电二极管或者光电门。在一些实施例中，所述图像传感器可以是纳米晶体或CMOS图像传感器。在一些实施例中，可以在基板的一侧（例如背面）形成一个或更多图像传感器，其中电荷存储库从基板的该侧延伸到（或者接近）基板的另一侧（例如正面），该另一侧具有金属互连层并且形成可以从电荷存储库进行读出的像素读出电路。
在该示例性实施例中，在第一***阵列（最大放大的阵列）中实现了3x光学缩放。在最大放大的阵列中，每一个像素负责首要阵列中的视场的2/3。
此外，在第二***阵列（即中间缩放阵列）中实现了2.4x光学缩放。在该阵列中，每一个像素负责首要阵列中的视场的82%。
总体成像集成电路具有近似1.5x如下面积：该面积是在仅采用具有相同分辨率和像素尺寸的单一成像区段的情况下将需要的面积。在首要阵列内在成像质量方面没有发生损害。
此外，通过中间缩放阵列的存在提供缩放的渐进。
在三阵列情况中，对于利用多个阵列生成的图像的处理给出不同的缩放。
参照图45，在示例性实施例中，可以仅存储三幅图像当中的一幅。举例来说，成像***的用户可能表明了对于缩小、或放大或中间缩放模式的优选项，并且在这种情况下可以仅保留优选的图像。
参照图46，在示例性实施例中，可以将多幅图像传送到图形处理单元，其可以使用所述图像生成组合包含在所述多幅图像中的信息的图像。图形处理单元可以在仅由首要图像传感器捕获图像的区段中不显著改动图像。图形处理单元可以在所报告的图像的中心附近给出更高分辨率区段，在所报告的图像中该区段受益于组合在***阵列的中心处组合的信息与由（一个或多个）放大和/或中间阵列报告的内容。
参照图47，在示例性实施例中，成像***的用户可能希望保留在后来的某一时间选择缩放水平的选项——包括有效光学缩放水平。在示例性实施例中，可以使得由多个阵列区段采集的图像数据可用于后续的图像处理应用，以供后来基于包含在多个阵列区段中的信息处理具有所期望的缩放的所期望的图像。
参照图48，在示例性实施例中，成像***的用户可能希望保留在后来的某一时间选择缩放水平的选项——包括有效光学缩放水平。在示例性实施例中，可以使得由多个阵列区段采集的图像数据可用于某一器件，以供后来基于包含在多个阵列区段中的信息处理具有所期望的缩放的所期望的图像。
图51从图像阵列的视角示出了多孔径缩放的一个示例性实施例。包含208.01的矩形是首要阵列，也就是说其是最大的个体像素化成像区段。包含208.01的椭圆形表示光学***（一个或多个透镜，可能是虹膜）的近似范围，其把将要成像的场景的投影成像到208.01上。
包含208.02的矩形是第一***阵列。包含208.02的椭圆形表示光学***（一个或多个透镜，可能是虹膜）的近似范围，其把将要成像的场景的投影成像到208.02上。208.03、208.04和208.05类似地是第二、第三和第四***以及第五***阵列。
208.06是被用于与成像有关的目的（比如偏置、定时、放大、存储、图像处理）的集成电路的区段。
在一些实施例中，选择例如208.06之类的区域的（一个或多个）位置的灵活性可以被用来优化布局、最小化总集成电路面积和成本。
图52从所成像的场景的视角示出了多孔径缩放的一个示例性实施例。矩形218.01表示被成像到图51的首要阵列208.01上的场景部分。
矩形218.02表示被成像到图51的第一***阵列208.02上的场景部分。218.03、218.04和218.05是类似的。
参照图51，在一个示例性实施例中，首要阵列是沿着其水平（横向）轴包含近似3266个像素的8兆像素阵列。所述成像***把对应于近似25°视场的场景投影到该阵列上。该投影由图52的218.01表示。在该例中，每一个像素计及场景的近似0.008°的视场。
第一、第二、第三和第四阵列分别是沿着他们的水平（横向）轴包含1633个像素的2兆像素阵列。所述成像***把相同场景的一部分投影到每一个阵列上。第一***阵列的情况中的投影由图52的218.02表示。在一个示例性实施例中，所述***被设计成使得每一个像素现在计及场景的近似0.008°/2=0.004°的视场。在该例中，被投影到第二***阵列上的场景对应于25°/(2*2)=6.25°。场景的不同部分被类似地投影到218.03、218.04和218.05上。通过这种方式，被投影到由218.02-218.05形成的组合矩形上的场景对应于12.5°。
主要阵列可以包括至少4到12兆像素或者包含在其中的任何范围（例如4、6、8、10或12兆像素）。对于次要阵列，表明其也可以是相同的尺寸（4、6、8、10、12）。在各个实施例中，可以有一定数目的次要阵列（1到20兆像素或者包含在其中的任何范围，特别是1、2、4、6、8、10、12、14或16兆像素）。次要阵列都可以小于1到8兆像素或者包含在其中的任何范围（例如1、2、4、6或8兆像素）的主要阵列。在一些实施例中，所有次要图像阵列可以是相同的尺寸（并且可以小于主要图像阵列）。在其他实施例中，次要阵列本身的尺寸可以变化（例如其可以在1、2或4兆像素之间变化）。其可以是多色或单色（特别是具有两个绿色、一个蓝色和一个红色以及该比例的倍数的次要阵列）。在一些实例中，主要阵列可以具有1x缩放，并且次要阵列可以被更多放大（1.5x到10x或者包含在其中的任何范围，特别是2、3或4x缩放）。在其他实施例中，主要阵列可以具有处于各个次要阵列的缩放水平之间的缩放水平。主要阵列可以具有x的缩放，并且一个次要阵列可以是一半（0.5）x，并且另一个可以是2x。另一个实例将是四分之一（0.25）x和一半（0.5）x的至少两个缩小的次要阵列（1、2或4兆像素）、1x缩放的主要阵列（2、4、8或12兆像素）、以及至少两个放大的次要阵列（1、2或4兆像素）。
在示例性实施例中，各个阵列可以处于单一基板上。可以在基板上形成光敏层，其中像素电路处于光敏区段下方。在一些实施例中，可以在基板的掺杂区域（而不是顶部的纳米晶体材料）中形成光敏区段，比如光电二极管、针扎光电二极管、部分针扎光电二极管或者光电门。在一些实施例中，所述图像传感器可以是纳米晶体或CMOS图像传感器。在一些实施例中，可以在基板的一侧（例如背面）形成一个或更多图像传感器，其中电荷存储库从基板的该侧延伸到（或者接近）基板的另一侧（例如正面），该另一侧具有金属互连层并且形成可以从电荷存储库进行读出的像素读出电路。
在该示例性实施例中，通过***阵列实现了2x光学缩放。***阵列中的每一个像素负责首要阵列中的视场的1/2。
总体成像集成电路的面积略小于2x在仅采用具有相同分辨率和像素尺寸的单一成像区段的情况下所将需要的面积。在首要阵列内的成像质量方面没有发生损害。
此外，通过各个放大阵列提供缩放的渐进。
图53从图像阵列的视角示出了多孔径缩放的一个示例性实施例。包含209.01的矩形是首要阵列，也就是说其是最大的个体像素化成像区段。包含209.01的椭圆形表示光学***（一个或多个透镜，可能是虹膜）的近似范围，其把将要成像的场景的投影成像到209.01上。
包含209.02的矩形是第一***阵列。包含209.02的椭圆形表示光学***（一个或多个透镜，可能是虹膜）的近似范围，其把将要成像的场景的投影成像到209.02上。209.03、209.04、209.05、209.06类似地是第二、第三和第四***以及第五***阵列。
209.11是被用于与成像有关的目的（比如偏置、定时、放大、存储、图像处理）的集成电路的一个区段。
图54从所成像的场景的视角示出了多孔径缩放的一个示例性实施例。矩形219.01表示被成像到图53的首要阵列209.01上的场景部分。
矩形219.02表示被成像到图53的第一***阵列209.02上的场景部分。218.03...是类似的。
参照图53，在一个示例性实施例中，首要阵列是沿着其水平（横向）轴包含近似3266个像素的8兆像素阵列。所述成像***把对应于近似25°视场的场景投影到该阵列上。该投影由图54的219.01表示。在该例中，每一个像素计及场景的近似0.008°的视场。
各个***阵列分别是沿着他们的水平（横向）轴包含653个像素的近似320k像素阵列。所述成像***把相同场景的一部分投影到每一个阵列上。第一***阵列的情况中的投影由图53的219.02表示。在一个示例性实施例中，所述***被设计成使得每一个像素现在计及场景的近似0.008°/2=0.004°的视场。在该例中，被投影到第二***阵列上的场景对应于25°/(2*3)=4.16°。场景的不同部分被类似地投影到219.03...上。通过这种方式，被投影到由219.02...形成的组合矩形上的场景对应于12.5°。
主要阵列可以包括至少4到12兆像素或者包含在其中的任何范围（例如4、6、8、10或12兆像素）。对于次要阵列，表明其也可以是相同的尺寸（4、6、8、10、12）。在各个实施例中，可以有一定数目的次要阵列（1到20兆像素或者包含在其中的任何范围，特别是1、2、4、6、8、10、12、14或16兆像素）。次要阵列都可以小于1到8兆像素或者包含在其中的任何范围（例如1、2、4、6或8兆像素）的主要阵列。在一些实施例中，所有次要阵列可以是相同的尺寸（并且可以小于主要图像阵列）。在其他实施例中，次要阵列本身的尺寸可以变化（例如其可以在1、2或4兆像素之间变化）。其可以是多色或单色（特别是具有两个绿色、一个蓝色和一个红色以及该比例的倍数的次要阵列）。在一些实例中，主要阵列可以具有1x缩放，并且次要阵列可以被更多放大（1.5x到10x或者包含在其中的任何范围，特别是2、3或4x缩放）。在其他实施例中，主要阵列可以具有处于各个次要阵列的缩放水平之间的缩放水平。主要阵列可以具有x倍的缩放，并且一个次要阵列可以是一半（0.5）x，并且另一个可以是2x。另一个实例将是四分之一（0.25）x和一半（0.5）x的至少两个缩小的次要阵列（1、2或4兆像素），1x缩放的主要阵列（2、4、8或12兆像素），以及至少两个放大的次要阵列（1、2或4兆像素）。
在示例性实施例中，各个阵列可以处于单一基板上。可以在基板上形成光敏层，其中像素电路处于光敏区段下方。在一些实施例中，可以在基板的掺杂区域（而不是顶部的纳米晶体材料）中形成光敏区段，比如光电二极管、针扎光电二极管、部分针扎光电二极管或者光电门。在一些实施例中，所述图像传感器可以是纳米晶体或CMOS图像传感器。在一些实施例中，可以在基板的一侧（例如背面）形成一个或更多图像传感器，其中电荷存储库从基板的该侧延伸到（或者接近）基板的另一侧（例如正面），该另一侧具有金属互连层并且形成可以从电荷存储库进行读出的像素读出电路。
在该示例性实施例中，通过***阵列实现了2x光学缩放。***阵列中的每一个像素负责首要阵列中的视场的1/2。
总体成像集成电路的面积略小于在仅采用具有相同分辨率和像素尺寸的单一成像区段的情况下所将需要的面积的1.2倍。在首要阵列内的成像质量方面没有发生损害。
此外，通过各个放大阵列提供缩放的渐进。
参照图49，在一个示例性实施例中，首要阵列是沿着其水平（横向）轴包含近似3266个像素的8兆像素阵列。所述像素具有1.4μm的线性尺度。所述成像***把对应于近似25°视场的场景投影到该阵列上。该投影由图50的212.01表示。在该例中，每一个像素计及场景的近似(25°/3266)=0.008°的视场。
第一***阵列（最大放大阵列）是沿着其水平（横向）轴包含2540个像素的2*(1.4/0.9)=3.1兆像素阵列。所述成像***把相同场景的一个较小部分——在该例中是25°/3=8°视场——投影到该阵列上。该投影由图50的212.02表示。在该例中，每一个像素现在计及场景的(25°/3/2540)=0.33°的角度视场。
第二***阵列（中间缩放阵列）是沿着其水平（横向）轴包含2540个像素的2*(1.4/0.9)=3.1兆像素阵列。所述成像***把相同场景的一部分投影到该阵列上，其中该部分的角度视场处于完全视场25o与放大视场8o之间的中间。该投影由图50的212.03表示。所述成像***把相同场景的一部分——在该例中是25°/2=12.5°视场——投影到该阵列上。该投影由图50的212.03表示。在该例中，每一个像素现在计及场景的(25°/2/2540)=0.005°的角度视场。
主要阵列可以包括至少4到12兆像素或者包含在其中的任何范围（例如4、6、8、10或12兆像素）。对于次要阵列，表明其也可以是相同的尺寸（4、6、8、10、12）。在各个实施例中，可以有一定数目的次要阵列（1到20兆像素或者包含在其中的任何范围，特别是1、2、4、6、8、10、12、14或16兆像素）。次要阵列都可以小于1到8兆像素或者包含在其中的任何范围（例如1、2、4、6或8兆像素）的主要阵列。在一些实施例中，所有次要图像阵列可以是相同的尺寸（并且可以小于主要图像阵列）。在其他实施例中，次要阵列本身的尺寸可以变化（例如其可以在1、2或4兆像素之间变化）。他们可以是多色或单色（特别是具有两个绿色、一个蓝色和一个红色以及该比例的倍数的次要阵列）。在一些实例中，主要阵列可以具有1x缩放，并且次要阵列可以被更多放大（1.5x到10x或者包含在其中的任何范围，特别是2、3或4x缩放）。在其他实施例中，主要阵列可以具有处于各个次要阵列的缩放水平之间的缩放水平。主要阵列可以具有x倍的缩放，并且一个次要阵列可以是一半（0.5）x，并且另一个可以是2x。另一个实例将是四分之一（0.25）x和一半（0.5）x的至少两个缩小的次要阵列（1、2或4兆像素），1x缩放的主要阵列（2、4、8或12兆像素），以及至少两个放大的次要阵列（1、2或4兆像素）。
在示例性实施例中，各个阵列可以处于单一基板上。可以在基板上形成光敏层，其中像素电路处于光敏区段下方。在一些实施例中，可以在基板的掺杂区域（而不是顶部的纳米晶体材料）中形成光敏区段，比如光电二极管、针扎光电二极管、部分针扎光电二极管或者光电门。在一些实施例中，所述图像传感器可以是纳米晶体或CMOS图像传感器。在一些实施例中，可以在基板的一侧（例如背面）形成一个或更多图像传感器，其中电荷存储库从基板的该侧延伸到（或者接近）基板的另一侧（例如正面），该另一侧具有金属互连层并且形成可以从电荷存储库进行读出的像素读出电路。
像素尺寸在侧向维度上可以从小于大约0.5到3微米或者包含在其中的任何范围（小于大约0.5到3微米的平方的面积或者包含在其中的任何范围）变化。在一些实例中，像素尺寸可以是小于大约1.3、1.4、1.5、1.7、2、2.2或2.5微米（具有小于该数量的平方的面积）。具体的实例是1.2和1.4微米。主要阵列可以具有大于次要阵列的像素。主要阵列可以大于0.5、0.7、1、1.2或1.4或1.5微米，并且小于1、1.2、1.5、1.7、2、2.2、2.5或3微米。所述一个或更多次要阵列也可以是大于0.5、0.7、1、1.2或1.4或1.5微米并且小于1、1.2、1.5、1.7、2、2.2、2.5或3微米，但是将小于主要阵列。举例来说，主要阵列可以大于X，并且次要阵列可以小于X，其中X是1.2、1.4、1.5、1.7或2等等。
在该示例性实施例中，在第一***阵列（即最大放大的阵列）中实现了3x光学缩放。在最大放大的阵列中，每一个像素负责首要阵列中的视场的41%。
此外，在第二***阵列（即中间缩放阵列）中实现了2x光学缩放。在该阵列中，每一个像素负责首要阵列中的视场的60%。
总体成像集成电路的面积是近似1.5x在仅采用具有相同分辨率和像素尺寸的单一成像区段的情况下所将需要的面积。在首要阵列内的成像质量方面没有发生损害。
此外，通过中间缩放阵列的存在提供缩放的渐进。
图55描绘出一种采用单一图像传感器阵列（标签313.01被包围在其中的完整矩形）的方法。在示例性实施例中，所述单一图像传感器阵列可以是12兆像素阵列。首要透镜化***投影利用所述完整矩形的一个子集的图像。所利用的区域被描绘为具有包含标签313.01的椭圆形。在示例性实施例中，首要透镜化***可以成像到12兆像素阵列的一个所利用的8兆像素子集上。包含313.02、313.03、313.04、313.05的矩形表示完整阵列的被用于放大成像的区段。包含313.02、313.03、313.04、313.05的椭圆形表示利用这些补充透镜形成图像。
图56描绘出一种采用单一图像传感器阵列（标签314.01被包围在其中的完整矩形）的方法。在示例性实施例中，所述单一图像传感器阵列可以是12兆像素阵列。首要透镜化***投影利用所述完全矩形的一个子集的图像。所利用的区域被描绘为具有包含标签314.01的椭圆形。在示例性实施例中，首要透镜化***可以成像到12兆像素阵列的一个所利用的8兆像素子集上。包含314.02-314.16的矩形表示完全阵列的被用于放大成像的区段。包含314.02-314.16的椭圆形表示利用这些补充透镜形成图像。
使用多个补充透镜放大到感兴趣的单一区段——超级分辨率。
参照图57，首要成像***可以对整个感兴趣的场景215.01进行成像。至少两个透镜化***可以把整个场景的基本上相同的子部分215.02成像到至少两个图像传感器区段上。总而言之，可以由至少两个图像传感器区段对基本上相同的感兴趣区段进行成像。这样可以允许对于该感兴趣区段的超级分辨。具体来说，所实现的分辨率可以超出利用一个透镜化***由该感兴趣区段一次在一个图像传感器上所生成的分辨率——通过对该感兴趣区段进行多于一次成像所获得的信息可以被组合，从而产生超级分辨图像。
参照图58，可以按照多种方式来布设成像到各个次要阵列上的各个感兴趣的子区段。在一些实施例中，至少透镜可以产生对应于图像中心附近的重叠子区段的图像。组合来自这些重叠子区段的信息可以在图像中心处产生超级分辨率。在一些实施例中，对应于各个附加子区段的至少一个透镜可以在一次拍摄内实现预先定义的可变缩放和放大分辨率。
对应于不同子区段的不同透镜化***还将提供关于相同场景的略微不同的视角。这一视角信息可以与图像处理相组合地被用来提供关于场景内的对象深度的信息。这种技术可以被称作3D成像。
在一些实施例中，与例如移动电话上的显示器、计算机或者电视之类的图像显示***进行交互的用户可能希望“在运行中”改变他们所看到的图像。举例来说，由于希望改进的分辨率，他们可能希望在实况或重放中在图像的子区段上进行缩放。在一些实施例中，用户可以在运行中在子区段上进行放大，并且被多重成像的感兴趣区段的可用性可以允许运行中高分辨率放大。
在一些实施例中，与例如移动电话上的显示器、计算机或者电视之类的图像显示***进行交互的用户可能希望在运行中从2D图像的呈现改变到3D图像的呈现。举例来说，他们可能希望在实况或重放中切换到3D表示。在一些实施例中，用户可能在运行中在子区段上切换到3D，并且多视角预先记录的图像的可用性可以允许呈现关于对象深度的信息。
图59在剖面中描绘出图像传感器器件。901是基板，并且还可以包括电路和金属以及层间电介质和顶部金属。903是利用901中并且可能还有905中的金属进行接触的连续光敏材料。905是903顶上的透明或者部分透明或者波长选择性透明的材料。907是不透明材料，其确保从器件顶部入射并且以非法向入射角到达区段905上的光不会被转移到例如909之类的邻近像素，所述转移如果发生的话将是被称作光学串扰的过程。
图60在剖面中描绘出图像传感器器件。1001是基板，并且还可以包括电路和金属以及层间电介质和顶部金属。1003是利用1001中并且可能还有1005中的金属进行接触的光敏材料。1005是1003顶上的透明或者部分透明或者波长选择性透明的材料。1007是不透明材料，其确保从器件顶部入射并且以非法向入射角到达区段1005上并且从而到达1003的光不会被转移到例如1009或1011之类的邻近像素，所述转移如果发生的话将是被称作光学或者电气或者光学和电气串扰的过程。
图61A到61F在剖面中描绘出制作如图59中所示的那个的光学串扰减少结构的方式。图61A描绘出基板1101，在其上沉积光学敏感材料1103以及相继的一层或多层1105，其例如包括例如密封剂、钝化材料、电介质、彩色滤光器阵列、微透镜材料。在图61B中，层1105被图案化和蚀刻，以便定义像素化区段。在图61C中，在图61B中示出的结构上沉积了金属覆层1107。在图61D中，图61C的结构被定向蚀刻，以便在水平表面上从1107去除金属区段，但是将其留在垂直平面上。所得到的垂直金属层将在最终结构中提供邻近像素之间的光遮掩。在图61E中，沉积了另外一个或多个钝化/密封/彩色/微透镜层1109。在图61F中，所述表面被平面化。
再次参照图59，可以通过在光敏层903与彩色滤光器阵列（905的顶部部分）之间的钝化层的凹陷的侧壁上沉积反射材料的薄层907（例如取决于材料是10-20nm）来减少像素之间的光学串扰。由于层905被沉积在侧壁上，因此其最小厚度仅由材料的光学属性定义，而不是由所使用的光刻过程的最小临界尺度定义。
在一些实施例中，沉积一个薄（例如5-10nm）电介质透明蚀刻停止层，以作为光学敏感材料上的覆膜。在蚀刻停止层上沉积一个更厚的（例如50-200nm）且透明的电介质钝化层（SiO2）。蚀刻每单位像素的尺寸的棋盘图案，利用保形过程（例如CVD、PECVD、ALD）在所述拓扑结构上沉积10nm铝金属层，并且利用定向（各向异性）反应离子等离子体蚀刻过程从所述图案的凹陷部分的底部去除金属。所述凹陷区域被填充有相同的透明钝化电介质（SiO2）并且被填充得溢出，从而提供足够厚的膜，以便允许例如利用化学机械抛光或回蚀的平面化过程。所述过程去除过多的SiO2并且还有水平表面上的残留金属膜。对于CFA或微透镜层的隔离可以应用类似的过程。
参照图59，垂直金属层907可以在没有显著光响应损失的情况下提供小像素之间的改进的光学隔离。
再次参照图60，对于通过光学敏感材料1003的像素的光学隔离，可以采用以下结构和过程。利用例如双曝光之类的高分辨率光刻技术或者压印技术在光学敏感材料的表面上形成硬掩模保护图案。所述掩模形成具有最小尺度（例如22nm或16nm宽度）的网格。遍及光敏层的全部或者大部分，利用各向异性反应离子等离子体蚀刻过程对被曝光的光敏材料进行蚀刻。所形成的凹陷被填充有例如a）具有提供回到像素中的光子的全内反射所需折射率的一种或更多种电介质材料；或者b）对被曝光的光敏材料进行氧化，从而在所述凹陷的侧壁上形成大约1-5nm厚的电隔离层，并且剩余的自由空间例如利用传统的真空金属化过程被填充有例如铝之类的反射金属材料。通过湿法或干法蚀刻或者通过机械抛光去除光敏材料表面上的残留金属。
在这里所公开的各个实施例中，一种示例性成像***包括：第一图像传感器阵列；被配置成将第一图像投影在第一图像传感器阵列上的第一光学***，所述第一光学***具有第一缩放水平；第二图像传感器阵列；被配置成将第二图像投影在第二图像传感器阵列上的第二光学***，所述第二光学***具有第二缩放水平；其中，第二图像传感器阵列和第二光学***指向与第一图像传感器阵列和第一光学***相同的方向；其中，第二缩放水平高于第一缩放水平，因此被投影到第二图像传感器阵列上的第二图像是被投影在第一图像传感器阵列上的第一图像的一个放大部分；并且其中，第一图像传感器阵列包括至少四兆像素；并且其中，第二图像传感器阵列包括与第一图像传感器阵列中的像素数目相比一半或更少的像素数目。
前面的示例性成像***，其中，第一图像传感器阵列包括至少六兆像素。
前面的示例性成像***，其中，第一图像传感器阵列包括至少八兆像素。
任一个在前实例的成像***，其中，第二图像传感器阵列包括四兆像素或更少。
任一个在前实例的成像***，其中，第二图像传感器阵列包括两兆像素或更少。
任一个在前实例的成像***，其中，第二图像传感器阵列包括一兆像素或更少。
任一个在前实例的成像***，其中，第一图像传感器阵列包括第一像素区段的第一阵列并且第二图像传感器阵列包括第二像素区段的第二阵列，其中每一个第一像素区段大于每一个第二像素区段。
任一个在前实例的成像***，其中，每一个第一像素区段具有小于2.5微米的横跨第一像素区段的侧向距离。
任一个在前实例的成像***，其中，每一个第一像素区段具有小于大约2.5微米的平方的面积。
任一个在前实例的成像***，其中，每一个第一像素区段具有小于2微米的横跨第一像素区段的侧向距离。
任一个在前实例的成像***，其中，每一个第一像素区段具有小于大约2微米的平方的面积。
任一个在前实例的成像***，其中，每一个第一像素区段具有小于1.5微米的横跨第一像素区段的侧向距离。
任一个在前实例的成像***，其中，每一个第一像素区段具有小于大约1.5微米的平方的面积。
任一个在前实例的成像***，其中，每一个第二像素区段具有小于2.1微米的横跨第二像素区段的侧向距离。
任一个在前实例的成像***，其中，每一个第二像素区段具有小于大约2.1微米的平方的面积。
任一个在前实例的成像***，其中，每一个第二像素区段具有小于1.6微米的横跨第二像素区段的侧向距离。
任一个在前实例的成像***，其中，每一个第二像素区段具有小于大约1.6微米的平方的面积。
任一个在前实例的成像***，其中，每一个第二像素区段具有小于1.3微米的横跨第二像素区段的侧向距离。
任一个在前实例的成像***，其中，每一个第二像素区段具有小于大约1.3微米的平方的面积。
任一个在前实例的成像***，其还包括：第三图像传感器阵列以及被配置成把第三图像投影在第三图像传感器阵列上的第三光学***，所述第三光学***具有第三缩放水平；其中，第三图像传感器阵列和第三光学***指向与第一图像传感器阵列和第一光学***相同的方向。
前面的实例的成像***，其中，第三缩放水平高于第二缩放水平。
前面的实例的成像***，其中，第三缩放水平小于第一缩放水平。
任一个在前实例的成像***，其中，第三图像传感器阵列包括与第二图像传感器阵列相同的像素数目。
任一个在前实例的成像***，其中，第三图像传感器阵列包括四兆像素或更少。
任一个在前实例的成像***，其中，第三图像传感器阵列包括两兆像素或更少。
任一个在前实例的成像***，其中，第三图像传感器阵列包括一兆像素或更少。
任一个在前实例的成像***，其中，第三图像传感器阵列包括第三像素区段的第三阵列，其中每一个第三像素区段小于每一个第一像素区段。
任一个在前实例的成像***，其中，每一个第三像素区段具有小于1.9微米的横跨该像素区段的侧向距离。
任一个在前实例的成像***，其中，每一个第三像素区段具有小于大约1.9微米的平方的面积。
任一个在前实例的成像***，其中，每一个第三像素区段具有小于1.4微米的横跨第三像素区段的侧向距离。
任一个在前实例的成像***，其中，每一个第三像素区段具有小于大约1.4微米的平方的面积。
任一个在前实例的成像***，其中，每一个第三像素区段具有小于1.2微米的横跨第三像素区段的侧向距离。
任一个在前实例的成像***，其中，每一个第三像素区段具有小于大约1.2微米的平方的面积。
任一个在前实例的成像***，其中，第一图像传感器阵列和第二图像传感器阵列被形成在相同的基板上。
前面的实例的成像***，其中，第三图像传感器阵列被形成在相同的基板上。
任一个在前实例的成像***，还包括用于选择缩放水平的用户接口控件，以及用于从第一传感器阵列和第二传感器阵列读出图像并且基于所选缩放水平生成输出图像的电路。
任一个在前实例的成像***，其中，当第一缩放水平被选择时，选择第一图像以供输出。
任一个在前实例的成像***，其中，当第一缩放水平被选择时，使用第二图像来增强第一图像以供输出。
任一个在前实例的成像***，其中，当第一缩放水平被选择并且第一图像被用来增强第二图像时，选择第二图像以供输出。
任一个在前实例的成像***，其中，所述成像***是摄影机器件的一部分，并且其中可以选择用户控件以便从摄影机器件输出第一图像和第二图像全部二者。
任一个在前实例的成像***，其中，所述成像***是摄影机器件的一部分，并且其中可以选择用户控件以便从摄影机器件输出第一图像、第二图像和第三图像。
任一个在前实例的成像***，还包括用于从第一图像传感器阵列读取图像数据的第一像素电路和用于从第二图像传感器阵列读取图像数据的第二像素电路，以及被配置成在基本上相同的时间停止第一图像传感器阵列与第一像素电路之间和第二图像传感器阵列与第二像素电路之间的电荷整合的电子全局快门。
任一个在前实例的成像***，其中，所述电子全局快门被配置成在彼此的一毫秒内停止对应于第一像素传感器阵列和第二像素传感器阵列中的每一个像素区段的整合时段。
任一个在前实例的成像***，其还包括用于从第三图像传感器阵列读取图像数据的第三像素电路，其中电子全局快门被配置成在与第一传感器阵列和第二传感器阵列基本上相同的时间停止第三图像传感器阵列与第三像素电路之间的电荷整合。
任一个在前实例的成像***，其中，所述电子全局快门被配置成在第一图像传感器阵列和第二图像传感器阵列中的每一个像素区段的一毫秒内停止对应于第三像素传感器阵列中的每一个第三像素区段的整合时段。
在这里所公开的各个实施例中，一种示例性成像***包括：主要图像传感器阵列；被配置成将主要图像投影在主要图像传感器阵列上的主要光学***，所述主要光学***具有第一缩放水平；多个次要图像传感器阵列；对应于每一个次要图像传感器阵列的次要光学***，其中每一个次要光学***被配置成将次要图像投影在对应的一个次要图像传感器阵列上，每一个次要光学***具有不同于第一缩放水平的对应缩放水平；其中，每一个次要图像传感器阵列和每一个次要光学***指向与主要图像传感器阵列和主要光学***相同的方向；并且其中，主要图像传感器阵列大于每一个次要图像传感器阵列。
前面的示例性成像***，其还包括用以在第一操作模式期间基于投影到主要图像传感器阵列上的第一图像输出主要图像输出的控制电路，其中，主要图像输出不是基于投影到次要图像阵列上的任何次要图像生成的。
前面的示例性成像***，其还包括用以在第一操作模式期间基于投影到主要图像传感器阵列上的第一图像输出主要图像输出的控制电路，其中，基于至少一幅次要图像来增强主要图像输出。
任一个在前实例的成像***，其中，所述控制电路被配置成在第二操作模式期间输出具有高于第一缩放水平的缩放水平的缩放图像，其中，所述缩放图像基于次要图像和主要图像中的至少一幅。
任一个在前实例的成像***，其中，次要图像传感器阵列的数目是至少两个。
任一个在前实例的成像***，其中，次要图像传感器阵列的数目是至少四个。
任一个在前实例的成像***，其中，次要图像传感器阵列的数目是至少六个。
任一个在前实例的成像***，其中，每一个次要光学***具有彼此不同的缩放水平。
任一个在前实例的成像***，其中，所述多个次要光学***中的至少一些缩放水平高于第一缩放水平。
任一个在前实例的成像***，其中，所述多个次要光学***中的至少一些缩放水平低于第一缩放水平。
任一个在前实例的成像***，其中，所述多个次要光学***包括具有高于第一缩放水平的缩放水平的至少两个对应的次要光学***，以及具有低于第一缩放水平的缩放水平的至少两个对应的次要光学***。
任一个在前实例的成像***，其中，所述成像***是摄影机器件的一部分，还包括被配置成在某一操作模式期间输出多幅图像的控制电路，其中所述多幅图像包括对应于每一个图像传感器阵列的至少一幅图像。
任一个在前实例的成像***，其中，所述成像***是摄影机器件的一部分，还包括被配置成输出从第一图像和至少一幅次要图像生成的具有超级分辨率的图像的控制电路。
任一个在前实例的成像***，还包括被配置成把对应于主要图像传感器阵列和每一个次要图像传感器阵列的成像时段控制成基本上相同的全局电子快门电路。
任一个在前实例的成像***，还包括被配置成把对应于主要图像传感器阵列和每一个次要图像传感器阵列的整合时段控制成基本上相同的全局电子快门电路。
在这里所公开的各个实施例中，一种示例性成像***包括：半导体基板；多个图像传感器阵列，包括主要图像传感器阵列和多个次要图像传感器阵列；多个光学***，包括对应于每一个图像传感器阵列的至少一个光学***；其中，每一个光学***具有不同的缩放水平；每一个图像传感器阵列包括形成在基板上的像素电路以用于从对应的图像传感器阵列读取图像信号，其中对应于每一个图像传感器阵列的像素电路包括切换电路；以及操作地耦合到每一个图像传感器阵列的切换电路的控制电路。
前面的示例性图像传感器，其中，所述控制电路被配置成在基本上相同的时间对切换电路进行切换，以便提供对应于每一个图像传感器阵列的全局电子快门。
任一个在前实例的图像传感器，其中，所述控制电路被配置成对切换电路进行切换，以便在基本上相同的时间结束对应于每一个图像传感器阵列的整合时段。
任一个在前实例的成像***，其中，次要图像传感器阵列的数目是至少四个。
任一个在前实例的成像***，其中，对应于次要图像传感器阵列的光学***包括具有高于主要图像传感器阵列的缩放水平的缩放水平的至少两个对应的光学***，以及具有低于主要图像传感器阵列的缩放水平的至少两个对应的光学***。
任一个在前实例的成像***，其中，主要图像传感器阵列大于每一个次要图像传感器阵列。
任一个在前实例的成像***，其中，对应于每一个图像传感器阵列的像素电路包括对应于对应的图像传感器阵列的各个像素区段的形成在基板上的多个像素电路，每一个像素电路包括电荷存储库以及电荷存储库与对应的像素区段之间的切换元件。
任一个在前实例的成像***，其中，每一个图像传感器阵列的切换电路操作地耦合到该图像传感器阵列中的各个像素电路的每一个切换元件，从而使得对应于每一个像素电路的整合时段被配置成在基本上相同的时间结束。
任一个在前实例的成像***，其中，每一个像素区段在针对对应的像素区段的像素电路上包括光学敏感材料。
任一个在前实例的成像***，其中，每一个像素区段在半导体基板的第一侧包括光学敏感区段，其中所述像素电路在半导体基板的第二侧包括针对对应的像素区段的读出电路。
任一个在前实例的成像***，其中，所述电荷存储库包括针扎二极管。
任一个在前实例的成像***，其中，所述切换元件是晶体管。
任一个在前实例的成像***，其中，所述切换元件是二极管。
任一个在前实例的成像***，其中，所述切换元件是寄生二极管。
任一个在前实例的成像***，其中，所述控制电路被配置成在基本上相同的时间对每一个像素电路的切换元件进行切换。
任一个在前实例的成像***，其中，每一个像素区段包括对应的第一电极和对应的第二电极，其中对应的像素区段的光学敏感材料位于对应的像素区段的对应的第一电极与对应的第二电极之间。
任一个在前实例的成像***，其中，每一个像素电路被配置成在对应的像素区段的切换元件处于第一状态时在第一电极到电荷存储库之间转移电荷，并且在对应的像素区段的切换元件处于第二状态时阻断从第一电极到电荷存储库的电荷转移。
任一个在前实例的成像***，其中，所述控制电路被配置成在整合时间段之后针对每一个像素电路在基本上相同的时间把每一个像素电路的切换元件从第一状态切换到第二状态。
任一个在前实例的成像***，其中，每一个像素电路还包括重置电路，重置电路被配置成在切换元件处于第二状态时重置光学敏感材料两端的电压差。
任一个在前实例的成像***，其中，每一个像素电路还包括在半导体基板的一侧在多个像素区段下方形成的的读出电路。
任一个在前实例的成像***，其中，所述光学敏感材料是纳米晶体材料的连续膜。
任一个在前实例的成像***，还包括用以从读出自对应于每一个图像传感器阵列的像素电路的信号生成数字像素数值的模拟到数字转换电路，以及被配置成在第一操作模式下处理对应于图像传感器阵列中的至少两个的像素数值以便生成输出图像的处理器。
前面的实例的成像***，其中，所述输出图像具有处于被用来生成该输出图像的至少一个次要图像传感器阵列与主要图像传感器阵列的缩放水平之间的缩放水平。
任一个在前实例的成像***，其还包括处理器，所述处理器被配置成在没有基于投影到次要图像传感器阵列上的图像的修改的情况下在所选操作模式期间根据对应于主要图像传感器阵列的像素数值生成输出图像。
任一个在前实例的成像***，其中，所述主要图像传感器阵列包括对应于成像***的完全分辨率的像素数目，并且其中每一个次要图像传感器阵列包括小于成像***的完全分辨率的像素数目。
前面的实例的成像***，其中，在选择第一缩放水平时输出对应于主要图像传感器阵列的图像，并且在选择不同的缩放水平时输出从主要图像传感器阵列和至少一个次要图像传感器阵列生成的图像。
在这里所公开的各个实施例中，一种示例性成像***包括：图像传感器，包括用于从该图像传感器读出信号的像素电极的偏移阵列，其中所述像素电极的阵列被偏移的量小于图像传感器的像素区段的尺寸；以及电路，被配置成选择像素电极的一个偏移阵列以用于从图像传感器读出信号。
前面的示例性成像***，其还包括用以从像素电极的每一个偏移阵列读出图像数据的电路，以及用于组合从像素电极的每一个偏移阵列读出的图像数据从而生成输出图像的电路。
在这里所公开的各个实施例中，一种示例性成像***包括：第一图像传感器阵列，包括用于从第一图像传感器阵列读出信号的像素电极的偏移阵列，其中所述像素电极的阵列被偏移的量小于第一图像传感器的像素区段的尺寸；第二图像传感器阵列；被配置成选择像素电极的一个偏移阵列以用于从第一图像传感器阵列读出信号的电路；以及用于从第一图像传感器阵列和第二图像传感器阵列读出图像数据的电路。
前面的示例性成像***，其还包括用于从对应于第一图像传感器阵列和第二图像传感器阵列的图像数据生成输出图像的电路。
任一个在前实例的成像***，其中，被配置成选择像素电极的一个偏移阵列的所述电路被配置成选择像素电极的如下偏移阵列：所述偏移阵列在把来自第一图像传感器阵列的图像数据与来自第二图像传感器阵列的图像数据相组合时提供最高的超级分辨率。
任一个在前实例的成像***，其中，被配置成选择像素电极的一个偏移阵列的所述电路被配置成选择提供与第二图像传感器阵列的最少图像重叠的像素电极的偏移阵列。
在这里所公开的各个实施例中，一种从图像传感器***生成图像的示例性方法，所述方法包括：从第一图像传感器阵列读出来自对应于第一图像传感器阵列的各个像素区段的第一位置集合的第一图像；以及从第一图像传感器阵列读出来自对应于第一图像传感器阵列的各个像素区段的第二位置集合的第二图像。
前面的示例性方法，还包括：根据第一图像和第二图像生成输出图像。
在这里所公开的各个实施例中，一种从图像传感器***生成图像的示例性方法，所述方法包括：从第一图像传感器阵列读出来自对应于第一图像传感器阵列的各个像素区段的第一位置集合的第一图像；从第一图像传感器阵列读出来自对应于第一图像传感器阵列的各个像素区段的第二位置集合的第二图像；从第二图像传感器阵列读出第三图像；以及利用第一图像、第二图像和第三图像选择第一位置集合或第二位置集合，以用于从第一图像传感器阵列读出后续图像。
前面的示例性方法，其还包括：在与来自第一图像传感器阵列的后续图像基本上相同的时间从第二图像传感器阵列读取后续图像。
前面的示例性方法，其还包括：根据读出自第二图像传感器阵列的后续图像和读出自第一图像传感器阵列的后续图像生成超级分辨率图像。
任一个在前实例的方法，其中，第二图像传感器阵列指向与第一图像传感器阵列相同的方向，并且具有不同于第一图像传感器阵列的缩放水平。

Claims (75)

1.一种成像***，包括：
第一图像传感器阵列；
被配置成将第一图像投影在第一图像传感器阵列上的第一光学***，所述第一光学***具有第一缩放水平；
第二图像传感器阵列；
被配置成将第二图像投影在第二图像传感器阵列上的第二光学***，所述第二光学***具有第二缩放水平；
其中，第二图像传感器阵列和第二光学***指向与第一图像传感器阵列和第一光学***相同的方向；
其中，第二缩放水平高于第一缩放水平，使得被投影到第二图像传感器阵列上的第二图像是被投影在第一图像传感器阵列上的第一图像的放大部分；并且
其中，第一图像传感器阵列包括至少四兆像素；并且其中，第二图像传感器阵列包括与第一图像传感器阵列中的像素数目相比一半或者更少的像素数目。
2.权利要求1的成像***，其中，第一图像传感器阵列包括至少六兆像素。
3.权利要求1的成像***，其中，第一图像传感器阵列包括至少八兆像素。
4.权利要求1的成像***，其中，第二图像传感器阵列包括四兆像素或更少。
5.权利要求1的成像***，其中，第二图像传感器阵列包括两兆像素或更少。
6.权利要求1的成像***，其中，第二图像传感器阵列包括一兆像素或更少。
7.权利要求1的成像***，其中，第一图像传感器阵列包括第一像素区段的第一阵列并且第二图像传感器阵列包括第二像素区段的第二阵列，其中每一个第一像素区段大于每一个第二像素区段。
8.权利要求1的成像***，其中，每一个第一像素区段具有小于2.5微米的横跨第一像素区段的侧向距离。
9.权利要求1的成像***，其中，每一个第一像素区段具有小于大约2.5微米的平方的面积。
10.权利要求1的成像***，其中，每一个第一像素区段具有小于2微米的横跨第一像素区段的侧向距离。
11.权利要求1的成像***，其中，每一个第一像素区段具有小于大约2微米的平方的面积。
12.权利要求1的成像***，其中，每一个第一像素区段具有小于1.5微米的横跨第一像素区段的侧向距离。
13.权利要求1的成像***，其中，每一个第一像素区段具有小于大约1.5微米的平方的面积。
14.权利要求1的成像***，还包括第三图像传感器阵列以及被配置成把第三图像投影在第三图像传感器阵列上的第三光学***，所述第三光学***具有第三缩放水平；
其中，第三图像传感器阵列和第三光学***指向与第一图像传感器阵列和第一光学***相同的方向。
15.权利要求14的成像***，其中，第三图像传感器阵列包括与第二图像传感器阵列相同的像素数目。
16.权利要求1的成像***，其中，第一图像传感器阵列和第二图像传感器阵列被形成在相同的基板上。
17.权利要求1的成像***，还包括用于选择缩放水平的用户接口控件，以及用于从第一传感器阵列和第二传感器阵列读出图像并且基于所选缩放水平生成输出图像的电路。
18.权利要求1的成像***，其中，当第一缩放水平被选择时，选择第一图像以供输出。
19.权利要求1的成像***，其中，当第一缩放水平被选择时，使用第二图像来增强第一图像以供输出。
20.权利要求1的成像***，其中，当第一缩放水平被选择并且第一图像被用来增强第二图像时，选择第二图像以供输出。
21.权利要求1的成像***，其中，所述成像***是摄影机器件的一部分，并且其中可以选择用户控件以便从摄影机器件输出第一图像和第二图像全部二者。
22.权利要求1的成像***，其中，所述成像***是摄影机器件的一部分，并且其中可以选择用户控件以便从摄影机器件输出第一图像、第二图像和第三图像。
23.权利要求1的成像***，还包括用于从第一图像传感器阵列读取图像数据的第一像素电路和用于从第二图像传感器阵列读取图像数据的第二像素电路，以及被配置成在基本上相同的时间停止第一图像传感器阵列与第一像素电路之间和第二图像传感器阵列与第二像素电路之间的电荷整合的电子全局快门。
24.权利要求1的成像***，其中，所述电子全局快门被配置成在彼此的一毫秒内停止对应于第一像素传感器阵列和第二像素传感器阵列中的每一个像素区段的整合时段。
25.权利要求14的成像***，其还包括用于从第三图像传感器阵列读取图像数据的第三像素电路，其中电子全局快门被配置成在与第一传感器阵列和第二传感器阵列基本上相同的时间停止第三图像传感器阵列与第三像素电路之间的电荷整合。
26.一种成像***，其包括：
主要图像传感器阵列；
被配置成将主要图像投影在主要图像传感器阵列上的主要光学***，所述主要光学***具有第一缩放水平；
多个次要图像传感器阵列；
对应于每一个次要图像传感器阵列的次要光学***，其中每一个次要光学***被配置成将次要图像投影在对应的一个次要图像传感器阵列上，每一个次要光学***具有不同于第一缩放水平的对应缩放水平；
其中，每一个次要图像传感器阵列和每一个次要光学***指向与主要图像传感器阵列和主要光学***相同的方向；并且
其中，主要图像传感器阵列大于每一个次要图像传感器阵列。
27.权利要求26的成像***，其还包括用以在第一操作模式期间基于投影到主要图像传感器阵列上的第一图像输出主要图像输出的控制电路，其中，主要图像输出不是基于投影到次要图像阵列上的任何次要图像生成的。
28.权利要求26的成像***，其还包括用以在第一操作模式期间基于投影到主要图像传感器阵列上的第一图像输出主要图像输出的控制电路，其中，基于至少一幅次要图像来增强主要图像输出。
29.权利要求26的成像***，其中，所述控制电路被配置成在第二操作模式期间输出具有高于第一缩放水平的缩放水平的缩放图像，其中，所述缩放图像基于次要图像和主要图像中的至少一幅。
30.权利要求26的成像***，其中，每一个次要光学***具有彼此不同的缩放水平。
31.权利要求26的成像***，其中，所述多个次要光学***的至少一些缩放水平高于第一缩放水平。
32.权利要求26的成像***，其中，所述多个次要光学***的至少一些缩放水平低于第一缩放水平。
33.权利要求26的成像***，其中，所述多个次要光学***包括具有高于第一缩放水平的缩放水平的至少两个对应的次要光学***，以及具有低于第一缩放水平的缩放水平的至少两个对应的次要光学***。
34.权利要求26的成像***，其中，所述成像***是摄影机器件的一部分，还包括被配置成在某一操作模式期间输出多幅图像的控制电路，其中所述所幅图像包括对应于每一个图像传感器阵列的至少一幅图像。
35.权利要求26的成像***，其中，所述成像***是摄影机器件的一部分，还包括被配置成输出根据第一图像和至少一幅次要图像生成的具有超级分辨率的图像的控制电路。
36.权利要求26的成像***，还包括被配置成把对应于主要图像传感器阵列和每一个次要图像传感器阵列的成像时段控制成基本上相同的全局电子快门电路。
37.权利要求26的成像***，还包括被配置成把对应于主要图像传感器阵列和每一个次要图像传感器阵列的整合时段控制成基本上相同的全局电子快门电路。
38.一种成像***，包括：
半导体基板；
多个图像传感器阵列，包括主要图像传感器阵列和多个次要图像传感器阵列；
多个光学***，包括对应于每一个图像传感器阵列的至少一个光学***；
其中，每一个光学***具有不同的缩放水平；
每一个图像传感器阵列包括形成在基板上的像素电路以用于从对应的图像传感器阵列读取图像信号，其中对应于每一个图像传感器阵列的像素电路包括切换电路；以及
操作地耦合到每一个图像传感器阵列的切换电路的控制电路。
39.权利要求38的图像传感器，其中，所述控制电路被配置成在基本上相同的时间对切换电路进行切换，以便提供对应于每一个图像传感器阵列的全局电子快门。
40.权利要求38的图像传感器，其中，所述控制电路被配置成对切换电路进行切换，以便在基本上相同的时间结束对应于每一个图像传感器阵列的整合时段。
41.权利要求38的成像***，其中，次要图像传感器阵列的数目是至少四个。
42.权利要求38的成像***，其中，对应于次要图像传感器阵列的光学***包括具有高于主要图像传感器阵列的缩放水平的缩放水平的至少两个对应的光学***，以及具有低于主要图像传感器阵列的缩放水平的至少两个对应的光学***。
43.权利要求38的成像***，其中，主要图像传感器阵列大于每一个次要图像传感器阵列。
44.权利要求38的成像***，其中，对应于每一个图像传感器阵列的像素电路包括对应于对应的图像传感器阵列的各个像素区段的形成在基板上的多个像素电路，每一个像素电路包括电荷存储库以及电荷存储库与对应的像素区段之间的切换元件。
45.权利要求38的成像***，其中，每一个图像传感器阵列的切换电路操作地耦合到所述图像传感器阵列中的各个像素电路的每一个切换元件，从而使得对应于每一个像素电路的整合时段被配置成在基本上相同的时间结束。
46.权利要求38的成像***，其中，每一个像素区段在针对对应的像素区段的像素电路上包括光学敏感材料。
47.权利要求38的成像***，其中，每一个像素区段在半导体基板的第一侧包括光学敏感区段，其中所述像素电路在半导体基板的第二侧包括针对对应的像素区段的读出电路。
48.权利要求38的成像***，其中，所述电荷存储库包括针扎二极管。
49.权利要求38的成像***，其中，所述切换元件是晶体管。
50.权利要求38的成像***，其中，所述切换元件是二极管。
51.权利要求38的成像***，其中，所述切换元件是寄生二极管。
52.权利要求38的成像***，其中，所述控制电路被配置成在基本上相同的时间对每一个像素电路的切换元件进行切换。
53.权利要求38的成像***，其中，每一个像素区段包括对应的第一电极和对应的第二电极，其中对应的像素区段的光学敏感材料位于对应的像素区段的对应的第一电极与对应的第二电极之间。
54.权利要求38的成像***，其中，每一个像素电路被配置成在对应的像素区段的切换元件处于第一状态时在第一电极到电荷存储库之间转移电荷，并且在对应的像素区段的切换元件处于第二状态时阻断从第一电极到电荷存储库的电荷转移。
55.权利要求38的成像***，其中，所述控制电路被配置成在整合时间段之后对于每一个像素电路在基本上相同的时间把每一个像素电路的切换元件从第一状态切换到第二状态。
56.权利要求38的成像***，其中，每一个像素电路还包括重置电路，重置电路被配置成在切换元件处于第二状态时重置光学敏感材料两端的电压差。
57.权利要求38的成像***，其中，每一个像素电路还包括在半导体基板的一侧在所述多个像素区段下方形成的读出电路。
58.权利要求38的成像***，其中，所述光学敏感材料是纳米晶体材料的连续膜。
59.权利要求38的成像***，其还包括：模拟到数字转换电路，用以从读出自对应于每一个图像传感器阵列的像素电路的信号生成数字像素数值；以及处理器，被配置成在第一操作模式下处理对应于至少两个图像传感器阵列的像素数值以便生成输出图像。
60.权利要求59的成像***，其中，所述输出图像具有处于被用来生成所述输出图像的至少一个次要图像传感器阵列与主要图像传感器阵列的缩放水平之间的缩放水平。
61.权利要求38的成像***，还包括处理器，所述处理器被配置成在没有基于投影到次要图像传感器阵列上的图像的修改的情况下在所选操作模式期间根据对应于主要图像传感器阵列的像素数值生成输出图像。
62.权利要求38的成像***，其中，所述主要图像传感器阵列包括对应于成像***的完全分辨率的像素数目，并且其中每一个次要图像传感器阵列包括小于成像***的完全分辨率的像素数目。
63.权利要求62的成像***，其中，在选择第一缩放水平时输出对应于主要图像传感器阵列的图像，并且在选择不同的缩放水平时输出从主要图像传感器阵列和至少一个次要图像传感器阵列生成的图像。
64.一种成像***，包括：
图像传感器，包括用于从该图像传感器读出信号的像素电极的偏移阵列，其中所述像素电极的阵列被偏移的量小于图像传感器的像素区段的尺寸；以及
被配置成选择像素电极的一个偏移阵列以用于从图像传感器读出信号的电路。
65.权利要求64的成像***，还包括用于从像素电极的每一个偏移阵列读出图像数据的电路，以及用于组合从像素电极的每一个偏移阵列读出的图像数据从而生成输出图像的电路。
66.一种成像***，包括：
第一图像传感器阵列，包括用于从第一图像传感器阵列读出信号的像素电极的偏移阵列，其中所述像素电极的阵列被偏移的量小于第一图像传感器的像素区段的尺寸；
第二图像传感器阵列；
被配置成选择像素电极的一个偏移阵列以用于从第一图像传感器阵列读出信号的电路；以及
用于从第一图像传感器阵列和第二图像传感器阵列读出图像数据的电路。
67.权利要求66的成像***，还包括用于从对应于第一图像传感器阵列和第二图像传感器阵列的图像数据生成输出图像的电路。
68.权利要求67的成像***，其中，被配置成选择像素电极的一个偏移阵列的电路被配置成选择像素电极的如下偏移阵列：所述偏移阵列在把来自第一图像传感器阵列的图像数据与来自第二图像传感器阵列的图像数据相组合时提供最高超级分辨率。
69.权利要求67的成像***，其中，被配置成选择像素电极的一个偏移阵列的电路被配置成选择提供与第二图像传感器阵列的最少图像重叠的像素电极的偏移阵列。
70.一种从图像传感器***生成图像的方法，所述方法包括：
从第一图像传感器阵列读出来自对应于第一图像传感器阵列的各个像素区段的第一位置集合的第一图像；以及
从第一图像传感器阵列读出来自对应于第一图像传感器阵列的各个像素区段的第二位置集合的第二图像。
71.权利要求70的方法，还包括从第一图像和第二图像生成输出图像。
72.一种从图像传感器***生成图像的方法，所述方法包括：
从第一图像传感器阵列读出来自对应于第一图像传感器阵列的各个像素区段的第一位置集合的第一图像；
从第一图像传感器阵列读出来自对应于第一图像传感器阵列的各个像素区段的第二位置集合的第二图像；
从第二图像传感器阵列读出第三图像；以及
利用第一图像、第二图像和第三图像来选择第一位置集合或第二位置集合，以用于从第一图像传感器阵列读出后续图像。
73.权利要求72的方法，还包括在与来自第一图像传感器阵列的后续图像基本上相同的时间从第二图像传感器阵列读取后续图像。
74.权利要求73的方法，还包括从读出自第二图像传感器阵列的后续图像和读出自第一图像传感器阵列的后续图像生成超级分辨率图像。
75.权利要求73的方法，其中，第二图像传感器阵列指向与第一图像传感器阵列相同的方向，并且具有不同于第一图像传感器阵列的缩放水平。
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