CN104881072B - 低压差电压调节器及供电*** - Google Patents

Abstract

本发明提供一种低压差电压调节器及供电***，低压差电压调节器包括功率管、误差放大器、反馈电压采样电路、控制晶体管、使能端、输出电容、控制开关和输出端。功率管的源极与电源端相连，漏极与输出端相连，栅极与误差放大器的输出端相连，误差放大器的第二输入端与参考电压相连；反馈电压采样电路用于采样输出端的电压并输出反馈电压；控制晶体管的第一连接端与电源端相连，第二连接端与功率管的栅极相连，控制端与使能端相连；控制开关和输出电容依次连接于输出端和接地端之间，控制开关的控制端与使能端相连，使能端用于接收使能信号。与现有技术相比，本发明中的低压差电压调节器可以节省在间歇式工作方式中额外消耗的能量。

Description

低压差电压调节器及供电***

【技术领域】

本发明涉及电路设计技术领域,特别涉及一种可以节省能量的低压差电压调节器及供电***。

【背景技术】

传统的低压差电压调节器如图1所示，其包括误差放大器EA，输出功率PMOS管MP5，分压电阻R1和R2，输出电容C1及ARM处理器(或其它被供电电路)。随着物联网(InternetofThings)应用的兴起，***对功耗要求越来越严格，特别是以电池供电的***，希望功耗越小越好，为了降低平均功耗，很多***中的电路为间歇式工作，比如，基于ARM(AdvancedRISCMachines)的处理器，一般通过关闭和重启其供电电源来实现减小平均功耗，当供电电源关闭时，ARM处理器的电源电压降为零，从而不再耗电。

在图1中，低压差电压调节器作为供电电源为ARM处理器供电，在上述间歇式工作方式中，当低压差电压调节器关闭时，由于输出电容C1上有电荷，ARM处理器将继续消耗输出电容C1上的能量，直至其上的电荷耗尽；当重启时，低压差电压调节器会重新将输出电容C1充满，使其充电至ARM处理器所需要的工作电压VTR(例如，为1.2V)。在不断关闭和重启过程中，输出电容C1上的电荷被泄放和充满的过程将额外消耗能量，此能量约为其中，C为输出电容C1的电容值，VTR为ARM处理器所需的工作电压，f为间歇式工作的频率。

因此，有必要提供一种改进的技术方案来节省上述在输出电容C1上额外消耗的能量。

【发明内容】

本发明的目的在于提供一种低压差电压调节器，其可以节省在间歇式工作方式中额外消耗的能量，从而进一步降低***的平均功耗。

为了解决上述问题，根据本发明的一个方面，本发明提供一种低压差电压调节器，其包括功率管、误差放大器、反馈电压采样电路、控制晶体管、使能端、输出电容、控制开关和输出端VO。所述功率管的源极与电源端相连，其漏极与输出端VO相连，其栅极与误差放大器的输出端相连，误差放大器的第二输入端与参考电压相连；所述反馈电压采样电路的输入端与输出端VO相连，所述反馈电压采样电路的输出端与所述误差放大器的第一输入端相连，所述反馈电压采样电路用于采样所述输出端VO的电压并输出反馈电压；所述控制晶体管的第一连接端与电源端相连，其第二连接端与功率管的栅极相连，其控制端与使能端相连；所述控制开关和输出电容依次连接于所述输出端VO和接地端之间，所述控制开关的控制端与所述使能端相连，所述使能端用于接收使能信号。

进一步的，当所述使能信号为第一逻辑电平时，其使控制晶体管导通，将功率管的栅极电压拉高至电源电压，从而关断功率管，实现关闭低压差电压调节器，同时，该第一逻辑电平使控制开关关断，以切断输出电容与输出端VO的连接；当所述使能信号为第二逻辑电平时，其使控制晶体管关断，此时，功率管的栅极电压受误差放大器的输出端控制，同时，该第二逻辑电平使控制开关导通，以实现输出电容与输出端VO相连，从而实现重启低压差电压调节器。

进一步的，所述低压差电压调节器还包括连接于控制开关的控制端和使能端之间的逻辑控制电路，所述逻辑控制电路的第一输入端与使能端相连，其第二输入端与输出端VO相连，其第三输入端与输出电容和控制开关之间的连接节点相连，其输出端与所述控制开关的控制端相连。当所述使能信号为第二逻辑电平时，若输出端VO的电压小于V1-Vos，则所述逻辑控制电路输出控制信号以使得控制开关关断，若输出端VO的电压大于等于V1-Vos时，所述逻辑控制电路使控制开关导通，其中，V1为输出电容和控制开关之间的连接节点的电压值，Vos为预先设定的偏差电压，当所述使能信号为第一逻辑电平时，所述逻辑控制电路输出控制信号以使得控制开关关断。

进一步的，所述逻辑控制电路包括比较器、电压源和逻辑单元，所述比较器的第一输入端与输出端VO相连，其第二输入端与电压源的负极相连，该电压源的正极与输出电容和控制开关之间的连接节点相连，比较器的输出端与逻辑单元的一个输入端相连；所述逻辑单元的另一个输入端与使能端相连，所述逻辑单元的输出端与控制开关的控制端相连，所述电压源的电压值为所述偏差电压的电压值。

进一步的，所述偏差电压Vos的取值范围为：0＜Vos＜50mV。

进一步的，所述功率管为PMOS晶体管；所述误差放大器的第一输入端为正相输入端，其第二输入端为负相输入端；所述反馈电压采样电路包括串联于所述输出端VO和接地端之间的电阻R2和电阻R1，电阻R2和电阻R1之间的连接节点为所述反馈电压采样电路的输出端。

进一步的，所述控制晶体管为PMOS晶体管，所述控制晶体管的第一连接端为源极，其第二连接端为漏极，其控制端为栅极；或所述控制晶体管为PNP双极型晶体管，所述控制晶体管的第一连接端为射极，其第二连接端为集电极，其控制端为基极。

进一步的，所述比较器的第一输入端为正相输入端，其第二输入端为负相输入端；所述逻辑单元包括与门；使能信号的第一逻辑电平为低电平，其第二逻辑电平为高电平。

进一步的，所述控制晶体管为NMOS晶体管，所述控制晶体管的第一连接端为漏极，其第二连接端为源极，其控制端为栅极；或所述控制晶体管为NPN双极型晶体管，所述控制晶体管的第一连接端为集电极，其第二连接端为射极，其控制端为基极。

根据本发明的另一个方面，本发明提供一种供电***，其包括被供电电路和低压差电压调节器。所述低压差电压调节器通过其输出端VO给被供电电路供电，所述被供电电路为ARM处理器。所述低压差电压调节器包括功率管、误差放大器、反馈电压采样电路、控制晶体管、使能端、输出电容、控制开关和输出端VO。所述功率管的源极与电源端相连，其漏极与输出端VO相连，其栅极与误差放大器的输出端相连，误差放大器的第二输入端与参考电压相连；所述反馈电压采样电路的输入端与输出端VO相连，所述反馈电压采样电路的输出端与所述误差放大器的第一输入端相连，所述反馈电压采样电路用于采样所述输出端VO的电压并输出反馈电压；所述控制晶体管的第一连接端与电源端相连，其第二连接端与功率管的栅极相连，其控制端与使能端相连；所述控制开关和输出电容依次连接于所述输出端VO和接地端之间，所述控制开关的控制端与所述使能端相连，所述使能端用于接收使能信号。

与现有技术相比，本发明在低压差电压调节器关闭时，切断输出电容与输出端的连接，在低压差电压调节器重启时，接通输出电容与输出端的连接，这样可以节省低压差电压调节器在不断关闭和重启过程中，输出电容上额外消耗的能量，从而进一步降低***的平均功耗。

【附图说明】

为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其它的附图。其中：

图1为传统的一种低压差电压调节器的电路示意图；

图2为本发明在一个实施例中的低压差电压调节器的电路示意图；

图3为图2所示的低压差电压调节器中的输出端VO在使能信号EN变为高电平后的启动波形图。

【具体实施方式】

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本发明作进一步详细的说明。

此处所称的“一个实施例”或“实施例”是指可包含于本发明至少一个实现方式中的特定特征、结构或特性。在本说明书中不同地方出现的“在一个实施例中”并非均指同一个实施例，也不是单独的或选择性的与其他实施例互相排斥的实施例。除非特别说明，本文中的连接、相连、相接的表示电性连接的词均表示直接或间接电性相连。

请参考图2所示，其为本发明在一个实施例中的低压差电压调节器的电路示意图。图2中的低压差电压调节器包括功率管MP5、误差放大器EA，反馈电压采样电路210、控制晶体管220、使能端EN、输出电容C1、控制开关S1和输出端VO。

所述功率管MP5的源极与电源端VIN相连，其漏极与输出端VO相连，其栅极与误差放大器EA的输出端相连，误差放大器EA的第二输入端与参考电压VR相连；所述反馈电压采样电路210的输入端与输出端VO相连，所述反馈电压采样电路210的输出端与所述误差放大器EA的第一输入端相连，所述反馈电压采样电路210用于采样所述输出端VO的电压并输出反馈电压FB；所述控制晶体管220的第一连接端与电源端VIN相连，其第二连接端与功率管MP5的栅极相连，其控制端与使能端EN相连；所述控制开关S1和输出电容C1依次连接于所述输出端VO和接地端GND之间，所述控制开关S1的控制端与所述使能端EN相连；所述使能端EN用于接收使能信号，所述使能信号可以为第一逻辑电平和第二逻辑电平。

在图2所示的实施例中，所述功率管MP5为PMOS晶体管；所述误差放大器EA的第一输入端为正相输入端，其第二输入端为负相输入端；所述控制晶体管220为PMOS晶体管MP2，所述控制晶体管220的第一连接端为源极，其第二连接端为漏极，其控制端为栅极；所述反馈电压采样电路210包括串联于所述输出端VO和接地端GND之间的电阻R2和电阻R1，电阻R2和电阻R1之间的连接节点为所述反馈电压采样电路210的输出端。在另一个实施例中，图2中的PMOS晶体管MP2也可替换为PNP双极型晶体管，该PNP双极型晶体管的第一连接端为射极，其第二连接端为集电极，其控制端为基极。

为了便于理解本发明，以下具体介绍图2所示的低压差电压调节器的工作原理。

当所述使能信号EN为第一逻辑电平(或称为非使能控制信号)时，其使控制晶体管220导通，将功率管MP5的栅极电压拉高至电源电压VIN，从而关断功率管MP5，实现关闭图2所示的低压差电压调节器，同时，该第一逻辑电平使控制开关S1关断，以切断输出电容C1与输出端VO的连接，这样可以防止输出电容C1上的电荷通过电阻R1、R2和负载LOAD(即被供电电路)漏电，以实现在低压差电压调节器关闭后，输出电容C1上的电荷数可继续维持为工作时的电荷数。

当所述使能信号EN为第二逻辑电平(或称为使能控制信号)时，其使控制晶体管220关断，此时，功率管MP5的栅极电压受误差放大器EA的输出端控制，同时，该第二逻辑电平使控制开关S1导通，以实现输出电容C1与输出端VO相连，从而实现重启低压差电压调节器。

综上可知，由于在关闭图2所示的低压差电压调节器时，输出电容C1上的电荷未被消耗，因此，在重启时，低压差电压调节器也不需要对输出电容C1补充电荷，就可以使得输出电容C1上的电压达到负载LOAD所需要的工作电压VTR，这样可以节省上述背景技术中，低压差电压调节器在不断关闭和重启过程(即间歇式工作过程)中，在输出电容C1上额外消耗的能量，从而进一步降低***的平均功耗。

为了避免在上述关闭和重启过程中，低压差电压调节器的输出电压VO出现过冲或波动，图2所示的低压差电压调节器在控制开关S1的控制端和使能端EN之间还设置有逻辑控制电路230，所述逻辑控制电路230的第一输入端1与使能端EN相连，其第二输入端2与输出端VO相连，其第三输入端3与输出电容C1和控制开关S1之间的连接节点V1相连，其输出端与所述控制开关S1的控制端相连。当所述使能信号EN为第二逻辑电平，且VO≥(V1-Vos)时，所述逻辑控制电路230控制开关S1导通，否则，控制开关S1关断，其中，V1为连接节点V1的电压值，VO为输出端VO的电压值，Vos为预先设定的偏差电压。也就是说，逻辑控制电路230的作用是：当所述使能信号EN为第一逻辑电平时(此时，低压差电压调节器关闭)，所述逻辑控制电路230使控制开关S1关断；当所述使能信号EN为第二逻辑电平时(此时，低压差电压调节器重启)，若输出端的电压VO＜(V1-Vos)，则所述逻辑控制电路230继续控制开关S1关断，若输出端的电压VO升高至接近V1-Vos(即VO≥(V1-Vos))时，所述逻辑控制电路230控制开关S1导通。在一个实施例中，所述偏差电压Vos的取值范围为：0＜Vos＜50mV(毫伏)。

在图2所示的实施例中，所述逻辑控制电路230包括比较器Comp、电压源VOS和逻辑单元232。所述比较器Comp的第一输入端与输出端VO相连，其第二输入端与电压源VOS的负极相连，该电压源VOS的正极与所述连接节点V1相连，比较器Comp的输出端与逻辑单元232的一个输入端相连；所述逻辑单元232的另一个输入端与使能端EN相连，所述逻辑单元232的输出端与控制开关S1的控制端相连，所述电压源VOS的电压值为上述偏差电压的电压值。

在图2所示的具体实施例中，所述比较器Comp的第一输入端为正相输入端，其第二输入端为负相输入端；所述逻辑单元232包括与门AND2；使能信号EN的第一逻辑电平为低电平，其第二逻辑电平为高电平。当使能信号EN为低电平时，PMOS晶体管MP2导通，低压差电压调节器关闭，同时，使能信号EN为低电平控制与门AND2的输出端输出低电平，使控制开关S1关断；当使能信号EN为高电平时，PMOS晶体管MP2关断，低压差电压调节器重启，若输出端的电压VO＜(V1-Vos)，则比较器Comp输出低电平，与门AND2输出低电平，使控制开关S1继续关断，若输出端VO的电压升高至接近V1-Vos(即VO≥(V1-Vos))时，比较器Comp输出高电平，与门AND2输出高电平，使控制开关S1导通，从而实现输出电容C1与输出端VO相连，在此设计偏差电压Vos的目的之一是，实现在低压差电压调节器正常工作时(此时，输出端VO的电压和节点V1的电压相等)，比较器Comp仍然输出高电平，以维持控制开关S1导通，从而保持输出电容C1与输出端VO相连。

请参考图3所示，其为图2所示的低压差电压调节器中的输出端VO在使能信号EN变为高电平后的启动波形图。从图3可知，当使能信号EN刚变为高电平时，输出端VO的电压为0V，低于V1-Vos，比较器Comp输出低电平，输出电容C1与输出端VO的连接被切断，此时，低压差电压调节器对输出端VO的充电速度很快；当输出端VO的电压升高至V1-Vos时，比较器Comp输出高电平，导致输出电容C1与输出端VO相连，此后，电压差电压调节器对输出端VO的充电速度变慢，直到升高到等于负载LOAD的工作电压VTR，然后，稳定于工作电压VTR的电压值。由此可知，在此设计偏差电压Vos的目的之二是，可以在低压差电压调节器的重启过程中，避免输出电压VO出现过冲或波动。

上文曾指出，图2中的控制晶体管220可以为PMOS晶体管MP2或PNP双极晶体管。需要特别说明的是，图2中的控制晶体管220也可以为NMOS晶体管或NPN双极晶体管，具体的，当控制晶体管220为NMOS晶体管时，所述控制晶体管220的第一连接端为漏极，其第二连接端为源极，其控制端为栅极，对应的，还需要在使能端EN和NMOS晶体管的栅极之间增设反相器，以实现前述的逻辑控制；当控制晶体管220为NPN双极型晶体管时，所述控制晶体管220的第一连接端为集电极，其第二连接端为射极，其控制端为基极，对应的，需要在使能端EN和NPN双极型晶体管的基极之间增设反相器，以实现前述的逻辑控制。另外，图2中的负载LOAD可以为ARM处理器等被供电电路。

综上所述，本发明中的低压差电压调节器包括功率管MP5、误差放大器EA，反馈电压采样电路210、控制晶体管220、逻辑控制电路230、使能端EN、输出电容C1、控制开关S1和输出端VO。当所述使能信号EN为第一逻辑电平时，其使控制晶体管220导通，实现低压差电压调节器关闭，同时，所述逻辑控制电路230基于该第一逻辑电平控制开关S1关断，切断输出电容C1与输出端VO的连接；当所述使能信号EN为第二逻辑电平时，其使控制晶体管220关断，实现重启低压差电压调节器，若输出端的电压VO＜(V1-Vos)，则所述逻辑控制电路230继续控制开关S1关断，若输出端的电压VO升高至接近V1-Vos(即VO≥(V1-Vos))时，所述逻辑控制电路230控制开关S1导通，以实现输出电容C1与输出端VO相连。这样，本发明中的低压差电压调节器不仅可以节省间歇式工作过程中，输出电容C1上额外消耗的能量，降低***的平均功耗，而且还可以避免在重启过程中输出电压VO出现过充或波动。

在本发明中，“连接”、相连、“连”、“接”等表示电性相连的词语，如无特别说明，则表示直接或间接的电性连接。

需要指出的是，熟悉该领域的技术人员对本发明的具体实施方式所做的任何改动均不脱离本发明的权利要求书的范围。相应地，本发明的权利要求的范围也并不仅仅局限于前述具体实施方式。

Claims (10)

1.一种低压差电压调节器，其特征在于，其包括功率管、误差放大器、反馈电压采样电路、控制晶体管、使能端、输出电容、控制开关和输出端VO，

所述功率管的源极与电源端相连，其漏极与输出端VO相连，其栅极与误差放大器的输出端相连，误差放大器的第二输入端与参考电压相连；

所述反馈电压采样电路的输入端与输出端VO相连，所述反馈电压采样电路的输出端与所述误差放大器的第一输入端相连，所述反馈电压采样电路用于采样所述输出端VO的电压并输出反馈电压；

所述控制晶体管的第一连接端与电源端相连，其第二连接端与功率管的栅极相连，其控制端与使能端相连；

所述控制开关和输出电容依次连接于所述输出端VO和接地端之间，所述控制开关的控制端与所述使能端相连，所述使能端用于接收使能信号。

2.根据权利要求1所述的低压差电压调节器，其特征在于，

当所述使能信号为第一逻辑电平时，其使控制晶体管导通，将功率管的栅极电压拉高至电源电压，从而关断功率管，实现关闭低压差电压调节器，同时，该第一逻辑电平使控制开关关断，以切断输出电容与输出端VO的连接；

当所述使能信号为第二逻辑电平时，其使控制晶体管关断，此时，功率管的栅极电压受误差放大器的输出端控制，同时，该第二逻辑电平使控制开关导通，以实现输出电容与输出端VO相连，从而实现重启低压差电压调节器。

3.根据权利要求2所述的低压差电压调节器，其特征在于，其还包括连接于控制开关的控制端和使能端之间的逻辑控制电路，所述逻辑控制电路的第一输入端与使能端相连，其第二输入端与输出端VO相连，其第三输入端与输出电容和控制开关之间的连接节点相连，其输出端与所述控制开关的控制端相连，

当所述使能信号为第二逻辑电平时，若输出端VO的电压小于V1-Vos，则所述逻辑控制电路输出控制信号以使得控制开关关断，若输出端VO的电压大于等于V1-Vos时，所述逻辑控制电路使控制开关导通，

其中，V1为输出电容和控制开关之间的连接节点的电压值，Vos为预先设定的偏差电压，

当所述使能信号为第一逻辑电平时，所述逻辑控制电路输出控制信号以使得控制开关关断。

4.根据权利要求3所述的低压差电压调节器，其特征在于，

所述逻辑控制电路包括比较器、电压源和逻辑单元，所述比较器的第一输入端与输出端VO相连，其第二输入端与电压源的负极相连，该电压源的正极与输出电容和控制开关之间的连接节点相连，比较器的输出端与逻辑单元的一个输入端相连；所述逻辑单元的另一个输入端与使能端相连，所述逻辑单元的输出端与控制开关的控制端相连，所述电压源的电压值为所述偏差电压的电压值。

5.根据权利要求4所述的低压差电压调节器，其特征在于，

所述偏差电压Vos的取值范围为：0＜Vos＜50mV。

6.根据权利要求4所述的低压差电压调节器，其特征在于，

所述功率管为PMOS晶体管；

所述误差放大器的第一输入端为正相输入端，其第二输入端为负相输入端；

所述反馈电压采样电路包括串联于所述输出端VO和接地端之间的电阻R2和电阻R1，电阻R2和电阻R1之间的连接节点为所述反馈电压采样电路的输出端。

7.根据权利要求6所述的低压差电压调节器，其特征在于，

所述控制晶体管为PMOS晶体管，所述控制晶体管的第一连接端为源极，其第二连接端为漏极，其控制端为栅极；或

所述控制晶体管为PNP双极型晶体管，所述控制晶体管的第一连接端为射极，其第二连接端为集电极，其控制端为基极。

8.根据权利要求7所述的低压差电压调节器，其特征在于，

所述比较器的第一输入端为正相输入端，其第二输入端为负相输入端；所述逻辑单元包括与门；使能信号的第一逻辑电平为低电平，其第二逻辑电平为高电平。

9.根据权利要求3所述的低压差电压调节器，其特征在于，

所述控制晶体管为NMOS晶体管，所述控制晶体管的第一连接端为漏极，其第二连接端为源极，其控制端为栅极；或

所述控制晶体管为NPN双极型晶体管，所述控制晶体管的第一连接端为集电极，其第二连接端为射极，其控制端为基极。

10.一种供电***，其特征在于，其包括被供电电路和如权利要求1-9任一所述的低压差电压调节器，

所述低压差电压调节器通过其输出端VO给被供电电路供电，所述被供电电路为ARM处理器。