CN104852750A

CN104852750A - 用于短波定位的数据流处理电路

Info

Publication number: CN104852750A
Application number: CN201510187195.XA
Authority: CN
Inventors: 王梓宇; 杨文丽; 简晨
Original assignee: Monitoring Station Country Radio Monitoring Center Shaanxi
Current assignee: Monitoring Station Country Radio Monitoring Center Shaanxi
Priority date: 2015-04-20
Filing date: 2015-04-20
Publication date: 2015-08-19

Abstract

本发明公开了一种用于短波定位的数据流处理电路，该电路包括依次连接的射频单元、ADC采样单元、FPGA单元、CPU单元，所述射频单元的输入端与短波天线的输出端连接。本发明通过对信号的直接射频低通采样，可以简化射频前端模拟电路，降低成本；也可以将大部分信号的处理在数字域，降低模拟域影响，提高性能。

Description

用于短波定位的数据流处理电路

技术领域

本发明属于短波定位技术领域，具体涉及一种用于短波定位的数据流处理电路。

背景技术

无线电监测是为达到测定无线电台是否按照规定的程序和核定的项目工作，查找无线电干扰源和非法信号源，测量无线电频谱的占用情况，利用无线电监测设备和相关软件对无线电信号实施监听、参数测量和特征识别、目标定位、电磁环境测试等。其中，对无线电干扰和不明信号源的定位是无线电监测的核心功能之一。目前的短波领域，定位设备体积庞大，天线场占地广，并且多采用传统的模拟接收机，采用多级混频体制，容易造成本振泄露，存在IQ通道不平衡，信噪比下降，滤波器存在通带纹波和非线性的问题；并且***连接复杂，操作维护困难；并且对于设备和天线的一致性要求比较高；传统的监测手段不能够满足当前的对于设备小型化、方便灵活和高精度的定位需求。并且传统的数据通道ADC数据采样速率较低，数据没有暂存机制，传输中断即丢失，无法保证数据的联系性和有效性。并且对于ADC采样的数字信号多采用数字滤波芯片和数字下变频器，无法实现的信号处理的灵活性。

发明内容

有鉴于此，本发明的主要目的在于提供一种用于短波定位的数据流处理电路。

为达到上述目的，本发明的技术方案是这样实现的：

本发明实施例提供一种用于短波定位的数据流处理电路，该电路包括依次连接的射频单元、ADC采样单元、FPGA单元、CPU单元，所述射频单元的输入端与短波天线的输出端连接。

上述方案中，所述射频单元包括带通滤波器、LNA低噪放、AGC自动增益放大器、ADC匹配电路；来自短波天线的射频信号接入到带通滤波器，经过带通滤波后的信号接入到LNA带噪声进行信号放大处理，所述AGC自动增益放大器对来自LNA低噪放的信号进行进一步的调整放大，然后输入给ADC匹配电路进行阻抗转换以及抗混叠滤波后输出给ADC采样单元。

上述方案中，ADC采样单元由芯片U16构成，所述U16的芯片型号为AD9642BCPZ，所述U16芯片的第29、30管脚接入来自射频单元的信号，第4、5、6、7、9、10、11、12、13、14、15、16、18、19管脚输出的数字差分信号输出给FPGA单元。

上述方案中，所述FPGA单元包括DDR缓存单元、FPGA数据处理单元、太网调试接口，所述DDR缓存单元与FPGA数据处理单元连接，所述FPGA数据处理单元与以太网调试接口连接；所述以太网调试接口与CPU单元之间通过IFC接口连接。

上述方案中，所述CPU单元包括CPU处理器单元、PHY单元、SATA硬盘单元、IFC单元、DDR缓存单元、EPLD接口扩展单元；所述CPU处理器单元与FPGA单元的以太网调试接口连接，所述CPU处理器单元分别与PHY单元、SATA硬盘单元、IFC单元、DDR缓存单元、EPLD接口扩展单元连接。

与现有技术相比，本发明的有益效果：

本发明通过对信号的直接射频低通采样，可以简化射频前端模拟电路，降低成本；也可以将大部分信号的处理在数字域，降低模拟域影响，提高性能。高速多位宽ADC器件为***的带内数据采集、动态范围、灵敏度提升提供了保证；FPGA提供了灵活的可编程的带内数字信号的处理硬件平台，通过相应的数字信号处理算法和硬件设计技术，可以方便的实现数字信号的滤波和下变频处理，从而得到所需要的基带数据；并且数据传输部分采用PCIE接口和FPGA进行数据交互，保证了数据的传输速率，采用CPU进行数据暂存和转发机制，保证数据的连续性和有效性。

附图说明

图1为本发明实施例提供的一种用于短波定位的数据流处理电路的连接示意图；

图2为本发明中的射频单元的连接示意图；

图3为本发明中射频单元的带通滤波器和LNA低噪放大器的电路图；

图4为本发明中射频单元的AGC自动增益放大器的电路图；

图5为本发明中射频单元的ADC匹配电路的电路图；

图6为本发明中的ADC采样单元的电路图；

图7为本发明中FPGA单元的连接示意图；

图8为本发明中FPGA单元的DDR缓存单元的电路图；

图9为本发明中FPGA单元的太网调试接口的电路图；

图10为本发明中CPU单元的连接示意图；

图11为本发明中CPU单元的PHY单元402的电路图；

图12为本发明中CPU单元的IFC单元404的电路图；

图13为本发明中CPU单元的DDR缓存单元的电路图；

图14为本发明中CPU单元的EPLD接口扩展单元的电路图。

具体实施方式

下面结合附图和具体实施方式对本发明进行详细说明。

本发明实施例提供一种用于短波定位的数据流处理电路，如图1所示，该电路包括依次连接的射频单元1、ADC采样单元2、FPGA单元3、CPU单元4，所述射频单元1的输入端与短波天线的输出端连接。

如图2所示，所述射频单元1包括带通滤波器101、LNA低噪放大器102、AGC自动增益放大器103、ADC匹配电路104；来自短波天线的射频信号接入到带通滤波器101，经过带通滤波后的信号接入到LNA带噪声102进行信号放大处理，所述AGC自动增益放大器103对来自LNA低噪放102的信号进行进一步的调整放大，然后输入给ADC匹配电路104进行阻抗转换以及抗混叠滤波后输出给ADC采样单元2。

如图3～5所示，所述带通滤波器101由芯片U7组成，所述U7的型号是BPF-E15，所述U7的第18脚接入来自短波天线的射频信号，第9脚将滤波后的射频信号输出给LNA低噪放102；所述LNA低噪放102由芯片D2构成，其芯片型号是ADC8432，所述D2的第1管脚接入来自所述U7的信号，其第17和第22管脚输出经过放大的差分射频信号给VGA自动增益放大器103；所述VGA自动增益放大器103由芯片D11构成，其芯片型号是AD8370ARE，所述D11的第1和第16管脚接收来自LNA低噪放102的差分射频信号，并将经过增益放大的射频信号通过第8和第9管脚输出给ADC匹配电路104；所述ADC匹配电路104用于进行阻抗匹配和抗混叠滤波，通过管脚VGA1_OUT-和VGA1_OUT+接收来自VGA自动增益放大器103的信号，同时将信号RX1_ADCIN-和RX1_ADCIN+输出给ADC采用2。

如图6所示，所述ADC采样单元2用于对相应的射频模拟信号进行数字采样，转换为高速率的数字信号，传输到FPGA单元3；所述ADC采样单元2由芯片U16构成，所述U16的芯片型号为AD9642BCPZ，所述U16芯片的第29、30管脚接入来自射频单元1的信号，第4、5、6、7、9、10、11、12、13、14、15、16、18、19管脚输出的数字差分信号输出给FPGA单元3。

所述的ADC采样单元2，相应的短波频率范围为2MHz---30MHz，信号带宽为10KHz，根据奈奎斯特采样定理和带通采样定理，以及相应的动态范围要求，选取125MHz的采样速率；由于输入信号的动态范围为70dBm，根据公式SNR＝6.02*N+1.76(1)，并考虑一定噪声系数和动态裕量，选择14位的ADC；并且鉴于采样带宽接近于30MHz，根据奈奎斯特第一采样定律，为了提供数字部分的处理增益、降低量化噪声、减轻抗混叠滤波器的复杂度、加大有用信号频谱和其它可混叠信号之间的距离，对信号采用过采样，选择125MHz作为ADC的采样频率。

如图7所示，所述FPGA单元3包括DDR缓存单元301、FPGA数据处理单元302、太网调试接口303，所述DDR缓存单元301与FPGA数据处理单元302连接，所述FPGA数据处理单元302与以太网调试接口303连接；所述以太网调试接口303与CPU单元4之间通过IFC接口连接。

所述FPGA单元3通过接收来自ADC的数字信号进行特征提取，滤出相应频段的数据，并对其进行下变频处理，从而得到IQ基带数据，通过PCIE接口将数据传输给CPU单元4。

如图8所示，所述DDR缓存单元301由芯片U8组成，其芯片型号为K4B2G0846C；其主要功能是FPGA数据处理单元302的数据进行缓存，其第K3、L7(DD3_A<0..14>)管脚与FPGA数据处理单元302连接。

如图9所示，所述以太网调试接口303由芯片U1组成，其芯片型号为88E1111_117TFBGA，其作为FPGA数据处理单元303对外的调试接口。

所述FPGA数据处理单元302由芯片D4组成，其芯片型号为EP2AGX65DF29I3N；用于对采样数据进行FFT变换，提取相应频点的频域数据，通过ADC接口第B15、C16…(ADC_DA12…00)完成与ADC采样单元2之间的数据采样传输；并对相应的数据通过其PCIE接口第AH23、AG23、AF24、AE24(PCIE_TX1_N,PCIE_TX1_P,PCIE_RX1_N,PCIE_RX1_P)发给CPU单元4进行处理；以及其第J22、K22、K24、H22(ASD0、DATA0、DCLK、NCS0)作为其AS启动加载接口；以及第L24、H24、L23、J23(FPGA_TCLK、TDI、TDO、TMS)管脚的JTAG接口作为FPGA在线调试接口，并与CPU单元4之间通过IFC接口第C4、D4、....(IFC_AD<23..0>)管脚交换一些控制指令，如频点配置、VGA增益控制等信息。

如图10所示，所述CPU单元4包括CPU处理器单元401、PHY单元402、SATA硬盘单元403、IFC单元404、DDR缓存单元405、EPLD接口扩展单元406；所述CPU处理器单元401与FPGA单元3的以太网调试接口303连接，所述CPU处理器单元401分别与PHY单元402、SATA硬盘单元403、IFC单元404、DDR缓存单元405、EPLD接口扩展单元406连接。

所述CPU单元4由CPU处理器单元401、PHY单元402、SATA硬盘单元403、IFC单元404、DDR缓存单元405、EPLD接口扩展单元406组成；所述CPU处理器单元401用于进行数据的存储和发送，具体通过PCIE接口接收来自FPGA的采样信号，并将数据暂存在SATA硬盘中，并将数据打包通过PHY单元402接口发送到上位机，所述数据包通过有线网络或者3G路由器走VPN通道进行发送；其中IFC总线接口单元404主要起到和FPGA单元3交互一些控制和状态信息；DDR缓存单元405主要起到对CPU的处理数据启动缓冲作用。

所述CPU处理器单元401由芯片D7组成，其型号为P1010XTENCDR；通过PCIE接口第Y10、AA10..(PCIE_TX1_P、PCIE_TX1_N、PCIE_RX1_P、PCIE_RX1_N)与FPGA单元3连接；通过SGMII以太网接口第AR15、Y14…(SGMII3、SGMII2)与以太网接口单元402连接；通过IFC接口第P21、R22…(IFC<0..15>)管脚与IFC总线接口单元404连接；通过通过相应的DDR接口第K4、M3…(DDR3_D1<0..31>)与DDR缓存单元405连接；通过IFC控制器、UART接口、SPI接口第.....管脚与EPLD接口扩展单元406连接。

如图11所示，所述PHY单元402由U4和U6组成，其型号都是VSC8221XHH，通过第K9、K10…(SGMII2SGMII3)与CPU处理器单元401连接，主要将网络层的SGMII信号转换为物理层信号输出。SATA硬盘单元403主要由SATA硬盘组成，通过通用接口跟CPU处理器单元401连接，主要是对数据进行缓存。

如图12所示，所述IFC单元404由芯片U11、U14、U17组成，其中U11的型号为74ALVT16373，U14的型号为SN74CBT16211DGGR,U17的型号为JS28F256M29EVL。U11通过第26、27…和第37、38…管脚(IFC_AD<0...15>)，U14通过第11、13....管脚(IFC_AD<16..23>),U17通过第35、37…(IFC_AD<15..0>)，分别CPU处理器单元401连接，用于对总线进行分发复用和启动加载；另外U11通过第2、3....(IFC_ADDR<0..15>),以及U14的第45、43…管脚(IFC_ADDR<16..23>)，分别和芯片U17相连。

如图13所示，所述DDR缓存单元405由芯片U10、U12、U26、U18组成，其型号都是K4B2G0846C，U10通过第K3、L7…管脚(DDR3_A<0..14>),第B3、C7…管脚(DDR3_DQ<0...7>)、第J2、K8、J3管脚(DDR3_BA0、BA1、BA2,)(等等U10芯片周围的管脚，以及其与的三个芯片与CPU的DDR接口相连，4个DDR芯片有公用的管脚如DDR3_A，以及各自的管脚如DDR3_DQS0…3等分别与CPU处理器单元401连接。

如图14所示，所述EPLD接口扩展单元406,其主要由芯片D6构成，芯片型号为LCMXO1200C-3FTN256C。通过第B3、D6…(IFC_AD<24..0>)管脚，第A13、D13、E13、F15管脚(SPI_CLK、SPI_MISO、SPI_CS0_N、SPI_MOSI)跟CPU处理器单元401连接，起到将IFC总线进行解析，以及将SPI接口扩展成多个SPI接口。

以上所述，仅为本发明的较佳实施例而已，并非用于限定本发明的保护范围。

Claims

1.一种用于短波定位的数据流处理电路，其特征在于，该电路包括依次连接的射频单元(1)、ADC采样单元(2)、FPGA单元(3)、CPU单元(4)，所述射频单元(1)的输入端与短波天线的输出端连接。

2.根据权利要求1所述的用于短波定位的数据流处理电路，其特征在于：所述射频单元(1)包括带通滤波器(101)、LNA低噪放(102)、AGC自动增益放大器(103)、ADC匹配电路(104)；来自短波天线的射频信号接入到带通滤波器(101)，经过带通滤波后的信号接入到LNA带噪声(102)进行信号放大处理，所述AGC自动增益放大器(103)对来自LNA低噪放(102)的信号进行进一步的调整放大，然后输入给ADC匹配电路(104)进行阻抗转换以及抗混叠滤波后输出给ADC采样单元(2)。

3.根据权利要求1或2所述的用于短波定位的数据流处理电路，其特征在于：ADC采样单元(2)由芯片U16构成，所述U16的芯片型号为AD9642BCPZ，所述U16芯片的第29、30管脚接入来自射频单元(1)的信号，第4、5、6、7、9、10、11、12、13、14、15、16、18、19管脚输出的数字差分信号输出给FPGA单元(3)。

4.根据权利要求3所述的用于短波定位的数据流处理电路，其特征在于：所述FPGA单元(3)包括DDR缓存单元(301)、FPGA数据处理单元(302)、太网调试接口(303)，所述DDR缓存单元(301)与FPGA数据处理单元(302)连接，所述FPGA数据处理单元(302)与以太网调试接口(303)连接；所述以太网调试接口(303)与CPU单元(4)之间通过IFC接口连接。

5.根据权利要求4所述的用于短波定位的数据流处理电路，其特征在于：所述CPU单元(4)包括CPU处理器单元(401)、PHY单元(402)、SATA硬盘单元(403)、IFC单元(404)、DDR缓存单元(405)、EPLD接口扩展单元(406)；所述CPU处理器单元(401)与FPGA单元(3)的以太网调试接口(303)连接，所述CPU处理器单元(401)分别与PHY单元(402)、SATA硬盘单元(403)、IFC单元(404)、DDR缓存单元(405)、EPLD接口扩展单元(406)连接。