CN104752430A

CN104752430A - 与和或非逻辑器件的结构及制作方法

Info

Publication number: CN104752430A
Application number: CN201310752397.5A
Authority: CN
Inventors: 王永成; 吴兵; 陆涵蔚
Original assignee: Shanghai Huahong Grace Semiconductor Manufacturing Corp
Current assignee: Shanghai Huahong Grace Semiconductor Manufacturing Corp
Priority date: 2013-12-31
Filing date: 2013-12-31
Publication date: 2015-07-01

Abstract

本发明公开了一种与和或非逻辑器件的结构，与逻辑器件制作在p阱或p型衬底中，p阱或p型衬底接地，上面有两个紧邻的门控栅，各自控制其下两个相邻并串联的n型导电沟道；门控栅的两端有高掺杂n型源区和漏区，作为两个n型导电沟道的引出端；门控栅的上方各有一个多晶硅栅极，两个多晶硅栅极相互电学隔离且独立引出。或非逻辑器件和与逻辑器件结构类似，不同的是制作在n阱或n型衬底中，源漏区为高掺杂p型。本发明还公开了上述结构的与和或非逻辑器件的制作方法。本发明通过设计新型的与和或非逻辑器件结构，不仅简化了器件和电路结构，减小了电路面积和制造成本，而且使电路的时序控制更为简单。

Description

与和或非逻辑器件的结构及制作方法

技术领域

本发明涉及集成电路制造领域，特别是涉及与和或非逻辑器件的结构及其制作方法。

背景技术

传统与门逻辑电路使用6个MOS（金属氧化物半导体）晶体管实现，包括3个nMOS(n阱沟道金属氧化物半导体)和3个pMOS(p型沟道金属氧化物半导体)，如图1所示。与门逻辑电路的工作原理是：当A和B两个输入端同时为高电平“1”时，输出端Y为高电平“1”，否则输出端Y为低电平“0”。

传统或非门逻辑电路使用4个MOS晶体管实现，包括2个nMOS和2个pMOS，如图2所示。或非门逻辑电路的工作原理是：当A和B两个输入端同时为高电平“1”时，输出端Y为低电平“0”，否则输出端Y为高电平“1”。

这两种逻辑电路的缺点是电路结构复杂，占用芯片面积大，成本高。

发明内容

本发明要解决的技术问题之一是提供一种与和或非逻辑器件的结构，它电路结构简单，占用芯片面积小，制作成本低。

为解决上述技术问题，本发明的与逻辑器件的结构，制作在p阱或p型衬底中，p阱或p型衬底接地，上面有两个紧邻的门控栅，各自控制其下两个相邻并串联的n型导电沟道；门控栅的两端有高掺杂n型源区和漏区，作为两个n型导电沟道的引出端；门控栅的上方各有一个多晶硅栅极，两个多晶硅栅极相互电学隔离且独立引出。

本发明的或非逻辑器件的结构，制作在n阱或者n型衬底中；n阱或者n型衬底接地，上面有两个紧邻的门控栅，各自控制其下两个相邻并串联的p型导电沟道；门控栅的两端有高掺杂p型源区和漏区，作为两个p型导电沟道的引出端；门控栅的上方各有一个多晶硅栅极，两个多晶硅栅极相互电学隔离且独立引出。

本发明要解决的技术问题之二是提供上述结构的与或或非逻辑器件的制作方法。

为解决上述技术问题，本发明的与逻辑或或非逻辑器件的制作方法，步骤包括：

1）在衬底上用传统MOS制作工艺形成器件的隔离，以及p阱和n阱；

2）热氧化生长第一个门控栅的氧化层，淀积多晶硅并刻蚀形成第一个多晶硅栅极；

3）热氧化生长第二个门控栅的氧化层，同时第一个多晶硅栅极表面氧化形成两个多晶硅栅极的隔离层；

4）淀积多晶硅并刻蚀形成第二个多晶硅栅极；

5）氧化多晶硅栅极侧壁及表面，并完成栅极侧墙以及n型和p型源漏的注入；

6）用传统MOS制作工艺形成器件表面的金属硅化物、通孔及金属连接工艺，完成器件的制作。

相对于传统的与门和或非门逻辑电路，本发明的与和或非逻辑器件具有以下优点和有益效果：

1.器件和电路结构相对简单，在电路版图上仅占用约两个标准MOS器件的面积，远小于传统与门和或非门逻辑电路的6个MOS结构，因此可以节省电路面积，提高电路集成度，降低制作成本。

2.只有两个门控栅，因此，电路的时序控制更简单。

3.利用一步热氧化工艺形成第二个门控栅的氧化层及两个栅极的隔离层，简化了工艺，并使两个多晶硅栅得以紧邻或者交叠，这样两个栅极控制的两个沟道就能够紧邻并串联，从而减小了两个沟道的总长度和电路面积，减小了电路信号延迟。

附图说明

图1是传统与门逻辑电路结构。

图2是传统或非门逻辑电路结构。

图3是本发明的与逻辑器件的平面结构。

图4是本发明的与逻辑器件的剖面结构。

图5～图9是本发明的与逻辑器件的基本制作工艺流程示意图（剖面图）。

图10是对本发明的与逻辑器件的基本制作工艺流程加以改进后，在侧墙12形成时的器件结构剖面图（非最终结构图）。

图中附图标记说明如下：

A、B：输入端

T1、T2、T5：pmos

T3、T4、T6：nMOS

Y：输出端

1：p阱或p型衬底

2：隔离

3、4：门控栅

5、7：多晶硅栅极

6：栅极侧壁氧化膜

8、12：侧墙

9：n型源漏区

10：p型源漏区

11：n阱

具体实施方式

为对本发明的技术内容、特点与功效有更具体的了解，现结合附图，详述如下：

本发明的与逻辑器件结构，请参见图3、4所示。

与逻辑器件制作在p阱或者p型衬底中。上面有两个紧邻的门控栅，各自控制其下相邻的n型导电沟道。在门控栅的两端有高掺杂n型源区和漏区，源区、两个沟道和漏区形成一个两端有引出的串联沟道。在两个门控栅的上方各有一个多晶硅栅极，两个多晶硅栅极可以相距、相邻或相互交叠，但必须相互电学隔离，且独立引出。

该与逻辑器件的工作原理类似于两个串联的nMOS（不同的是其共用的源漏区退化至消失）。两个n型导电沟道直接连接。两个多晶硅栅极相互电学隔离并独立引出，作为两个输入控制端。两个源漏区一个作为输入端，另一个作为输出端。衬底或者p阱接地。当两个门控栅都为高电位时，整个串联的n型沟道开启，器件导通，输出为高电平；当有一个或两个门控栅为低电位时，整个串联的n型沟道不开启，器件不导通，输出为低电平。这样就实现了对输入端电流的与逻辑的开关控制。

或非逻辑器件的结构和与逻辑器件的结构类似，不同的是或非逻辑器件制作在n阱或者n型衬底上，源漏区为高掺杂p型。或非逻辑器件的工作原理类似于两个串联的pMOS，只有当两个门控栅都为低电位时，两个串联的p型沟道开启，器件导通，输出高电平；否则器件不导通，输出低电平。这样就实现了或非逻辑功能。

以下对上述与和或非逻辑器件的制作方法进行详细地说明。

以与逻辑器件为例，其基本制作工艺流程如下：

步骤1，选用p型110衬底，电阻率10～18欧姆·厘米，厚度600～700微米。

步骤2，用局部氧化工艺或沟槽隔离技术，形成器件的隔离2，然后进行p阱1和n阱11的光刻掩膜及离子注入，如图5所示。可以采用多步注入的方法以得到较理想的阱的浓度分布。

步骤3，热氧化生长100～200埃米左右的牺牲氧化层，湿法去除后，生长第一层门控栅3的氧化层，厚度30～300埃米。然后淀积一层厚度为500～3000埃米的掺杂（n型）或不掺杂的多晶硅，光刻掩膜并刻蚀形成多晶硅栅极5的图形，如图6所示。

以上步骤1-3与常用的CMOS工艺相似，但是多晶硅刻蚀的时候残留氧化膜要刻完，或者用干法加湿法的方式将表面残留的氧化膜去除干净。

步骤4，热氧化生长第二层门控栅4的氧化层，厚度30～300埃米，如图7所示。同时在多晶硅栅极5的表面会生长一层氧化层，即栅极侧壁氧化膜6，其厚度会略厚于第二层门控栅4的氧化层），该层栅极侧壁氧化膜6作为多晶硅栅极5和多晶硅栅极7的隔离。

步骤5，淀积另一层掺杂或者非掺杂的多晶硅，厚度500～3000埃，可以与步骤3淀积的第一层多晶硅厚度一致。然后进行光刻掩膜及干法刻蚀，形成多晶硅栅极7的图形，如图8所示。

在确定两层多晶硅栅极的版图图形时，多晶硅栅极7与多晶硅栅极5之间可以相隔一定距离，也可以相邻或者相互交叠。多晶硅栅极的相互交叠有益于维持较好的刻蚀形貌，因此建议多晶硅栅极7与多晶硅栅极5相互交叠，但交叠面积不宜过大，最好不要超过多晶硅栅极5长度的一半，交叠面积过大可能会引起两层多晶硅栅极间的电容效应，不利于电路可靠性。

步骤6，多晶硅侧壁及表面的氧化，氧化厚度约20～70埃米，必要时可以增加轻掺杂源漏（LDD）的注入。然后进行氧化硅或者氮化硅的淀积和反刻工艺，形成多晶硅栅的侧墙8（SPACER），然后离子注入形成重掺杂的n型源漏区9和p型源漏区10。如图7所示。

步骤7，用传统的CMOS制作工艺形成器件表面的金属硅化物、通孔及金属连接等工艺，完成器件的制作。

作为改进，可以在上述基本制作工艺流程基础上，在步骤3和步骤4之间增加一步氧化硅或氮化硅的淀积，并无掩膜反刻，在多晶硅栅极5的周边形成侧墙12，加强两个多晶硅栅间的隔离，如图8所示。其它步骤与上述基本制作工艺流程相同。

Claims

1.与逻辑器件的结构，其特征在于，制作在p阱或p型衬底中，p阱或p型衬底接地，上面有两个紧邻的门控栅，各自控制其下两个相邻并串联的n型导电沟道；门控栅的两端有高掺杂n型源区和漏区，作为两个n型导电沟道的引出端；门控栅的上方各有一个多晶硅栅极，两个多晶硅栅极相互电学隔离且独立引出。

2.根据权利要求1所述的结构，其特征在于，两个多晶硅栅极相互间隔、紧邻或交叠。

3.或非逻辑器件的结构，其特征在于，制作在n阱或者n型衬底中；n阱或者n型衬底接地，上面有两个紧邻的门控栅，各自控制其下两个相邻并串联的p型导电沟道；门控栅的两端有高掺杂p型源区和漏区，作为两个p型导电沟道的引出端；门控栅的上方各有一个多晶硅栅极，两个多晶硅栅极相互电学隔离且独立引出。

4.根据权利要求1所述的结构，其特征在于，两个多晶硅栅极相互间隔、紧邻或交叠。

5.与逻辑或或非逻辑器件的制作方法，其特征在于，步骤包括：

4）淀积多晶硅并刻蚀形成第二个多晶硅栅极；

6.根据权利要求5所述的方法，其特征在于，门控栅的氧化层的厚度为30～300埃米。

7.根据权利要求5所述的方法，其特征在于，步骤2）和3）之间，还包括步骤：淀积氧化硅或氮化硅介质层，反刻，在第一层多晶硅栅极周边形成侧墙。

8.根据权利要求5所述的方法，其特征在于，多晶硅栅极的厚度为500～3000埃米。

9.根据权利要求5所述的方法，其特征在于，步骤5），氧化厚度20～70埃米。

10.根据权利要求5所述的方法，其特征在于，步骤5），多晶硅栅极侧壁及表面氧化后，进行轻掺杂源漏的注入。