CN104752424B - 一种半导体器件及其制造方法和电子装置 - Google Patents
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Abstract
本发明提供一种半导体器件及其制造方法和电子装置，涉及半导体技术领域。本发明的半导体器件包括第一组晶体管，其中，第一组晶体管中的不同晶体管之间被浅沟槽隔离相互隔离，并且第一组晶体管的顶部被第一介电层隔离，底部被封闭腔体所隔离，因此第一组晶体管中的各个晶体管均处于隔离环境中，可以降低基板耦合效应，进一步降低信号损失和形变，从而提高该半导体器件的性能。本发明的半导体器件的制造方法，用于制造上述半导体器件，制得的半导体器件同样具有上述优点。本发明的电子装置，使用了上述半导体器件，因而也具有上述优点。
Description
技术领域
本发明涉及半导体技术领域，具体而言涉及一种半导体器件及其制造方法和电子装置。
背景技术
在半导体技术领域中，射频前端模块(Radio Frequency Frond-End Module，简称RF FEM)，是无线通信设备(例如手机、平板电脑等)中的关键组件，而射频开关器件(简称射频开关，通常为集成电路或集成电路的一部分)又是射频前端模块的关键组件之一。射频前端模块(RF FEM)中的射频开关，需要具有高的信号保真性、低的***损失、良好的线性特征和较小的信号形变。
在现有技术中，射频开关通常采用砷化镓(GaAs)半导体晶体管制造，其加工制造及封装成本较昂贵。近年来，随着半导体技术的进步，已经可以采用绝缘体上硅金属氧化物半导体场效应晶体管(SOI MOS)制造射频开关器件，并且制得的射频开关器件已经能够接近或达到采用砷化镓(GaAs)半导体晶体管制造的射频开关器件的性能水平。
然而，在采用绝缘体上硅金属氧化物半导体场效应晶体管(以下简称晶体管)制造的射频开关器件中，仍然存在晶体管的源极、漏极和栅极以及互连线与半导体衬底的寄生耦合作用，仍然带来附加的寄生电容，而这种寄生电容会随着开关信号的电压变化而变化，从而进一步影响场效应晶体管的综合性能，最终影响射频开关器件甚至整个射频前端模块的性能。
因此，为了解决上述问题，本发明提出一种新的晶体管开关器件及其制造方法。
发明内容
针对现有技术的不足，本发明提供一种半导体器件及其制造方法和电子装置，该集成电路可以降低晶体管的源极、漏极和栅极以及互连线与半导体衬底的耦合作用，减小因基板耦合效应产生的寄生电容。
本发明实施例一提供一种半导体器件，包括第一半导体衬底以及位于所述第一半导体衬底上的第一组晶体管；其中，所述第一组晶体管中各个晶体管的侧壁均由位于所述第一半导体衬底内的浅沟槽隔离所隔离，并且，所述第一组晶体管的顶部由位于所述第一半导体衬底的第一表面之上的第一介电层所隔离，底部由位于所述第一半导体衬底的第二表面之上的封闭腔体所隔离，其中第一表面与第二表面是所述第一半导体衬底的两个相对的表面。
可选地，所述封闭腔体的侧面由位于所述第一半导体衬底的第二表面之上的第二介电层所包围，顶部由位于所述第二介电层之上的第三介电层与所述第二介电层所共同覆盖，底部由位于所述第一半导体衬底的第二表面之上的埋入绝缘层所隔离或由所述第一半导体衬底所隔离。
可选地，所述第二介电层和所述第三介电层为同一介质材料。
可选地，所述第一组晶体管为金属氧化物半导体场效应晶体管。
可选地，所述第一组晶体管的栅极埋置于所述第一介电层内。
可选地，所述第一组晶体管为全耗尽场效应晶体管。
可选地，所述第一半导体衬底为单晶硅衬底。
可选地，所述半导体器件还包括与所述第一半导体衬底相垂直的连接所述第一组晶体管中各个晶体管的源极、漏极以及栅极的第一组垂直互连件，垂直贯穿所述第一介电层、所述第一半导体衬底、所述第二介电层和所述第三介电层的第二组垂直互连件，以及埋入所述第一介电层内的连接所述第一组垂直互连件与所述第二组垂直互连件的第一组横向互连件。
可选地，所述第一组垂直互连件的材料为钨和含硅半导体材料中的至少一种。
可选地，所述第二组垂直互连件的材料为钨、铜和含硅半导体材料中的至少一种。
可选地，所述半导体器件还包括位于所述第一半导体衬底内的水平浅沟槽介电质，所述第二组垂直互连件的侧面被所述第一介电层、所述水平浅沟槽介电质、所述第二介电层以及所述第三介电层分层环绕绝缘。
本发明实施例二提供一种半导体器件的制造方法，所述方法包括：
步骤S101：提供包括第一半导体衬底、位于所述第一半导体衬底之上的埋入绝缘层以及位于所述埋入绝缘层之上的第二半导体衬底的复合半导体衬底，在所述第一半导体衬底内形成浅沟槽隔离以及各个晶体管的侧面均由所述浅沟槽隔离所隔离的第一组晶体管；
步骤S102：形成覆盖所述第一半导体衬底的第一表面的第一介电层，在所述第一介电层内形成连接所述第一组晶体管中各个晶体管的源极、漏极以及栅极的第一组垂直互连件，在所述第一介电层的上表面形成连接所述第一组垂直互连件的第一组横向互连件；
步骤S103：在所述第一半导体衬底的第一表面一侧接合承载衬底，去除所述第二半导体衬底；
步骤S104：在所述第一组晶体管的底部形成第一岛状牺牲层，并形成覆盖所述第一岛状牺牲层的第二介电层；
步骤S105：在所述第二介电层位于所述第一岛状牺牲层上方的位置形成牺牲层微通孔，通过所述牺牲层微通孔释放所述第一岛状牺牲层，并形成覆盖所述第二介电层的第三介电层，以在所述第一岛状牺牲层原来的位置形成密闭腔体；
步骤S106：形成贯穿所述第三介电层、所述第二介电层、所述埋入绝缘层、所述第一半导体衬底以及所述第一介电层的第二组垂直互连件，其中所述第二组垂直互连件与所述第一组横向互连件相连接。
可选地，在所述步骤S103中，在去除所述第二半导体衬底之后，还去除所述埋入绝缘层；在所述步骤S106中，所述第二组垂直互连件贯穿所述第三介电层、所述第二介电层、所述第一半导体衬底以及所述第一介电层。
可选地，在所述步骤S101中，形成所述第一组晶体管的方法包括：
步骤S1011：通过所述第一半导体衬底的第一表面利用离子注入工艺注入第一组掺杂；
步骤S1012：在所述第一半导体衬底的第一表面上形成所述第一组晶体管的栅极；
步骤S1013：通过所述第一半导体衬底的第一表面利用离子注入工艺注入第二组掺杂；
步骤S1014：对所述第一半导体衬底进行热处理，激活所述第一组掺杂和所述第二组掺杂。
本发明实施例三提供一种电子装置，其包括如上所述的半导体器件。
本发明的半导体器件包括第一组晶体管，其中，第一组晶体管中的不同晶体管之间被浅沟槽隔离相互隔离，并且第一组晶体管的顶部被第一介电层隔离，底部被封闭腔体所隔离，因此第一组晶体管中的各个晶体管均处于隔离环境中，可以降低基板耦合效应，进一步降低信号损失和形变，从而提高该半导体器件的性能。本发明的半导体器件的制造方法，用于制造上述半导体器件，制得的半导体器件同样具有上述优点。本发明的电子装置，使用了上述半导体器件，因而也具有上述优点。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1为本发明实施例一的一种半导体器件的结构的一种示意性剖视图；
图2A至2H为本发明实施例二的一种半导体器件的制造方法的相关步骤形成的图形的示意性剖视图；
图3为本发明实施例二的一种半导体器件的制造方法的一种示意性流程图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本发明的范围。
为了彻底理解本发明，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
实施例一
本发明实施例提供一种半导体器件，可以用于实现射频信号开关器件，该半导体器件通过体绝缘材料将各个单个半导体开关器件(指晶体管)的顶部与周边***实现绝缘，开关器件之间通过浅沟槽隔离相互隔绝，晶体管的底部形成封闭腔体(优选为微真空空洞)以实现与衬底的最大程度的绝缘。该半导体器件，相对于现有技术中的射频半导体开关器件，可以降低基板耦合效应甚至将基板耦合效应压缩到最小，进一步降低开关信号损失和形变，从而提高该半导体器件的性能。
下面，参照图1来描述本发明实施例提出的半导体器件的结构。其中，图1为本发明实施例的一种半导体器件的结构的一种示意性剖视图。
如图1所示，本实施例的半导体器件包括第一半导体衬底1001以及位于第一半导体衬底1001上的第一组晶体管101。其中，位于第一半导体衬底1001上，具体指第一组晶体管101位于第一半导体衬底1001内以及其第一表面上，如图1所示。所述第一组晶体管101中的不同的晶体管之间由位于第一半导体衬底1001内的浅沟槽隔离10011所隔离；并且，第一组晶体管101的顶部由第一介电层102所隔离，底部由封闭腔体105所隔离。
此外，本实施例的半导体器件还可以包括与第一半导体衬底1001相垂直的、连接第一组晶体管101中各个晶体管的源极、漏极以及栅极的第一组垂直互连件103，其中，所述第一组垂直互连件之间由第一介电层102所隔离，如图1所示。并且，该半导体器件还可以包括垂直穿过第一介电层102、第一半导体衬底1001、第二介电层106和第三介电层107(存在埋入绝缘层1002时，还穿过埋入绝缘层1002)的第二组垂直互连件108，以及埋入第一介电层102内将第一组垂直互连件103和第二组垂直互连件108相连的第一组横向互连件104，如图1所示。
在本实施例中，第一组晶体管101中的各个晶体管的顶部是指晶体管的栅极所在的一侧，底部是指晶体管的与顶部相对的一侧。
示例性地，封闭腔体105的水平侧边由第二介电层106所包围，顶部由第三介电层107与第二介电层106所共同覆盖，底部由位于第一半导体衬底1001的第二表面的埋入绝缘层1002所隔离，如图1所示。当然，也可以采取其他任何可行的方案进行设置，例如，封闭腔体105的底部可以直接由第一半导体衬底1001的第二表面所隔离(即，省略了埋入层1002)，或者，封闭腔体105的底部为第二介电层106。
可选地，封闭腔体105的高度为100nm-4um，进一步的，封闭腔体105的高度为1um-2um。
其中，封闭腔体105的内部可以为真空或接近真空的状态，也可以填充有气体。优选地，封闭腔体105的内部为真空或接近真空。
可选地，第一介电层102、第二介电层106以及第三介电层107的材料可以为氧化硅(SiO2)、掺氟硅酸盐玻璃(FSG)、高密度等离子体氧化物(HDP oxide)或低k介电材料。
示例性地，埋入绝缘层1002为氧化物层或其他合适的材料。
可选地，第一半导体衬底1001可以为硅衬底(例如单晶硅衬底)或玻璃衬底。
可选地，第一组晶体管101为金属氧化物半导体场效应晶体管(MOS FET)。进一步地，所述场效应晶体管为全耗尽场效应晶体管。示例性地，第一组晶体管的栅极埋置于第一介电层102内，如图1所示。
可选地，所述第二组垂直互连件108的侧面被第一介电层102、位于第一半导体衬底1001内的水平浅沟槽介电质10012、以及第二介电层106、第三介电层107分层环绕绝缘，如图1所示。
其中，所述第一组垂直互连件103由含硅半导体材料构成，或由钨构成。
其中，所述第二组垂直互连件108由含硅半导体材料构成，或由钨构成，或由铜构成。
可选地，所述第二介电层106和第三介电层107为同一介质材料，以保证形成的封闭空腔105具有良好的密闭性。
本实施例的半导体器件可以为各种器件，例如：其可以为射频开关器件；也可以为包括射频开关器件的射频前端模块(RF FEM)，并且第一组晶体管101为所述射频开关器件中的晶体管。
本发明实施例的半导体器件，除包括第一组晶体管101外，还可以包括第二组晶体管201、第三组晶体管301以及图1中未示出的其他部件，例如MEMS器件、集成无源器件(IPD)等，此处不再赘述。关于第一组晶体管101以及其他部件的具体结构等，本领域的技术人员可以根据实际需要参照现有技术进行选择，此处不再赘述。
本实施例的半导体器件，通过浅沟槽隔离将第一组晶体管中的不同晶体管之间相互隔离，通过第一介电层将第一组晶体管的顶部隔离，并通过封闭腔体将第一组晶体管的底部隔离；即，第一组晶体管中的各个晶体管均处于隔离环境中。因此，可以降低基板耦合效应，进一步降低信号损失和形变，从而提高该半导体器件的性能。
实施例二
下面，参照图2A-图2H以及图3来描述本发明实施例提出的半导体器件的制造方法一个示例性方法的详细步骤。其中，图2A至2H为本发明实施例的一种半导体器件的制造方法的相关步骤形成的图形的示意性剖视图；图3为本发明实施例的一种半导体器件的制造方法的一种示意性流程图。
本实施例的半导体器件的制造方法，可以用于制造实施例一所述的半导体器件，具体包括如下步骤：
步骤A1：提供复合半导体衬底100，其中复合半导体衬底100包括第一半导体衬底1001、位于第一半导体衬底1001之上的埋入绝缘层1002、位于埋入绝缘层1002之上的第二半导体衬底1003；在第一半导体衬底1001内形成浅沟槽隔离10011和各个晶体管的侧面均由所述浅沟槽隔离所隔离的第一组晶体管101，如图2A所示。
其中，第一半导体衬底1001可以为硅衬底或玻璃衬底。第二半导体衬底1003可以为单晶硅衬底或多晶硅衬底。
其中，埋入绝缘层1002可以为氧化物层或其他合适的材料形成的膜层。
由于埋入绝缘层1002的存在，该复合半导体衬底100(也可简称为“半导体衬底”)为绝缘体上硅半导体衬底(SOI)。
形成复合半导体衬底100的方法，可以采用现有技术中的各种方法。特别地，本实施例提出一种形成复合半导体衬底100的方法，包括如下步骤：
步骤A11：提供第一半导体衬底1001。
步骤A12：对所述第一半导体衬底1001的上表面进行氧化以形成位于所述第一半导体衬底1001之上的埋入绝缘层1002。其中，氧化形成的氧化物层即作为埋入绝缘层1002。
步骤A13：在所述第一半导体衬底1001之上粘合第二半导体衬底1003。
至此，完成了复合半导体衬底100的制备。当然，在步骤A13之后，还可能需要包括对形成的衬底结构进行切割的工艺以获得可用于后续步骤的复合半导体衬底100，此处并不对此进行限定。
在本实施例中，在形成浅沟槽隔离10011的同时还可以形成其他隔离结构，例如深沟槽隔离。在形成第一组晶体管101第一组晶体管101的同时，还可以形成第二组晶体管201、第三组晶体管301以及其他器件，在此并不进行限定。
示例性地，在本实施例中，形成第一组晶体管101的过程包括如下步骤：
步骤T1：通过第一半导体衬底1001的第一表面利用离子注入工艺注入第一组掺杂；
步骤T2：在第一半导体衬底1001的第一表面上形成第一组晶体管的栅极；
步骤T3：通过第一半导体衬底1001的第一表面利用离子注入工艺注入第二组掺杂；
步骤T4：对复合半导体衬底100(主要是第一半导体衬底1001)进行热处理，激活注入的第一组掺杂和第二组掺杂。
步骤A2：形成覆盖第一半导体衬底1001的第一表面的第一介电层102，显然，第一介电层102覆盖所述第一组晶体管101；在所述第一介电层102内形成连接第一组晶体管中各个晶体管的源极、漏极以及栅极的第一组垂直互连件103；并在所述第一介电层102的上表面形成连接第一组垂直互连件103的第一组横向互连件104。
经过步骤A2，形成的图形如图2B所示。本领域的技术人员可以理解，在第一组横向互连件104的上方，还可以形成其他的垂直互连件以及横向互连件，如图2B所示。
其中，所述第一组垂直互连件103由含硅半导体材料构成，或由钨构成。
步骤A3：在第一半导体衬底1001的形成有第一介电层102的表面(即，第一表面)接合承载衬底200，如图2C所示。
示例性地，承载衬底200通过粘合层与位于第一半导体衬底1001第一表面的金属间介电层粘合，如图2C所示。
其中，承载衬底200可以为各种半导体衬底，其作用在于用于承载和支撑第一半导体衬底1001。其中，承载衬底200可以在后续工艺中去除，也可以予以保留。如予以保留，承载衬底200可以在后续封装工艺中作为集成电路的封装的一部分。将承载衬底200予以保留作为集成电路的封装的一部分，可以节省材料、降低成本。
步骤A4：去除第一半导体衬底1001的第二表面(与第一表面相对的表面)的第二半导体衬底1003，如图2D所示。
其中，去除第二半导体衬底1003的方法，可以为CMP或刻蚀等。
在本实施例中，还可以在本步骤中，在去除第二半导体衬底1003之后一并去除埋入绝缘层1002。下面，以保留埋入绝缘层1002为例进行说明。
步骤A5：在第一组晶体管101的底部形成第一岛状牺牲层1050，并形成覆盖第一岛状牺牲层1050的第二介电层106，如图2E所示。
其中，第二介电层106应当完全覆盖第一岛状牺牲层1050的上表面以及侧面，并与埋入绝缘层1002(去除埋入绝缘层1002时，与第一半导体衬底1001)紧密接触。此外，第二介电层106可以覆盖或不覆盖第一岛状牺牲层1050之外的区域，其中，第二介电层106优选为体介电层。
步骤A6：在第二介电层106位于第一岛状牺牲层1050上方的位置形成牺牲层微通孔1061，通过牺牲层微通孔1061释放第一岛状牺牲层1050，在第一岛状牺牲层1050原来的位置形成空腔105’，如图2F所示。
其中，形成牺牲层微通孔1061的方法，可以为对第二介电层106进行刻蚀，也可以为其他合适的方法。
其中，通过牺牲层微通孔1061释放(即，去除)第一岛状牺牲层1050的方法，可以为湿法刻蚀或其他合适的方法，在此并不进行限定。
步骤A7：形成覆盖第二介电层106的第三介电层107，以在第一岛状牺牲层1050原来的位置形成密闭腔体105，如图2G所示。
其中，形成的第三介电层107封堵了牺牲层微通孔1061，因此在第一岛状牺牲层1050原来的位置形成了密闭腔体105。
在本实施例中，密闭腔体105可以对第一组晶体管的底部进行隔离，降低基板耦合效应。
步骤A8：形成贯穿第三介电层107、第二介电层106、埋入绝缘层1002、第一半导体衬底1001以及第一介电层102的第二组垂直互连件108，其中第二组垂直互连件108与第一组横向互连件104相连接，如图2H所示。
示例性地，可以提前(例如在形成浅沟槽隔离10011的步骤)在第一半导体衬底1001的拟形成第二组垂直互连件108的位置形成水平浅沟槽介电质10012，使得所述第二组垂直互连件108的侧面被第一介电层102、位于第一半导体衬底1001内的水平浅沟槽介电质10012、以及第二介电层106、第三介电层107分层环绕绝缘，如图2H所示。
其中，所述第二组垂直互连件108由含硅半导体材料构成，或由钨构成，或由铜构成。
至此，完成了本实施例的半导体器件的制造方法的相关步骤的介绍，后续还可以包括形成其他组件的步骤，此处不再赘述。
在本实施例中，根据上述方法制得的半导体器件，可以为射频开关器件，其中第一组晶体管101为射频开关器件中的晶体管；也可以为射频前端模块(RF FEM)，其中第一组晶体管101作为射频前端模块中的射频开关器件中的晶体管；还可以为其他各种集成电路，在此并不进行限定。关于半导体器件的具体结构，除了包括图2H中示出的第一组晶体管101、密闭空腔105、浅沟槽隔离10011等组件之外，还可以包括位于第一半导体衬底1001的其他区域的其他部件，例如，其他晶体管、MEMS器件以及集成无源器件等，关于这些器件的具体结构以及它们的具体制作方法等，本领域的技术人员可以根据实际需要参照现有技术进行选择，此处不再赘述。
根据本实施例的半导体器件的制造方法制备的半导体器件，第一组晶体管中的不同晶体管之间被浅沟槽隔离相互隔离，并且，第一组晶体管的顶部被第一介电层隔离，底部被封闭腔体所隔离；因此，可以保证第一组晶体管中的各个晶体管均处于隔离环境中。所以，可以降低基板耦合效应，进一步降低信号损失和形变，进而提高该半导体器件的性能。
图3示出了本发明实施例提出的一种半导体器件的制造方法的一种示意性流程图，用于简要示出该制造方法的典型流程。具体包括：
步骤S101：提供包括第一半导体衬底、位于所述第一半导体衬底之上的埋入绝缘层以及位于所述埋入绝缘层之上的第二半导体衬底的复合半导体衬底，在所述第一半导体衬底内形成浅沟槽隔离以及各个晶体管的侧面均由所述浅沟槽隔离所隔离的第一组晶体管；
步骤S102：形成覆盖所述第一半导体衬底的第一表面的第一介电层，在所述第一介电层内形成连接所述第一组晶体管中各个晶体管的源极、漏极以及栅极的第一组垂直互连件，在所述第一介电层的上表面形成连接所述第一组垂直互连件的第一组横向互连件；
步骤S103：在所述第一半导体衬底的第一表面一侧接合承载衬底，去除所述第二半导体衬底；
步骤S104：在所述第一组晶体管的底部形成第一岛状牺牲层，并形成覆盖所述第一岛状牺牲层的第二介电层；
步骤S105：在所述第二介电层位于所述第一岛状牺牲层上方的位置形成牺牲层微通孔，通过所述牺牲层微通孔释放所述第一岛状牺牲层，并形成覆盖所述第二介电层的第三介电层，以在所述第一岛状牺牲层原来的位置形成密闭腔体；
步骤S106：形成贯穿所述第三介电层、所述第二介电层、所述埋入绝缘层、所述第一半导体衬底以及所述第一介电层的第二组垂直互连件，其中所述第二组垂直互连件与所述第一组横向互连件相连接。
实施例三
本发明实施例提供一种电子装置，其包括：实施例一所述的半导体器件，或根据实施例二所述的半导体器件的制造方法制造的半导体器件。
由于使用的半导体器件可以降低因基板耦合效应产生的寄生电容，进而提高半导体器件的性能，因此该电子装置同样具有上述优点，具有更好的性能。
该电子装置，可以是手机、平板电脑、笔记本电脑、上网本、游戏机、电视机、VCD、DVD、导航仪、照相机、摄像机、录音笔、MP3、MP4、PSP等任何电子产品或设备，也可以是具有上述集成电路的中间产品，例如：具有该集成电路的手机主板等。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。
Claims (14)
1.一种半导体器件，其特征在于，包括第一半导体衬底以及位于所述第一半导体衬底上的第一组晶体管；其中，所述第一组晶体管中各个晶体管的侧面均由位于所述第一半导体衬底内的浅沟槽隔离所隔离，并且所述第一组晶体管的顶部由位于所述第一半导体衬底的第一表面之上的第一介电层所隔离，底部由位于所述第一半导体衬底的第二表面之上的封闭腔体所隔离，其中第一表面与第二表面是所述第一半导体衬底的两个相对的表面；
其中，所述封闭腔体的侧面由位于所述第一半导体衬底的第二表面之上的第二介电层所包围，顶部由位于所述第二介电层之上的第三介电层与所述第二介电层所共同覆盖，底部由位于所述第一半导体衬底的第二表面之上的埋入绝缘层所隔离或由所述第一半导体衬底所隔离。
2.如权利要求1所述的半导体器件，其特征在于，所述第二介电层和所述第三介电层为同一介质材料。
3.如权利要求1所述的半导体器件，其特征在于，所述第一组晶体管为金属氧化物半导体场效应晶体管。
4.如权利要求1所述的半导体器件，其特征在于，所述第一组晶体管的栅极埋置于所述第一介电层内。
5.如权利要求1所述的半导体器件，其特征在于，所述第一组晶体管为全耗尽场效应晶体管。
6.如权利要求1所述的半导体器件，其特征在于，所述第一半导体衬底为单晶硅衬底。
7.如权利要求1所述的半导体器件，其特征在于，所述半导体器件还包括与所述第一半导体衬底相垂直的连接所述第一组晶体管中各个晶体管的源极、漏极以及栅极的第一组垂直互连件，垂直贯穿所述第一介电层、所述第一半导体衬底、所述第二介电层和所述第三介电层的第二组垂直互连件，以及埋入所述第一介电层内的连接所述第一组垂直互连件与所述第二组垂直互连件的第一组横向互连件。
8.如权利要求7所述的半导体器件，其特征在于，所述第一组垂直互连件的材料为钨和含硅半导体材料中的至少一种。
9.如权利要求7所述的半导体器件，其特征在于，所述第二组垂直互连件的材料为钨、铜和含硅半导体材料中的至少一种。
10.如权利要求7所述的半导体器件，其特征在于，所述半导体器件还包括位于所述第一半导体衬底内的水平浅沟槽介电质，所述第二组垂直互连件的侧面被所述第一介电层、所述水平浅沟槽介电质、所述第二介电层以及所述第三介电层分层环绕绝缘。
11.一种半导体器件的制造方法，其特征在于，所述方法包括：
步骤S101：提供包括第一半导体衬底、位于所述第一半导体衬底之上的埋入绝缘层以及位于所述埋入绝缘层之上的第二半导体衬底的复合半导体衬底，在所述第一半导体衬底内形成浅沟槽隔离以及各个晶体管的侧面均由所述浅沟槽隔离所隔离的第一组晶体管；
步骤S102：形成覆盖所述第一半导体衬底的第一表面的第一介电层，在所述第一介电层内形成连接所述第一组晶体管中各个晶体管的源极、漏极以及栅极的第一组垂直互连件，在所述第一介电层的上表面形成连接所述第一组垂直互连件的第一组横向互连件；
步骤S103：在所述第一半导体衬底的第一表面一侧接合承载衬底，去除所述第二半导体衬底；
步骤S104：在所述第一组晶体管的底部形成第一岛状牺牲层，并形成覆盖所述第一岛状牺牲层的第二介电层；
步骤S105：在所述第二介电层位于所述第一岛状牺牲层上方的位置形成牺牲层微通孔，通过所述牺牲层微通孔释放所述第一岛状牺牲层，并形成覆盖所述第二介电层的第三介电层，以在所述第一岛状牺牲层原来的位置形成密闭腔体；
步骤S106：形成贯穿所述第三介电层、所述第二介电层、所述埋入绝缘层、所述第一半导体衬底以及所述第一介电层的第二组垂直互连件，其中所述第二组垂直互连件与所述第一组横向互连件相连接。
12.如权利要求11所述的半导体器件的制造方法，其特征在于，
在所述步骤S103中，在去除所述第二半导体衬底之后，还去除所述埋入绝缘层；
在所述步骤S106中，所述第二组垂直互连件贯穿所述第三介电层、所述第二介电层、所述第一半导体衬底以及所述第一介电层。
13.如权利要求11所述的半导体器件的制造方法，其特征在于，在所述步骤S101中，形成所述第一组晶体管的方法包括：
步骤S1011：通过所述第一半导体衬底的第一表面利用离子注入工艺注入第一组掺杂；
步骤S1012：在所述第一半导体衬底的第一表面上形成所述第一组晶体管的栅极；
步骤S1013：通过所述第一半导体衬底的第一表面利用离子注入工艺注入第二组掺杂；
步骤S1014：对所述第一半导体衬底进行热处理，激活所述第一组掺杂和所述第二组掺杂。
14.一种电子装置，其特征在于，包括权利要求1-10任一项所述的半导体器件。
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