CN104702268A - 电压缓冲电路及具有其的驱动负载随时序切换的电路 - Google Patents
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Abstract
本发明提供一种电压缓冲电路及具有其的驱动负载随时序切换的电路，其中，所述电压缓冲电路用于驱动负载，其至少包括：差分输入级，输出级和偏置模块；本发明的电压缓冲电路，可以快速切换提供给负载的驱动能力，功耗较低，工作速度快；可以在需要驱动大负载时提供大驱动电流，在不需要驱动大负载时提供小驱动电流，此时偏置模块将输出级中的大电流支路保持在关断的临界点，大大减小输出级的静态电流。同时，由于输出级中的大电流支路并没有完全关断，在需要大驱动电流时，可以快速开启，提高了电路的切换速度和参考电压的稳定性。
Description
技术领域
本发明涉及缓冲电路技术领域，特别是涉及一种电压缓冲电路及具有其的驱动负载随时序切换的电路。
背景技术
在模拟集成电路中，常会遇到参考电压驱动的负载大小会随时序切换的情况，例如在SARADC(Successive Approximation Register Analog-to-Digital Converter，逐次逼近寄存器型模数转换器)中,比较器输入端的共模参考电压需要在时序的配合下驱动大的采样电容(即负载)，因此提供共模参考电压的电路对整个电路的性能起到关键作用。
在SAR ADC电路的采样阶段，由参考输入电压产生的共模参考电压需要能够在设定的时序要求内快速驱动大电容阵列达到稳定，因此提供共模参考电压的电路需要具有良好的稳定性和较大的驱动能力。在数据处理阶段，共模参考电压不需要驱动大电容阵列，因此在电路设计时也要兼顾大驱动能力引起的功耗问题。图1是最简单的共模参考电压产生电路，由参考输入电压VREF通过第一分压电阻Rd1和第二分压电阻Rd2分压产生共模参考电压VCM，共模参考电压VCM直接通过电阻分压结构、即第一负载开关KC1和第二负载开关KC2，来控制驱动大的第一采样电容CS1和第二采样电容CS2。该电路结构简单，但为了提高电路速度实现大驱动能力，第一分压电阻Rd1和第二分压电阻Rd2的取值不能太大。但是这样一来，该电路的毫安级静态电流将浪费大量的功耗，并且电阻分压结构在一定程度上限制了该电路的速度和共模参考电压的稳定性。
图2是将一个运算放大器BUFFER，作为缓冲器连接在共模参考电压和驱动的负载之间。该电路能够简单实现大驱动能力，同时缓冲器输出端负载与输入端共模参考电压隔离，保证了参考电压的稳定性。但是为了实现大驱动能力，普通的运算放大器输出级的静态电流也较大，在电路不需要驱动大负载的时间里，大的静态电流会浪费功耗。
因此，现在需要一种电压缓冲电路，能够实现在大负载下提供大驱动能力，在小负载下减小静态功耗，并在此基础上能够提高电路的速度和参考电压的稳定性。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种电压缓冲电路及具有其的驱动负载随时序切换的电路，用于解决现有技术中参考电压产生电路驱动大负载时，为了获得大驱动能力而造成静态电流功耗浪费的问题。
为实现上述目的及其他相关目的，本发明提供一种电压缓冲电路，用于驱动负载，其中，所述电压缓冲电路至少包括：差分输入级，输出级和偏置模块；
所述差分输入级的正向输入端连接一参考电压，所述差分输入级的负向输入端连接所述输出级的输出端，用于对所述参考电压和所述输出级的输出电压进行比较；
所述输出级包括并联连接的至少两路小电流支路和至少一路大电流支路，用于在所述参考电压和所述输出级的输出电压比较后输出驱动电流，并在所述电压缓冲电路驱动的负载大小需要切换时，提供相适配的驱动能力；其中，在所述电压缓冲电路切换到驱动大负载时，所述输出级输出大驱动电流；在所述电压缓冲电路切换到驱动小负载时，所述输出级中的大电流支路断开连接，所述输出级输出小驱动电流；
所述偏置模块连接所述输出级，用于在所述输出级中的大电流支路断开连接时，将所述大电流支路偏置到关断的临界点，以降低所述电压缓冲电路的静态电流。
优选地，所述差分输入级至少包括：第一NMOS管、第二NMOS管、第一PMOS管、第二PMOS管以及第五NMOS管；
其中，所述第五NMOS管的源极接地，所述第五NMOS管的栅极接入一差分输入级偏置电压，所述第五NMOS管的漏极与所述第一NMOS管的源极和所述第二NMOS管的源极相连；所述第一NMOS管的漏极与所述第一PMOS管的栅极和漏极相连；所述第二NMOS管的漏极与第二PMOS管的栅极和漏极相连；所述第三PMOS管的源极和第二PMOS管的源极与电源相连；所述第一NMOS管的栅极为所述差分输入级的负向输入端，所述第二NMOS管的栅极为所述差分输入级的正向输入端。
优选地，在所述输出级中，第一路小电流支路至少包括：第三PMOS管和第三NMOS管；第二路小电流支路至少包括：第四PMOS管和第四NMOS管；大电流支路至少包括：第五PMOS管、第六NMOS管、第一开关、第二开关、第三开关和第四开关；
其中，所述第三PMOS管的源极与电源相连，所述第三PMOS管的栅极和所述第一PMOS管的栅极相连，所述第三PMOS管的漏极与所述第三NMOS管的漏极和栅极相连，所述第三NMOS管的源极接地；所述第四PMOS管的源极与电源相连，所述第四PMOS管的栅极与所述第二PMOS管的栅极相连，所述第四PMOS管的漏极与所述第四NMOS管的漏极相连；所述第四NMOS管的栅极与所述第三NMOS管的栅极相连，所述第四NMOS管的源极接地；所述第一开关的正端与所述第四PMOS管的栅极相连，所述第一开关的负端与所述第五PMOS管的栅极和所述第三开关的正端相连；所述第二开关的正端与所述第四NMOS管的栅极相连，所述第二开关的负端与所述第六NMOS管的栅极和所述第四开关的正端相连；所述第五PMOS管的源极与电源相连，所述第五PMOS管的漏极与所述第四PMOS管的漏极和所述第六NMOS管的漏极相连，所述第六NMOS管的源极接地。
优选地，所述偏置模块至少包括：用于产生第一偏置电压的第一偏置电路；所述第一偏置电路至少包括：第六PMOS管、第七PMOS管、第一电阻和第七NMOS管，其中，所述第一偏置电压小于等于电源电压与所述第六PMOS管的阈值电压之差；
其中，所述第六PMOS管的源极与电源相连，所述第六PMOS管的栅极与所述第七PMOS管的漏极和所述第一电阻的正极相连，所述第六PMOS管的漏极与所述第七PMOS管的源极和第三开关的负端相连；所述第七PMOS管的栅极与所述第一电阻的负极和所述第七NMOS管的漏极相连；所述第七NMOS管的栅极接入一第一偏置电路偏置电压，所述第七NMOS管的源极接地；所述第一偏置电压为所述第六PMOS管的漏极处的电压。
优选地，所述偏置模块还包括：用于产生第二偏置电压的第二偏置电路；所述第二偏置电路至少包括：第八PMOS管、第九PMOS管、第二电阻、第八NMOS管和第九NMOS管，其中，所述第二偏置电压大于等于接地端和所述第九NMOS管的阈值电压之和；
其中，所述第八PMOS管的源极与电源相连，所述第八PMOS管的栅极与所述第六PMOS管的栅极相连，所述第八PMOS管的漏极与所述第九PMOS管的源极相连；所述第九PMOS管的栅极与所述第七PMOS管的栅极相连，所述第九PMOS管的漏极与所述第二电阻的正极和所述第八NMOS管的栅极相连；所述第八NMOS管的漏极与所述第二电阻的负端和所述第九NMOS管的栅极相连，所述第八NMOS管的源极与所述第四开关的负端和所述第九NMOS管的漏极相连，所述第九NMOS管的源极接地；所述第二偏置电压为所述第九NMOS管的漏极处的电压。
本发明还提供一种驱动负载随时序切换的电路，其中，所述驱动负载随时序切换的电路至少包括：如上所述的电压缓冲电路。
优选地，所述驱动负载随时序切换的电路为共模参考电压产生电路，其还包括：用于产生共模参考电压的电压分压结构；其中，所述电压分压结构以其产生的共模参考电压作为连接到所述电压缓冲电路的参考电压。
优选地，所述电压分压结构至少包括：第一分压电阻和第二分压电阻；其中，所述第一分压电阻的正极接入一参考输入电压，所述第一分压电阻的负极与所述第二分压电阻的正极相连，所述第二分压电阻的负极接地；所述共模参考电压为所述第一分压电阻的负极处的电压。
如上所述，本发明的电压缓冲电路及具有其的驱动负载随时序切换的电路，具有以下有益效果：
本发明的电压缓冲电路，可以快速切换提供给负载的驱动能力，功耗较低，工作速度快；可以在需要驱动大负载时提供大驱动电流，在不需要驱动大负载时提供小驱动电流，此时偏置模块将输出级中的大电流支路保持在关断的临界点，大大减小输出级的静态电流。同时，由于输出级中的大电流支路并没有完全关断，在需要大驱动电流时，可以快速开启，提高了电路的切换速度和参考电压的稳定性。
本发明的驱动负载随时序切换的电路，尤其是SAR ADC的共模参考电压产生电路，也可以是其他驱动的负载随时序切换的电路，包含有本发明上述的电压缓冲电路，能够实现在大负载下提供大驱动能力，在小负载下减小静态功耗，并在此基础上能够提高电路的速度和参考电压的稳定性。
附图说明
图1显示为本发明现有技术中的共模参考电压产生电路的示意图。
图2显示为本发明现有技术中的具有运算放大器的共模参考电压产生电路的示意图。
图3显示为本发明第一实施例的电压缓冲电路的结构示意框图。
图4显示为本发明第一实施例的电压缓冲电路的示例性电路图。
图5显示为本发明第二失恋了的驱动负载随时序切换的电路的示意图。
元件标号说明
VREF 参考输入电压
VCM 共模参考电压
Rd1 第一分压电阻
Rd2 第二分压电阻
KC1 第一负载开关
KC2 第二负载开关
CS1 第一采样电容
CS2 第二采样电容
BUFFER 运算放大器
10 差分输入级
20 输出级
21 第一路小电流支路
22 第二路小电流支路
30 偏置模块
31 第一偏置电路
32 第二偏置电路
VIN 差分输入级的负向输入端
VIP 差分输入级的正向输入端
Vout 输出级的输出端(输出电压)
GND 接地端
MN1～MN9 第一NMOS管～第九NMOS管
MP1～MP9 第一PMOS管～第九PMOS管
K1～K4 第一开关～第四开关
VB1 差分输入级偏置电压
VB2 第一偏置电路偏置电压
Vbias1 第一偏置电压
Vbias2 第二偏置电压
R1 第一电阻
R2 第二电阻
I1 第一电流源
I2 第二电流源
Mc MOS电容
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图3和图4，本发明第一实施例涉及一种电压缓冲电路，用于驱动负载。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
如图3所示，本实施例的电压缓冲电路至少包括：差分输入级10，输出级20和偏置模块30。
对于差分输入级10，其具有正向输入端和负向输入端。差分输入级10的正向输入端连接一参考电压，差分输入级10的负向输入端连接输出级20的输出端。差分输入级10用于对参考电压和输出级20的输出电压进行比较。
对于输出级20，其包括并联连接的至少两路小电流支路和至少一路大电流支路。所示输出级20用于在参考电压和输出级20的输出电压比较后输出驱动电流，并在电压缓冲电路驱动的负载大小需要切换时，提供相适配的驱动能力。其中，在电压缓冲电路切换到驱动大负载时，输出级20输出大驱动电流，即输出级20为大负载提供大的驱动能力；在电压缓冲电路切换到驱动小负载时，输出级20中的大电流支路断开连接，输出级20输出小驱动电流，即输出级20为小负载提供小的驱动能力。
对于偏置模块30，其连接输出级20，用于在输出级20中的大电流支路断开连接时，将大电流支路偏置到关断的临界点，以降低电压缓冲电路的静态电流。
需要说明的是，差分输入级10，输出级20和偏置模块30中的电源端均接入同样的电源电压。
如图4所示为本实施例的示例性电路图，差分输入级10，输出级20和偏置模块30中所包括的具体元器件如下。需要指出的是，图4只是实际应用中的一种示例性电路，其他所有能够实现上述差分输入级10，输出级20和偏置模块30的作用的电路及其所包含的元器件，均在本发明的保护范围之内。
请参阅图4，差分输入级10至少包括：第一NMOS管MN1、第二NMOS管MN2、第一PMOS管MP1、第二PMOS管MP2以及第五NMOS管MN5。其中，第五NMOS管MN5的源极接地，第五NMOS管MN5的栅极接入一差分输入级10偏置电压VB1，第五NMOS管MN5的漏极与第一NMOS管MN1的源极和第二NMOS管MN2的源极相连；第一NMOS管MN1的漏极与第一PMOS管MP1的栅极和漏极相连；第二NMOS管MN2的漏极与第二PMOS管MP2的栅极和漏极相连；第三PMOS管MP3的源极和第二PMOS管MP2的源极与电源相连；第一NMOS管MN1的栅极为差分输入级10的负向输入端VIN，第二NMOS管MN2的栅极为差分输入级10的正向输入端VIP。
请继续参阅图4，在输出级20中，优选地，包括并联连接的两路小电流支路和一路大电流支路，两路小电流支路分别为第一路小电流支路21和第二路小电流支路22。
第一路小电流支路21至少包括：第三PMOS管MP3和第三NMOS管MN3。第二路小电流支路22至少包括：第四PMOS管MP4和第四NMOS管MN4。大电流支路至少包括：第五PMOS管MP5、第六NMOS管MN6、第一开关K1、第二开关K2、第三开关K3和第四开关K4。
其中，第三PMOS管MP3的源极与电源相连，第三PMOS管MP3的栅极和第一PMOS管MP1的栅极相连，第三PMOS管MP3的漏极与第三NMOS管MN3的漏极和栅极相连，第三NMOS管MN3的源极接地；第四PMOS管MP4的源极与电源相连，第四PMOS管MP4的栅极与第二PMOS管MP2的栅极相连，第四PMOS管MP4的漏极与第四NMOS管MN4的漏极相连；第四NMOS管MN4的栅极与第三NMOS管MN3的栅极相连，第四NMOS管MN4的源极接地；第一开关K1的正端与第四PMOS管MP4的栅极相连，第一开关K1的负端与第五PMOS管MP5的栅极和第三开关K3的正端相连；第二开关K2的正端与第四NMOS管MN4的栅极相连，第二开关K2的负端与第六NMOS管MN6的栅极和第四开关K4的正端相连；第五PMOS管MP5的源极与电源相连，第五PMOS管MP5的漏极与第四PMOS管MP4的漏极和第六NMOS管MN6的漏极相连，第六NMOS管MN6的源极接地。
请继续参阅图4，偏置模块30至少包括：用于产生第一偏置电压Vbias1的第一偏置电路31。第一偏置电路31至少包括：第六PMOS管MP6、第七PMOS管MP7、第一电阻R1和第七NMOS管MN7，其中，第一偏置电压Vbias1小于等于电源电压VDD与第六PMOS管MP6的阈值电压Vthp之差，也即第一偏置电压Vbias1的值比电源电压VDD的值低Vthp。其中，第六PMOS管MP6的源极与电源相连，第六PMOS管MP6的栅极与第七PMOS管MP7的漏极和第一电阻R1的正极相连，第六PMOS管MP6的漏极与第七PMOS管MP7的源极和第三开关K3的负端相连；第七PMOS管MP7的栅极与第一电阻R1的负极和第七NMOS管MN7的漏极相连；第七NMOS管MN7的栅极接入一第一偏置电路31偏置电压VB2，第七NMOS管MN7的源极接地；第一偏置电压Vbias1为第六PMOS管MP6的漏极处的电压。
请继续参阅图4，偏置模块30还包括：用于产生第二偏置电压Vbias2的第二偏置电路32。第二偏置电路32至少包括：第八PMOS管MP8、第九PMOS管MP9、第二电阻R2、第八NMOS管MN8和第九NMOS管MN9，其中，第二偏置电压Vbias2大于等于接地端GND和第九NMOS管MN9的阈值电压Vthn之和，也即第二偏置电压Vbias2的值比接地端GND的电压值高Vthn。其中，第八PMOS管MP8的源极与电源相连，第八PMOS管MP8的栅极与第六PMOS管MP6的栅极相连，第八PMOS管MP8的漏极与第九PMOS管MP9的源极相连；第九PMOS管MP9的栅极与第七PMOS管MP7的栅极相连，第九PMOS管MP9的漏极与第二电阻R2的正极和第八NMOS管MN8的栅极相连；第八NMOS管MN8的漏极与第二电阻R2的负端和第九NMOS管MN9的栅极相连，第八NMOS管MN8的源极与第四开关K4的负端和第九NMOS管MN9的漏极相连，第九NMOS管MN9的源极接地；第二偏置电压Vbias2为第九NMOS管MN9的漏极处的电压。
本实施例的电压缓冲电路可应用在SAR ADC的共模参考电压产生电路中，也可以应用于其他驱动负载随时序切换的电路中。在需要驱动大的负载(即驱动的负载需要切换为大负载)时，输出级20中的所有小电流支路和大电流支路全部并联连接并导通，输出级20切换到大电流模式，电流支路增多，可以向大负载输出大驱动电流，从而提供大的驱动能力。在不需要驱动大的负载(即驱动的负载需要切换为小负载)时，将输出级20中的大电流支路和第二路小电流支路22断开连接，输出级20中只有小电流支路并联连接并导通，输出级20切换到小电流模式，电流支路减少，可以向小负载输出小驱动电流，从而提供小的驱动能力。在将输出级20中的大电流支路和第二路小电流支路22断开连接时，将该大电流支路连接到偏置模块30，该偏置模块30能够向该大电流支路提供独立偏置。这一独立偏置使该大电流支路中的第六NMOS管MN6的栅源电压偏置在略小于第六NMOS管MN6的阈值电压处，同时使该大电流支路中的第五PMOS管MP5的栅源电压偏置在略低于第五PMOS管MP5的阈值电压处。在不需要大的驱动电流时，偏置模块30使得输出级20中的大电流支路偏置在关断的临界点，大大减小了输出级20的静态电流。同时，由于输出级20中的大电流支路并没有完全关断，在需要大的驱动电流时，可以快速开启，在不增加静态功耗的前提下大大提高了电路的切换速度，进一步提高了电路的工作速度。
本发明第二实施例涉及一种驱动负载随时序切换的电路，本实施例的驱动负载随时序切换的电路以SAR ADC的共模参考电压产生电路作为具体应用，请参阅图5。
本实施例的驱动负载随时序切换的电路至少包括：本发明第一实施例所涉及的电压缓冲电路。
另外，驱动负载随时序切换的电路为共模参考电压产生电路，其还包括：用于产生共模参考电压VCM的电压分压结构；其中，电压分压结构以其产生的共模参考电压作为连接到电压缓冲电路的参考电压。
其中，电压分压结构至少包括：第一分压电阻Rd1和第二分压电阻Rd2；其中，第一分压电阻Rd1的正极接入一参考输入电压VREF，第一分压电阻Rd1的负极与第二分压电阻Rd2的正极相连，第二分压电阻Rd2的负极接地；第一分压电阻Rd1和第二分压电阻Rd2将参考输入电压VREF分压产生共模参考电压VCM，共模参考电压VCM为第一分压电阻Rd1的负极处的电压。
请继续参阅图5，电压缓冲电路可作为一个运算放大器，其输出端为输出级20的输出端Vout，其正向输入端为差分输入级10的正向输入端VIP，其负向输入端为差分输入级10的负向输入端VIN。电压缓冲电路的输出端与其负向输入端相连，构成单位增益的负反馈结构，根据运算放大器的增益，钳制其输出端的电位和其正向输入端输入的参考电压相等，从而实现缓冲电路的功能。负载由MOS电容Mc、第一负载开关KC1、第二负载开关KC2、第一采样电容CS1和第二采样电容CS2构成。其中MOS电容Mc的正极和电压缓冲电路中输出级20的输出端Vout相连，MOS电容Mc的负极接地；第一负载开关KC1的正端和第二负载开关KC2的正端均与电压缓冲电路中输出级20的输出端Vout相连，第一负载开关KC1的负端与第一采样电容CS1的正极相连；第二负载开关KC2的负端与第二采样电容CS2的正极相连；第一采样电容CS1的负极与后续ADC电路的输入端VIN1相连，为后续ADC电路提供输入电压，第二采样电容CS2的负极与后续ADC电路的参考电压VREF1相连，作为后续ADC电路的参考电压输入端。MOS电容Mc用于电压缓冲电路的频率补偿。
本实施例共模参考电压产生电路的工作原理为：
当电压缓冲电路需要驱动由第一采样电容CS1和第二采样电容CS2组成的大负载时，第一负载开关KC1和第二负载开关KC2同时导通，第一采样电容CS1和第二采样电容CS2连接到电压缓冲电路的输出端。第一开关K1和第二开关K2也同时导通，第三开关K3和第四开关K4同时截止。此时大电流支路成为负反馈环路中的一部分，并处在正常工作状态下，具有大的驱动电流，输出级20中的两路小电流支路和一路大电流支路可以给第一采样电容CS1和第二采样电容CS2迅速充放电，使第一采样电容CS1和第二采样电容CS2两极板之间的电压迅速达到共模参考电压VCM，大大提高了电路的工作速度。
当缓冲电路不需要驱动第一采样电容CS1和第二采样电容CS2时，第一负载开关KC1和第二负载开关KC2同时截止，第一采样电容CS1和第二采样电容CS2从电压缓冲电路的输出端断开。同时，第一开关K1和第二开关K2同时截止，第三开关K3和第四开关K4同时导通，输出级20中的大电流支路由独立的第一偏置电压Vbias1和第二偏置电压Vbias2进行偏置，即为图5中的第一电流源I1和第二电流源I2。第一偏置电压Vbias1和第二偏置电压Vbias2的计算公式如下：
Vbias1＝VDD+VGSMP6-I·R1-VGSMP7；
Vbias2＝VGSMN9+I·R2-VGSMN8。
其中，I是流过两条偏置电路的静态电流，VGSMP6为第六PMOS管MP6的栅源电压，VGSMP7为第七PMOS管MP7的栅源电压，VGSMN8为第八NMOS管MN8的栅源电压，VGSMN9为第九NMOS管MN9的栅源电压。
通过设置合理的MOS管宽长比使得满足下面的关系：
VDD+Vdsatp＞Vbias1≈VDD+Vthp；Vdsatn＜Vbias2≈Vthn；
I·R1＜Vthn；I·R2＜|Vthp|。
其中，Vdsatp为第六PMOS管MP6的静态电压，Vdsatn为第九NMOS管MN9的静态电压，Vdsatp＝VGSMP6-Vthp，Vdsatn＝VGSMN9-Vthn。
从而使得第六PMOS管MP6、第七PMOS管MP7、第八NMOS管MN8和第九NMOS管MN9工作在饱和区，同时使得第五PMOS管MP5和第六NMOS管MN6工作在亚阈值区，大大减小了静态工作电流，节省了功耗；同时能保证第五PMOS管MP5和第六NMOS管MN6没有完全关断，可以快速开启，进一步提高了电路的工作速度，保证了参考电压的稳定性。此外，由于输出级20中的大电流支路的第五PMOS管MP5和第六NMOS管MN6工作在亚阈值区，该大电流支路的静态电流很小，驱动能力很弱，输出电阻较高，并不影响由差分输入级10和输出级20中的两路小电流支路构成的当前电压缓冲电路的输出。
需要指出的是，本实施例虽然以SAR ADC的共模参考电压产生电路作为具体应用，但这只是本发明第一实施例所涉及的电压缓冲电路实际应用的一种电路，并不能限定本发明第一实施例所涉及的电压缓冲电路的其他应用，在其他实施例中，其他驱动负载随时序切换的电路也可以采用本发明第一实施例所涉及的电压缓冲电路。
综上所述，本发明的电压缓冲电路及具有其的驱动负载随时序切换的电路，具有以下有益效果：
本发明的电压缓冲电路，可以快速切换提供给负载的驱动能力，功耗较低，工作速度快；可以在需要驱动大负载时提供大驱动电流，在不需要驱动大负载时提供小驱动电流，此时偏置模块将输出级中的大电流支路保持在关断的临界点，大大减小输出级的静态电流。同时，由于输出级中的大电流支路并没有完全关断，在需要大驱动电流时，可以快速开启，提高了电路的切换速度和参考电压的稳定性。
本发明的驱动负载随时序切换的电路，尤其是SAR ADC的共模参考电压产生电路，也可以是其他驱动的负载随时序切换的电路，包含有本发明上述的电压缓冲电路，能够实现在大负载下提供大驱动能力，在小负载下减小静态功耗，并在此基础上能够提高电路的速度和参考电压的稳定性。
所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
Claims (8)
1.一种电压缓冲电路，用于驱动负载，其特征在于，所述电压缓冲电路至少包括：差分输入级，输出级和偏置模块；
所述差分输入级的正向输入端连接一参考电压，所述差分输入级的负向输入端连接所述输出级的输出端，用于对所述参考电压和所述输出级的输出电压进行比较；
所述输出级包括并联连接的至少两路小电流支路和至少一路大电流支路，用于在所述参考电压和所述输出级的输出电压比较后输出驱动电流，并在所述电压缓冲电路驱动的负载大小需要切换时，提供相适配的驱动能力；其中，在所述电压缓冲电路切换到驱动大负载时，所述输出级输出大驱动电流；在所述电压缓冲电路切换到驱动小负载时，所述输出级中的大电流支路断开连接，所述输出级输出小驱动电流；
所述偏置模块连接所述输出级，用于在所述输出级中的大电流支路断开连接时，将所述大电流支路偏置到关断的临界点，以降低所述电压缓冲电路的静态电流。
2.根据权利要求1所述的电压缓冲电路，其特征在于，所述差分输入级至少包括：第一NMOS管(MN1)、第二NMOS管(MN2)、第一PMOS管(MP1)、第二PMOS管(MP2)以及第五NMOS管(MN5)；
其中，所述第五NMOS管(MN5)的源极接地，所述第五NMOS管(MN5)的栅极接入一差分输入级偏置电压(VB1)，所述第五NMOS管(MN5)的漏极与所述第一NMOS管(MN1)的源极和所述第二NMOS管(MN2)的源极相连；所述第一NMOS管(MN1)的漏极与所述第一PMOS管(MP1)的栅极和漏极相连；所述第二NMOS管(MN2)的漏极与第二PMOS管(MP2)的栅极和漏极相连；所述第三PMOS管(MP3)的源极和第二PMOS管(MP2)的源极与电源相连；所述第一NMOS管(MN1)的栅极为所述差分输入级的负向输入端(VIN)，所述第二NMOS管(MN2)的栅极为所述差分输入级的正向输入端(VIP)。
3.根据权利要求2所述的电压缓冲电路，其特征在于，在所述输出级中，第一路小电流支路至少包括：第三PMOS管(MP3)和第三NMOS管(MN3)；第二路小电流支路至少包括：第四PMOS管(MP4)和第四NMOS管(MN4)；大电流支路至少包括：第五PMOS管(MP5)、第六NMOS管(MN6)、第一开关(K1)、第二开关(K2)、第三开关(K3)和第四开关(K4)；
其中，所述第三PMOS管(MP3)的源极与电源相连，所述第三PMOS管(MP3)的栅极和所述第一PMOS管(MP1)的栅极相连，所述第三PMOS管(MP3)的漏极与所述第三NMOS管(MN3)的漏极和栅极相连，所述第三NMOS管(MN3)的源极接地；所述第四PMOS管(MP4)的源极与电源相连，所述第四PMOS管(MP4)的栅极与所述第二PMOS管(MP2)的栅极相连，所述第四PMOS管(MP4)的漏极与所述第四NMOS管(MN4)的漏极相连；所述第四NMOS管(MN4)的栅极与所述第三NMOS管(MN3)的栅极相连，所述第四NMOS管(MN4)的源极接地；所述第一开关(K1)的正端与所述第四PMOS管(MP4)的栅极相连，所述第一开关(K1)的负端与所述第五PMOS管(MP5)的栅极和所述第三开关(K3)的正端相连；所述第二开关(K2)的正端与所述第四NMOS管(MN4)的栅极相连，所述第二开关(K2)的负端与所述第六NMOS管(MN6)的栅极和所述第四开关(K4)的正端相连；所述第五PMOS管(MP5)的源极与电源相连，所述第五PMOS管(MP5)的漏极与所述第四PMOS管(MP4)的漏极和所述第六NMOS管(MN6)的漏极相连，所述第六NMOS管(MN6)的源极接地。
4.根据权利要求3所述的电压缓冲电路，其特征在于，所述偏置模块至少包括：用于产生第一偏置电压(Vbias1)的第一偏置电路；所述第一偏置电路至少包括：第六PMOS管(MP6)、第七PMOS管(MP7)、第一电阻(R1)和第七NMOS管(MN7)，其中，所述第一偏置电压(Vbias1)小于等于电源电压(VDD)与所述第六PMOS管(MP6)的阈值电压之差；
其中，所述第六PMOS管(MP6)的源极与电源相连，所述第六PMOS管(MP6)的栅极与所述第七PMOS管(MP7)的漏极和所述第一电阻(R1)的正极相连，所述第六PMOS管(MP6)的漏极与所述第七PMOS管(MP7)的源极和第三开关(K3)的负端相连；所述第七PMOS管(MP7)的栅极与所述第一电阻(R1)的负极和所述第七NMOS管(MN7)的漏极相连；所述第七NMOS管(MN7)的栅极接入一第一偏置电路偏置电压(VB2)，所述第七NMOS管(MN7)的源极接地；所述第一偏置电压(Vbias1)为所述第六PMOS管(MP6)的漏极处的电压。
5.根据权利要求4所述的电压缓冲电路，其特征在于，所述偏置模块还包括：用于产生第二偏置电压(Vbias2)的第二偏置电路；所述第二偏置电路至少包括：第八PMOS管(MP8)、第九PMOS管(MP9)、第二电阻(R2)、第八NMOS管(MN8)和第九NMOS管(MN9)，其中，所述第二偏置电压(Vbias2)大于等于接地端(GND)和所述第九NMOS管(MN9)的阈值电压之和；
其中，所述第八PMOS管(MP8)的源极与电源相连，所述第八PMOS管(MP8)的栅极与所述第六PMOS管(MP6)的栅极相连，所述第八PMOS管(MP8)的漏极与所述第九PMOS管(MP9)的源极相连；所述第九PMOS管(MP9)的栅极与所述第七PMOS管(MP7)的栅极相连，所述第九PMOS管(MP9)的漏极与所述第二电阻(R2)的正极和所述第八NMOS管(MN8)的栅极相连；所述第八NMOS管(MN8)的漏极与所述第二电阻(R2)的负端和所述第九NMOS管(MN9)的栅极相连，所述第八NMOS管(MN8)的源极与所述第四开关(K4)的负端和所述第九NMOS管(MN9)的漏极相连，所述第九NMOS管(MN9)的源极接地；所述第二偏置电压(Vbias2)为所述第九NMOS管(MN9)的漏极处的电压。
6.一种驱动负载随时序切换的电路，其特征在于，所述驱动负载随时序切换的电路至少包括：如权利要求1-5任一项所述的电压缓冲电路。
7.根据权利要求6所述的驱动负载随时序切换的电路，其特征在于，所述驱动负载随时序切换的电路为共模参考电压产生电路，其还包括：用于产生共模参考电压的电压分压结构；其中，所述电压分压结构以其产生的共模参考电压作为连接到所述电压缓冲电路的参考电压。
8.根据权利要求7所述的驱动负载随时序切换的电路，其特征在于，所述电压分压结构至少包括：第一分压电阻(Rd1)和第二分压电阻(Rd2)；其中，所述第一分压电阻(Rd1)的正极接入一参考输入电压(VREF)，所述第一分压电阻(Rd1)的负极与所述第二分压电阻(Rd2)的正极相连，所述第二分压电阻(Rd2)的负极接地；所述共模参考电压为所述第一分压电阻(Rd1)的负极处的电压。
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