CN104701371B - 射频ldmos器件及制造方法 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 16
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 267
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 267
- 239000010703 silicon Substances 0.000 claims abstract description 267
- 238000000407 epitaxy Methods 0.000 claims abstract description 214
- 230000015556 catabolic process Effects 0.000 claims abstract description 22
- 230000000694 effects Effects 0.000 claims abstract description 11
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 102
- 229920005591 polysilicon Polymers 0.000 claims description 98
- 238000000034 method Methods 0.000 claims description 50
- 229910052751 metal Inorganic materials 0.000 claims description 37
- 239000002184 metal Substances 0.000 claims description 37
- 238000005530 etching Methods 0.000 claims description 31
- 150000002500 ions Chemical class 0.000 claims description 30
- 238000005468 ion implantation Methods 0.000 claims description 29
- 239000000758 substrate Substances 0.000 claims description 27
- 229910021332 silicide Inorganic materials 0.000 claims description 24
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 24
- 238000000151 deposition Methods 0.000 claims description 18
- 239000012535 impurity Substances 0.000 claims description 17
- 230000008021 deposition Effects 0.000 claims description 14
- 238000001259 photo etching Methods 0.000 claims description 13
- 230000015572 biosynthetic process Effects 0.000 claims description 11
- 229910045601 alloy Inorganic materials 0.000 claims description 8
- 239000000956 alloy Substances 0.000 claims description 8
- 229910052787 antimony Inorganic materials 0.000 claims description 8
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical group [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 claims description 8
- 229910052738 indium Inorganic materials 0.000 claims description 7
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical group [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 claims description 7
- 238000004151 rapid thermal annealing Methods 0.000 claims description 7
- 239000002019 doping agent Substances 0.000 claims description 6
- 238000002347 injection Methods 0.000 claims description 6
- 239000007924 injection Substances 0.000 claims description 6
- 238000002955 isolation Methods 0.000 claims description 6
- 239000013078 crystal Substances 0.000 claims description 5
- 230000005684 electric field Effects 0.000 claims description 3
- 230000003071 parasitic effect Effects 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 230000001934 delay Effects 0.000 description 3
- 230000003111 delayed effect Effects 0.000 description 3
- 238000002513 implantation Methods 0.000 description 3
- 239000000463 material Substances 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 238000000265 homogenisation Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
- H01L29/063—Reduced surface field [RESURF] pn-junction structures
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/66681—Lateral DMOS transistors, i.e. LDMOS transistors
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- Engineering & Computer Science (AREA)
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- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
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- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
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Abstract
本发明公开了一种射频LDMOS器件，硅外延层由依次形成于硅衬底表面的第一硅外延层、第二硅外延层和第三硅外延层叠加而成；漂移区和沟道区都形成在第三硅外延层中，第二硅外延层形成在漂移区和沟道区的底部，通过第二硅外延层的掺杂浓度大于第一和三硅外延层的掺杂浓度。通过调节第三硅外延层的掺杂浓度调节器件的导通电阻以及漏端结击穿电压，第二硅外延层形成一体内RESURF结构并用于降低漂移区的表面电场、减少热载流子效应、提高所述射频LDMOS器件的可靠性；第一硅外延层能使漏端结击穿电压维持或提高。本发明公开了一种射频LDMOS器件的制造方法。本发明能降低器件的源漏寄生电容，减少源漏导通电阻，增加驱动电流，提高器件的射频特性。
Description
技术领域
本发明涉及半导体集成电路制造领域，特别是涉及一种射频LDMOS器件；本发明还涉及一种射频LDMOS器件的制造方法。
背景技术
射频横向场效应晶体管（RF LDMOS）是应用于射频基站和广播站的常用器件。高击穿电压、低源漏导通电阻（RDSON）和低源漏寄生电容（Coss）是RF LDMOS所必须具备的器件特性。如图1所示，是现有射频LDMOS器件的结构示意图，以N型器件为例，现有射频LDMOS器件包括：P型重掺杂即P+掺杂的硅衬底101，硅衬底101的掺杂浓度大于1e20cm-3；P型轻掺杂的硅外延层102，硅外延层102的掺杂浓度和厚度取决于器件的漏端工作电压，漏端工作电压越高，硅外延层102掺杂越低、厚度越厚；N型漂移区103，形成于硅外延层102中；P型掺杂的沟道区104，沟道区104和漂移区103在横向上相邻接；栅介质层107和多晶硅栅108；N型重掺杂即N+掺杂的源区105、漏区106；在源区105、漏区106和多晶硅栅108的表面形成有金属硅化物112；屏蔽介质层109和法拉第屏蔽层（G-shield）110，覆盖在多晶硅栅108的漏端的侧面和顶面上；深接触孔111，由填充于深槽中的金属如钨组成，深槽穿过源区105、沟道区104和硅外延层102并进入到硅衬底101中，深接触孔111将源区105、沟道区104、硅外延层102和硅衬底101电连接。
为了最大可能地减小器件的导通电阻和增加器件的驱动电流，需尽可能地增加漂移区103的掺杂浓度，而高击穿电压和低寄生电容又要求漂移区103的浓度不能太高。现有RF LDMOS器件采用金属法拉第屏蔽层110，金属法拉第屏蔽层110放置在沟道端的部分漂移区103上形成一表面RESURF(Reduced Surface Field，降低表面电场)结构，利用金属法拉第屏蔽层110产生的RESURF效应，降低表面电场，提高器件可靠性。但单靠G-shield很难将RF LDMOS器件的漂移区103浓度提高到很高水平，因为多晶硅栅108边缘的表面电场依然较强，较容易发生热载流子效应。
发明内容
本发明所要解决的技术问题是提供一种射频LDMOS器件，能降低器件的源漏寄生电容，减少源漏导通电阻，增加驱动电流，提高器件的射频特性。为此，本发明还提供一种射频LDMOS器件的制造方法。
为解决上述技术问题，本发明提供的射频LDMOS器件包括：
第一导电类型重掺杂的硅衬底。
第一导电类型掺杂的硅外延层，所述硅外延层由依次形成于所述硅衬底表面的第一硅外延层、第二硅外延层和第三硅外延层叠加而成。
漂移区，由形成于所述第三硅外延层的选定区域中的第二导电类型离子注入区组成，所述漂移区的顶部表面和所述第三硅外延层的顶部表面相平、所述漂移区的深度小于所述第三硅外延层的厚度。
沟道区，由形成于所述第三硅外延层的选定区域中的第一导电类型离子注入区组成，所述沟道区和所述漂移区在横向上相邻接，所述沟道区的顶部表面和所述第三硅外延层的顶部表面相平、所述沟道区的深度小于等于所述漂移区的深度。
多晶硅栅，形成于所述沟道区上方，所述多晶硅栅和所述第三硅外延层间隔离有栅介质层，所述多晶硅栅覆盖部分所述沟道区并延伸到所述漂移区上方，被所述多晶硅栅覆盖的所述沟道区表面用于形成沟道。
源区，由形成于所述沟道区中的第二导电类型重掺杂区组成，所述源区和所述多晶硅栅的第一侧自对准。
漏区，由形成于所述漂移区中的第二导电类型重掺杂区组成，所述漏区和所述多晶硅栅的第二侧相隔一横向距离。
法拉第屏蔽层，所述法拉第屏蔽层覆盖所述多晶硅栅的第二侧的侧面和顶面且所述法拉第屏蔽层的第二侧延伸到所述漂移区上方；所述法拉第屏蔽层和所述多晶硅栅之间以及所述法拉第屏蔽层和所述漂移区之间都隔离有屏蔽介质层。
深接触孔，由填充于深槽中的金属组成，所述深槽穿过所述源区、所述沟道区和所述第三硅外延层并进入到所述硅衬底中，所述深接触孔将所述源区、所述沟道区、所述第三硅外延层和所述硅衬底电连接。
所述第二硅外延层的掺杂浓度大于所述第一硅外延层的掺杂浓度,所述第二硅外延层的掺杂浓度大于所述第三硅外延层的掺杂浓度。
所述沟道区和所述漂移区都位于所述第三硅外延层中，通过调节所述第三硅外延层的掺杂浓度调节射频LDMOS器件的导通电阻以及漏端结击穿电压，所述漏端结击穿电压为靠近所述漏区的所述漂移区和所述硅外延层之间PN结的击穿电压；所述第三硅外延层的掺杂浓度越低、所述射频LDMOS器件的导通电阻越低、所述漏端结击穿电压越高。
所述第二硅外延层位于所述沟道区以及所述漂移区下方，所述第二硅外延层形成一体内RESURF结构并用于降低所述漂移区的表面电场、减少热载流子效应、提高所述射频LDMOS器件的可靠性，所述第二硅外延层和所述法拉第屏蔽层构成双RESURF结构；所述第二硅外延层的厚度越薄越好；在保证所述第二硅外延层的掺杂杂质不对所述第三硅外延层的掺杂产生影响从而不增加所述射频LDMOS器件的导通电阻和降低所述漏端结击穿电压的前提下，所述第二硅外延层的掺杂浓度越高、所述第三硅外延层的厚度越薄，所述漂移区的表面电场越低、所述射频LDMOS器件的可靠性越高。
所述第一硅外延层用于为所述漂移区的耗尽区在跨越所述第二硅外延层后提供进一步的展开空间，使所述漏端结击穿电压维持或提高。
进一步的改进是，所述第二硅外延层的掺杂浓度为所述第三硅外延层的掺杂浓度的2倍～10倍。
进一步的改进是，所述第三硅外延层的厚度为1微米～2微米。
进一步的改进是，所述第一硅外延层和所述第三硅外延层都采用外延在位掺杂；所述第二硅外延层采用外延在位掺杂，或者所述第二硅外延层采用外延后离子注入掺杂。
进一步的改进是，当所述第二硅外延层采用外延后离子注入掺杂且所述第一导电类型为P型时，所述第二硅外延层的离子注入掺杂的杂质为铟；当所述第二硅外延层采用外延后离子注入掺杂且所述第一导电类型为N型时，所述第二硅外延层的离子注入掺杂的杂质为锑。
进一步的改进是，所述射频LDMOS器件为N型器件，所述第一导电类型为P型，所述第二导电类型为N型；或者，所述射频LDMOS器件为P型器件，所述第一导电类型为N型，所述第二导电类型为P型。
为解决上述技术问题，本发明提供的制造射频LDMOS器件的方法包括如下步骤：
步骤一、在所述硅衬底上进行外延生长形成所述第一硅外延层；所述第一硅外延层采用外延在位掺杂。
步骤二、采用全片离子注入工艺对所述第一硅外延层表面进行掺杂形成所述第二硅外延层。
步骤三、对所述第二硅外延层的注入杂质进行快速热退火。
步骤四、在所述第二硅外延层上进行外延生长形成所述第三硅外延层；所述第三硅外延层采用外延在位掺杂。
步骤五、采用光刻工艺定义出所述漂移区的形成区域，进行第二导电类型离子注入形成所述漂移区。
步骤六、在形成有所述漂移区的所述第三硅外延层表面生长所述栅介质层。
步骤七、在所述栅介质层表面淀积多晶硅。
步骤八、采用光刻刻蚀工艺对所述多晶硅进行第一次刻蚀，该第一次刻蚀将源端一侧的所述多晶硅去除，所述第一次刻蚀后的边界为后续形成的所述多晶硅栅的第一侧。
步骤九、采用光刻工艺定义出所述沟道区的形成区域，所述沟道区的形成区和所述多晶硅栅的第一侧自对准，进行第一导电类型离子注入形成所述沟道区。
步骤十、采用光刻刻蚀工艺对所述多晶硅进行第二次刻蚀形成所述多晶硅栅。
步骤十一、在所述硅衬底正面淀积屏蔽介质层，所述屏蔽介质层覆盖所述多晶硅栅的顶面和侧面表面以及所述多晶硅栅外的所述硅外延层表面。
步骤十二、在所述屏蔽介质层表面淀积法拉第屏蔽层。
步骤十三、采用干法刻蚀工艺对所述法拉第屏蔽层进行刻蚀。
步骤十四、进行第二导电类型重掺杂离子注入形成所述源区和所述漏区，所述源区和所述多晶硅栅的第一侧自对准；所述漏区和所述多晶硅栅的第二侧相隔一横向距离。
步骤十五、淀积金属硅化物并退火合金化，所述金属硅化物形成于所述源区、所述漏区和未被所述法拉第屏蔽层覆盖的所述多晶硅栅表面。
步骤十六、进行所述深槽刻蚀，在所述深槽中填充金属形成所述深接触孔。
为解决上述技术问题，本发明提供的制造射频LDMOS器件的方法包括如下步骤：
步骤一、在所述硅衬底上进行外延生长形成所述第一硅外延层；所述第一硅外延层采用外延在位掺杂。
步骤二、采用全片离子注入工艺对所述第一硅外延层表面进行掺杂形成所述第二硅外延层。
步骤三、对所述第二硅外延层的注入杂质进行快速热退火。
步骤四、在所述第二硅外延层上进行外延生长形成所述第三硅外延层；所述第三硅外延层采用外延在位掺杂。
步骤五、在所述第三硅外延层表面生长所述栅介质层。
步骤六、在所述栅介质层表面淀积多晶硅。
步骤七、采用光刻刻蚀工艺对所述多晶硅进行第一次刻蚀，该第一次刻蚀将源端一侧的所述多晶硅去除，所述第一次刻蚀后的边界为后续形成的所述多晶硅栅的第一侧。
步骤八、采用光刻工艺定义出所述沟道区的形成区域，所述沟道区的形成区和所述多晶硅栅的第一侧自对准，进行第一导电类型离子注入形成所述沟道区。
步骤九、采用光刻刻蚀工艺对所述多晶硅进行第二次刻蚀形成所述多晶硅栅。
步骤十、采用光刻工艺定义出所述漂移区的形成区域，进行第二导电类型离子注入形成所述漂移区。
步骤十一、在所述硅衬底正面淀积屏蔽介质层，所述屏蔽介质层覆盖所述多晶硅栅的顶面和侧面表面以及所述多晶硅栅外的所述硅外延层表面。
步骤十二、在所述屏蔽介质层表面淀积法拉第屏蔽层。
步骤十三、采用干法刻蚀工艺对所述法拉第屏蔽层进行刻蚀。
步骤十四、进行第二导电类型重掺杂离子注入形成所述源区和所述漏区，所述源区和所述多晶硅栅的第一侧自对准；所述漏区和所述多晶硅栅的第二侧相隔一横向距离。
步骤十五、淀积金属硅化物并退火合金化，所述金属硅化物形成于所述源区、所述漏区和未被所述法拉第屏蔽层覆盖的所述多晶硅栅表面。
步骤十六、进行所述深槽刻蚀，在所述深槽中填充金属形成所述深接触孔。
进一步的改进是，所述第二硅外延层的掺杂浓度为所述第三硅外延层的掺杂浓度的2倍～10倍；所述第三硅外延层的厚度为1微米～2微米。
进一步的改进是，所述射频LDMOS器件为N型器件，所述第一导电类型为P型，所述第二导电类型为N型，形成所述第二硅外延层的全片离子注入的杂质为铟；或者，所述射频LDMOS器件为P型器件，所述第一导电类型为N型，所述第二导电类型为P型，形成所述第二硅外延层的全片离子注入的杂质为锑。
本发明RF LDMOS器件采用三明治结构的外延层代替现有的均匀掺杂的外延层，上下层即第一硅外延层和第三硅外延层都为低掺杂的外延层，中间层即第二硅外延层则为较高浓度，通过对上层外延层的厚度和中间外延层的掺杂浓度的设置，能在不影响器件漏端结击穿电压和器件导通电阻的前提下，较高浓度中间外延层能形成一体内RESURF结构并实现对漂移区有较好的RESURF效应，与法拉第屏蔽层形成的表面RESURF结构一起构成双RESURF结构，通过效应法拉第屏蔽层对漂移区的表面RESURF效应和中间外延层对漂移区的体内RESURF效应，能使得漂移区表面电场均匀化，增加器件的击穿电压，降低漂移区特别是沟道边缘的漂移区的电场强度，从而能减少热载流子效应、提高器件可靠性。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明：
图1是现有射频LDMOS器件的结构示意图；
图2是本发明实施例射频LDMOS器件的结构示意图；
图3A-图3K是本发明实施例一方法各步骤中射频LDMOS器件的结构示意图。
具体实施方式
如图2所示，是本发明实施例射频LDMOS器件的结构示意图；本发明实施例射频LDMOS器件包括：
第一导电类型重掺杂的硅衬底1。较佳为，所述硅衬底1的掺杂浓度大于1e20cm-3。
第一导电类型掺杂的硅外延层，所述硅外延层由依次形成于所述硅衬底1表面的第一硅外延层2、第二硅外延层3和第三硅外延层4叠加而成。
漂移区5，由形成于所述第三硅外延层4的选定区域中的第二导电类型离子注入区组成，所述漂移区5的顶部表面和所述第三硅外延层4的顶部表面相平、所述漂移区5的深度小于所述第三硅外延层4的厚度。
沟道区6，由形成于所述第三硅外延层4的选定区域中的第一导电类型离子注入区组成，所述沟道区6和所述漂移区5在横向上相邻接，所述沟道区6的顶部表面和所述第三硅外延层4的顶部表面相平、所述沟道区6的深度小于等于所述漂移区5的深度。
多晶硅栅10，形成于所述沟道区6上方，所述多晶硅栅10和所述第三硅外延层4间隔离有栅介质层9，较佳为，栅介质层5的材料为氧化硅。所述多晶硅栅10覆盖部分所述沟道区6并延伸到所述漂移区5上方，被所述多晶硅栅10覆盖的所述沟道区6表面用于形成沟道。
源区8，由形成于所述沟道区6中的第二导电类型重掺杂区组成，所述源区8和所述多晶硅栅10的第一侧自对准。
漏区7，由形成于所述漂移区5中的第二导电类型重掺杂区组成，所述漏区7和所述多晶硅栅10的第二侧相隔一横向距离。
法拉第屏蔽层13，所述法拉第屏蔽层13覆盖所述多晶硅栅10的第二侧的侧面和顶面且所述法拉第屏蔽层13的第二侧延伸到所述漂移区5上方；所述法拉第屏蔽层13和所述多晶硅栅10之间以及所述法拉第屏蔽层13和所述漂移区5之间都隔离有屏蔽介质层11。本发明实施例中位于所述多晶硅栅8的顶面上的所述屏蔽介质层13和金属硅化物12接触。较佳为，所述屏蔽介质层13的材料为氧化硅、氮化硅或氮氧化硅。
深接触孔14，由填充于深槽中的金属组成，所述深槽穿过所述源区8、所述沟道区6和所述第三硅外延层4并进入到所述硅衬底1中，所述深接触孔14将所述源区8、所述沟道区6、所述第三硅外延层4和所述硅衬底1电连接。
所述第二硅外延层3的掺杂浓度大于所述第一硅外延层2的掺杂浓度,所述第二硅外延层3的掺杂浓度大于所述第三硅外延层4的掺杂浓度，本发明实施例中所述第一硅外延层2和所述第三硅外延层4的掺杂浓度相同。
所述沟道区6和所述漂移区5都位于所述第三硅外延层4中，通过调节所述第三硅外延层4的掺杂浓度调节射频LDMOS器件的导通电阻以及漏端结击穿电压，所述漏端结击穿电压为靠近所述漏区7的所述漂移区5和所述硅外延层之间PN结的击穿电压；所述第三硅外延层4的掺杂浓度越低、所述射频LDMOS器件的导通电阻越低、所述漏端结击穿电压越高。
所述第二硅外延层3位于所述沟道区6以及所述漂移区5下方，所述第二硅外延层3形成一体内RESURF结构并用于降低所述漂移区5的表面电场、减少热载流子效应、提高所述射频LDMOS器件的可靠性，所述第二硅外延层3和所述法拉第屏蔽层13构成双RESURF结构；所述第二硅外延层3的厚度越薄越好；在保证所述第二硅外延层3的掺杂杂质不对所述第三硅外延层4的掺杂产生影响从而不增加所述射频LDMOS器件的导通电阻和降低所述漏端结击穿电压的前提下，所述第二硅外延层3的掺杂浓度越高、所述第三硅外延层4的厚度越薄，所述漂移区5的表面电场越低、所述射频LDMOS器件的可靠性越高。较佳为，所述第二硅外延层3的掺杂浓度为所述第三硅外延层4的掺杂浓度的2倍～10倍。所述第三硅外延层4的厚度为1微米～2微米。
所述第一硅外延层2用于为所述漂移区5的耗尽区在跨越所述第二硅外延层3后提供进一步的展开空间，使所述漏端结击穿电压维持或提高。
所述第一硅外延层2和所述第三硅外延层4都采用外延在位掺杂；所述第二硅外延层3采用外延在位掺杂，或者所述第二硅外延层3采用外延后离子注入掺杂。当所述第二硅外延层3采用外延后离子注入掺杂且所述第一导电类型为N型时，所述第二硅外延层3的离子注入掺杂的杂质为锑。
本发明实施例射频LDMOS器件的结构即适用于N型器件，也适用于P型器件。当本发明实施例射频LDMOS器件为N型器件时，所述第一导电类型为P型，所述第二导电类型为N型，当所述第二硅外延层3采用外延后离子注入掺杂时，所述第二硅外延层3的离子注入掺杂的杂质为铟、注入剂量为1e12cm-3～1e13cm-3。或者，当本发明实施例射频LDMOS器件为P型器件时，所述第一导电类型为N型，所述第二导电类型为P型，当所述第二硅外延层3采用外延后离子注入掺杂时，所述第二硅外延层3的离子注入掺杂的杂质为锑。
如图3A至图3K所示，是本发明实施例一方法各步骤中射频LDMOS器件的结构示意图，本发明实施例一方法用于制造如图2所示的本发明实例器件，本发明实施例一制造射频LDMOS器件的方法包括如下步骤：
步骤一、如图3A所示，在所述硅衬底1上进行外延生长形成所述第一硅外延层2；所述第一硅外延层2采用外延在位掺杂。
步骤二、如图3B所示，采用全片离子注入工艺对所述第一硅外延层2表面进行掺杂形成所述第二硅外延层3。
步骤三、对所述第二硅外延层3的注入杂质进行快速热退火，该快速热退火的温度大于1000℃，时间大于10秒。
步骤四、如图3C所示，在所述第二硅外延层3上进行外延生长形成所述第三硅外延层4；所述第三硅外延层4采用外延在位掺杂。较佳为，所述第二硅外延层3的掺杂浓度为所述第三硅外延层4的掺杂浓度的2倍～10倍；所述第三硅外延层4的厚度为1微米～2微米。
步骤五、如图3D所示，采用光刻工艺定义出所述漂移区5的形成区域，进行第二导电类型离子注入形成所述漂移区5。
步骤六、如图3E所示，在形成有所述漂移区5的所述第三硅外延层4表面生长所述栅介质层9。
步骤七、如图3E所示，在所述栅介质层9表面淀积多晶硅。
步骤八、如图3E所示，采用光刻刻蚀工艺对所述多晶硅进行第一次刻蚀，该第一次刻蚀将源端一侧的所述多晶硅去除，所述第一次刻蚀后的边界为后续形成的所述多晶硅栅10的第一侧。
步骤九、如图3F所示，采用光刻工艺定义出所述沟道区6的形成区域，所述沟道区6的形成区和所述多晶硅栅10的第一侧自对准，进行第一导电类型离子注入形成所述沟道区6。
步骤十、如图3G所示，采用光刻刻蚀工艺对所述多晶硅进行第二次刻蚀形成所述多晶硅栅10。
如图3H所示，进行第二导电类型重掺杂离子注入形成所述源区8和所述漏区7，所述源区8和所述多晶硅栅10的第一侧自对准；所述漏区7和所述多晶硅栅10的第二侧相隔一横向距离。
如图3I所示，淀积金属硅化物12并退火合金化，所述金属硅化物12形成于所述源区8、所述漏区7和未被所述法拉第屏蔽层13覆盖的所述多晶硅栅10表面。
上述所述源区9、所述漏区7以及所述金属硅化物12的形成工艺是放置在后续的屏蔽介质层11形成之前进行，所述源区9、所述漏区7以及所述金属硅化物12的形成工艺也能放置所述屏蔽介质层11形成之后进行，即在后续的步骤十四中形成所述源区9和所述漏区7，在后续的步骤十五中形成所述金属硅化物12。
步骤十一、如图3J所示，在所述硅衬底1正面淀积屏蔽介质层11，所述屏蔽介质层11覆盖所述多晶硅栅10的顶面和侧面表面以及所述多晶硅栅10外的所述硅外延层表面。
步骤十二、如图3K所示，在所述屏蔽介质层11表面淀积法拉第屏蔽层13。
步骤十三、如图3K所示，采用干法刻蚀工艺对所述法拉第屏蔽层13进行刻蚀。
步骤十四、进行第二导电类型重掺杂离子注入形成所述源区8和所述漏区7，所述源区8和所述多晶硅栅10的第一侧自对准；所述漏区7和所述多晶硅栅10的第二侧相隔一横向距离。
步骤十五、淀积金属硅化物12并退火合金化，所述金属硅化物12形成于所述源区8、所述漏区7和未被所述法拉第屏蔽层13覆盖的所述多晶硅栅10表面。
步骤十六、如图2所示，进行所述深槽刻蚀，在所述深槽中填充金属形成所述深接触孔14。
本发明实施例一方法制造的本发明实施例射频LDMOS器件的结构即适用于N型器件，也适用于P型器件。当射频LDMOS器件为N型器件时，所述第一导电类型为P型，所述第二导电类型为N型，当所述第二硅外延层3采用外延后离子注入掺杂时，所述第二硅外延层3的离子注入掺杂的杂质为铟、注入剂量为1e12cm-3～1e13cm-3。或者，当射频LDMOS器件为P型器件时，所述第一导电类型为N型，所述第二导电类型为P型，当所述第二硅外延层3采用外延后离子注入掺杂时，所述第二硅外延层3的离子注入掺杂的杂质为锑。
本发明实施例二方法也用于制造如图2所示的本发明实施例器件，本发明实施例一方法中是采用光刻工艺而非自对准工艺形成所述漂移区5，而本发明实施例二方法中是采用自对准工艺形成所述漂移区5，如图2所示，本发明实施例二射频LDMOS器件的制造方法包括如下步骤：
步骤一、在所述硅衬底1上进行外延生长形成所述第一硅外延层2；所述第一硅外延层2采用外延在位掺杂。
步骤二、采用全片离子注入工艺对所述第一硅外延层2表面进行掺杂形成所述第二硅外延层3。
步骤三、对所述第二硅外延层3的注入杂质进行快速热退火。
步骤四、在所述第二硅外延层3上进行外延生长形成所述第三硅外延层4；所述第三硅外延层4采用外延在位掺杂。所述第二硅外延层3的掺杂浓度为所述第三硅外延层4的掺杂浓度的2倍～10倍；所述第三硅外延层4的厚度为1微米～2微米。
步骤五、在所述第三硅外延层4表面生长所述栅介质层9。
步骤六、在所述栅介质层9表面淀积多晶硅。
步骤七、采用光刻刻蚀工艺对所述多晶硅进行第一次刻蚀，该第一次刻蚀将源端一侧的所述多晶硅去除，所述第一次刻蚀后的边界为后续形成的所述多晶硅栅10的第一侧。
步骤八、采用光刻工艺定义出所述沟道区6的形成区域，所述沟道区6的形成区和所述多晶硅栅10的第一侧自对准，进行第一导电类型离子注入形成所述沟道区6。
步骤九、采用光刻刻蚀工艺对所述多晶硅进行第二次刻蚀形成所述多晶硅栅10。
步骤十、采用光刻工艺定义出所述漂移区5的形成区域，进行第二导电类型离子注入形成所述漂移区5。
进行第二导电类型重掺杂离子注入形成所述源区8和所述漏区7，所述源区8和所述多晶硅栅10的第一侧自对准；所述漏区7和所述多晶硅栅10的第二侧相隔一横向距离。
淀积金属硅化物12并退火合金化，所述金属硅化物12形成于所述源区8、所述漏区7和未被所述法拉第屏蔽层13覆盖的所述多晶硅栅10表面。
上述所述源区9、所述漏区7以及所述金属硅化物12的形成工艺是放置在后续的屏蔽介质层11形成之前进行，所述源区9、所述漏区7以及所述金属硅化物12的形成工艺也能放置所述屏蔽介质层11形成之后进行，即在后续的步骤十四中形成所述源区9和所述漏区7，在后续的步骤十五中形成所述金属硅化物12。
步骤十一、在所述硅衬底1正面淀积屏蔽介质层11，所述屏蔽介质层11覆盖所述多晶硅栅10的顶面和侧面表面以及所述多晶硅栅10外的所述硅外延层表面。
步骤十二、在所述屏蔽介质层11表面淀积法拉第屏蔽层13。
步骤十三、采用干法刻蚀工艺对所述法拉第屏蔽层13进行刻蚀。
步骤十四、进行第二导电类型重掺杂离子注入形成所述源区8和所述漏区7，所述源区8和所述多晶硅栅10的第一侧自对准；所述漏区7和所述多晶硅栅10的第二侧相隔一横向距离。
步骤十五、淀积金属硅化物12并退火合金化，所述金属硅化物12形成于所述源区8、所述漏区7和未被所述法拉第屏蔽层13覆盖的所述多晶硅栅10表面。
步骤十六、进行所述深槽刻蚀，在所述深槽中填充金属形成所述深接触孔14。
本发明实施例二方法制造的本发明实施例射频LDMOS器件的结构即适用于N型器件，也适用于P型器件。当射频LDMOS器件为N型器件时，所述第一导电类型为P型，所述第二导电类型为N型，当所述第二硅外延层3采用外延后离子注入掺杂时，所述第二硅外延层3的离子注入掺杂的杂质为铟、注入剂量为1e12cm-3～1e13cm-3。或者，当射频LDMOS器件为P型器件时，所述第一导电类型为N型，所述第二导电类型为P型，当所述第二硅外延层3采用外延后离子注入掺杂时，所述第二硅外延层3的离子注入掺杂的杂质为锑。
以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。
Claims (7)
1.一种射频LDMOS器件，其特征在于，包括：
第一导电类型重掺杂的硅衬底；
第一导电类型掺杂的硅外延层，所述硅外延层由依次形成于所述硅衬底表面的第一硅外延层、第二硅外延层和第三硅外延层叠加而成；
漂移区，由形成于所述第三硅外延层的选定区域中的第二导电类型离子注入区组成，所述漂移区的顶部表面和所述第三硅外延层的顶部表面相平、所述漂移区的深度小于所述第三硅外延层的厚度；
沟道区，由形成于所述第三硅外延层的选定区域中的第一导电类型离子注入区组成，所述沟道区和所述漂移区在横向上相邻接，所述沟道区的顶部表面和所述第三硅外延层的顶部表面相平、所述沟道区的深度小于等于所述漂移区的深度；
多晶硅栅，形成于所述沟道区上方，所述多晶硅栅和所述第三硅外延层间隔离有栅介质层，所述多晶硅栅覆盖部分所述沟道区并延伸到所述漂移区上方，被所述多晶硅栅覆盖的所述沟道区表面用于形成沟道；
源区，由形成于所述沟道区中的第二导电类型重掺杂区组成，所述源区和所述多晶硅栅的第一侧自对准；
漏区，由形成于所述漂移区中的第二导电类型重掺杂区组成，所述漏区和所述多晶硅栅的第二侧相隔一横向距离；
法拉第屏蔽层，所述法拉第屏蔽层覆盖所述多晶硅栅的第二侧的侧面和顶面且所述法拉第屏蔽层的第二侧延伸到所述漂移区上方；所述法拉第屏蔽层和所述多晶硅栅之间以及所述法拉第屏蔽层和所述漂移区之间都隔离有屏蔽介质层；
深接触孔，由填充于深槽中的金属组成，所述深槽穿过所述源区、所述沟道区和所述第三硅外延层并进入到所述硅衬底中，所述深接触孔将所述源区、所述沟道区、所述第三硅外延层和所述硅衬底电连接；
所述第二硅外延层的掺杂浓度大于所述第一硅外延层的掺杂浓度,所述第二硅外延层的掺杂浓度大于所述第三硅外延层的掺杂浓度；
所述沟道区和所述漂移区都位于所述第三硅外延层中，通过调节所述第三硅外延层的掺杂浓度调节射频LDMOS器件的导通电阻以及漏端结击穿电压，所述漏端结击穿电压为靠近所述漏区的所述漂移区和所述硅外延层之间PN结的击穿电压；所述第三硅外延层的掺杂浓度越低、所述射频LDMOS器件的导通电阻越低、所述漏端结击穿电压越高；
所述第二硅外延层位于所述沟道区以及所述漂移区下方，所述第二硅外延层形成一体内RESURF结构并用于降低所述漂移区的表面电场、减少热载流子效应、提高所述射频LDMOS器件的可靠性，所述第二硅外延层和所述法拉第屏蔽层构成双RESURF结构；所述第二硅外延层的厚度越薄越好；在保证所述第二硅外延层的掺杂杂质不对所述第三硅外延层的掺杂产生影响从而不增加所述射频LDMOS器件的导通电阻和降低所述漏端结击穿电压的前提下，所述第二硅外延层的掺杂浓度越高、所述第三硅外延层的厚度越薄，所述漂移区的表面电场越低、所述射频LDMOS器件的可靠性越高；
所述第一硅外延层用于为所述漂移区的耗尽区在跨越所述第二硅外延层后提供进一步的展开空间，使所述漏端结击穿电压维持或提高；
所述第二硅外延层的掺杂浓度为所述第三硅外延层的掺杂浓度的2倍～10倍；
所述第三硅外延层的厚度为1微米～2微米。
2.如权利要求1所述射频LDMOS器件，其特征在于：所述第一硅外延层和所述第三硅外延层都采用外延在位掺杂；所述第二硅外延层采用外延在位掺杂，或者所述第二硅外延层采用外延后离子注入掺杂。
3.如权利要求2所述射频LDMOS器件，其特征在于：当所述第二硅外延层采用外延后离子注入掺杂且所述第一导电类型为P型时，所述第二硅外延层的离子注入掺杂的杂质为铟；当所述第二硅外延层采用外延后离子注入掺杂且所述第一导电类型为N型时，所述第二硅外延层的离子注入掺杂的杂质为锑。
4.如权利要求1所述射频LDMOS器件，其特征在于：所述射频LDMOS器件为N型器件，所述第一导电类型为P型，所述第二导电类型为N型；或者，所述射频LDMOS器件为P型器件，所述第一导电类型为N型，所述第二导电类型为P型。
5.一种制造如权利要求1所述的射频LDMOS器件的方法，其特征在于，包括如下步骤：
步骤一、在所述硅衬底上进行外延生长形成所述第一硅外延层；所述第一硅外延层采用外延在位掺杂；
步骤二、采用全片离子注入工艺对所述第一硅外延层表面进行掺杂形成所述第二硅外延层；
步骤三、对所述第二硅外延层的注入杂质进行快速热退火；
步骤四、在所述第二硅外延层上进行外延生长形成所述第三硅外延层；所述第三硅外延层采用外延在位掺杂；
步骤五、采用光刻工艺定义出所述漂移区的形成区域，进行第二导电类型离子注入形成所述漂移区；
步骤六、在形成有所述漂移区的所述第三硅外延层表面生长所述栅介质层；
步骤七、在所述栅介质层表面淀积多晶硅；
步骤八、采用光刻刻蚀工艺对所述多晶硅进行第一次刻蚀，该第一次刻蚀将源端一侧的所述多晶硅去除，所述第一次刻蚀后的边界为后续形成的所述多晶硅栅的第一侧；
步骤九、采用光刻工艺定义出所述沟道区的形成区域，所述沟道区的形成区和所述多晶硅栅的第一侧自对准，进行第一导电类型离子注入形成所述沟道区；
步骤十、采用光刻刻蚀工艺对所述多晶硅进行第二次刻蚀形成所述多晶硅栅；
步骤十一、在所述硅衬底正面淀积屏蔽介质层，所述屏蔽介质层覆盖所述多晶硅栅的顶面和侧面表面以及所述多晶硅栅外的所述硅外延层表面；
步骤十二、在所述屏蔽介质层表面淀积法拉第屏蔽层；
步骤十三、采用干法刻蚀工艺对所述法拉第屏蔽层进行刻蚀；
步骤十四、进行第二导电类型重掺杂离子注入形成所述源区和所述漏区，所述源区和所述多晶硅栅的第一侧自对准；所述漏区和所述多晶硅栅的第二侧相隔一横向距离；
步骤十五、淀积金属硅化物并退火合金化，所述金属硅化物形成于所述源区、所述漏区和未被所述法拉第屏蔽层覆盖的所述多晶硅栅表面；
步骤十六、进行所述深槽刻蚀，在所述深槽中填充金属形成所述深接触孔。
6.一种制造如权利要求1所述的射频LDMOS器件的方法，其特征在于，包括如下步骤：
步骤一、在所述硅衬底上进行外延生长形成所述第一硅外延层；所述第一硅外延层采用外延在位掺杂；
步骤二、采用全片离子注入工艺对所述第一硅外延层表面进行掺杂形成所述第二硅外延层；
步骤三、对所述第二硅外延层的注入杂质进行快速热退火；
步骤四、在所述第二硅外延层上进行外延生长形成所述第三硅外延层；所述第三硅外延层采用外延在位掺杂；
步骤五、在所述第三硅外延层表面生长所述栅介质层；
步骤六、在所述栅介质层表面淀积多晶硅；
步骤七、采用光刻刻蚀工艺对所述多晶硅进行第一次刻蚀，该第一次刻蚀将源端一侧的所述多晶硅去除，所述第一次刻蚀后的边界为后续形成的所述多晶硅栅的第一侧；
步骤八、采用光刻工艺定义出所述沟道区的形成区域，所述沟道区的形成区和所述多晶硅栅的第一侧自对准，进行第一导电类型离子注入形成所述沟道区；
步骤九、采用光刻刻蚀工艺对所述多晶硅进行第二次刻蚀形成所述多晶硅栅；
步骤十、采用光刻工艺定义出所述漂移区的形成区域，进行第二导电类型离子注入形成所述漂移区；
步骤十一、在所述硅衬底正面淀积屏蔽介质层，所述屏蔽介质层覆盖所述多晶硅栅的顶面和侧面表面以及所述多晶硅栅外的所述硅外延层表面；
步骤十二、在所述屏蔽介质层表面淀积法拉第屏蔽层；
步骤十三、采用干法刻蚀工艺对所述法拉第屏蔽层进行刻蚀；
步骤十四、进行第二导电类型重掺杂离子注入形成所述源区和所述漏区，所述源区和所述多晶硅栅的第一侧自对准；所述漏区和所述多晶硅栅的第二侧相隔一横向距离；
步骤十五、淀积金属硅化物并退火合金化，所述金属硅化物形成于所述源区、所述漏区和未被所述法拉第屏蔽层覆盖的所述多晶硅栅表面；
步骤十六、进行所述深槽刻蚀，在所述深槽中填充金属形成所述深接触孔。
7.如权利要求5或6所述的方法，其特征在于：所述射频LDMOS器件为N型器件，所述第一导电类型为P型，所述第二导电类型为N型，形成所述第二硅外延层的全片离子注入的杂质为铟；或者，所述射频LDMOS器件为P型器件，所述第一导电类型为N型，所述第二导电类型为P型，形成所述第二硅外延层的全片离子注入的杂质为锑。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201310659228.7A CN104701371B (zh) | 2013-12-09 | 2013-12-09 | 射频ldmos器件及制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201310659228.7A CN104701371B (zh) | 2013-12-09 | 2013-12-09 | 射频ldmos器件及制造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN104701371A CN104701371A (zh) | 2015-06-10 |
| CN104701371B true CN104701371B (zh) | 2018-10-26 |
Family
ID=53348302
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201310659228.7A Active CN104701371B (zh) | 2013-12-09 | 2013-12-09 | 射频ldmos器件及制造方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN104701371B (zh) |
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| CN102376570A (zh) * | 2010-08-19 | 2012-03-14 | 上海华虹Nec电子有限公司 | N型射频ldmos的制造方法 |
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