CN104659025A - 用于具有共同封装的氮化镓功率器件的交叉升压变换器的方法和*** - Google Patents

用于具有共同封装的氮化镓功率器件的交叉升压变换器的方法和*** Download PDF

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gan transistor
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埃马尔·N·沙赫
唐纳德·R·迪斯尼
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Avogy Inc
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A Woji Co Ltd
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Abstract

本发明涉及用于具有共同封装的氮化镓功率器件的交叉升压变换器的方法和***。一种电子封装件包括引线框和多个管脚。电子封装件还包括：第一氮化镓(GaN)晶体管，第一GaN晶体管包括源极、栅极和漏极；和第二GaN晶体管，第二GaN晶体管包括源极、栅极和漏极。第一GaN晶体管的源极电连接到引线框，并且第二GaN晶体管的漏极电连接到引线框。电子封装件还包括：第一GaN二极管，第一GaN二极管包括阳极和阴极；和第二GaN二极管，第二GaN二极管包括阳极和阴极。第一GaN二极管的阳极电连接到引线框，并且第二GaN二极管的阳极电连接到引线框。

Description

用于具有共同封装的氮化镓功率器件的交叉升压变换器的方法和***
技术领域
本发明一般性涉及电子器件。更具体地，本发明涉及共同封装的氮化镓(GaN)电子器件。
背景技术
功率电子器件广泛用在各种应用中。功率电子器件通常用在电路中以调节电能的形式，例如，从交流电到直流电，从一个电压水平到另一电压水平，或者以一些其他方式。这样的器件可以在宽范围的功率水平内操作，从移动设备中的几毫瓦到高压输电***中的几百兆瓦。尽管在功率电子器件中取得了进展，但是在本领域中还对改善的电子***和操作该改善的电子***的方法存在需求。
发明内容
本发明一般性涉及电子器件。更具体地，本发明涉及共同封装的氮化镓(GaN)电子器件。仅通过示例的方式，本发明已应用于用于制造GaN功率器件的方法和***。在一个具体实施方案中，提供了一种使用共同封装的GaN功率器件的交叉升压变换器。该方法和技术可以应用于各种半导体器件，例如，金属氧化物半导体场效应晶体管(MOSFET)、双极晶体管(BJT、HBT)、二极管等。
根据本发明的一个实施方案，提供了一种电子封装件。该电子封装件包括引线框和多个管脚。该电子封装件还包括第一氮化镓(GaN)晶体管，该第一氮化镓(GaN)晶体管包括源极、栅极和漏极。第一GaN晶体管的源极电连接到引线框。该电子封装件还包括第二GaN晶体管，该第二GaN晶体管包括源极、栅极和漏极。第二GaN晶体管的漏极电连接到引线框。该电子封装件还包括第一GaN二极管，该第一GaN二极管包括阳极和阴极。第一GaN二极管的阳极电连接到引线框。该电子封装件还包括第二GaN二极管，该第二GaN二极管包括阳极和阴极。第二GaN二极管的阳极电连接到引线框。
根据本发明的另一实施方案，提供了一种制造电子封装件的方法。该方法包括：布置包括引线框和多个管脚的封装件；布置一组氮化镓(GaN)晶体管，每个晶体管包括漏极接触部、源极接触部以及栅极接触部；并且使该组GaN晶体管中的第一GaN晶体管的漏极接触部和该组GaN晶体管中的第二GaN晶体管的漏极接触部连接到引线框。该方法还包括：布置一组GaN二极管，每个二极管包括阳极接触部和阴极接触部；并且使第一GaN二极管的阳极接触部和第二GaN二极管的阳极接触部连接到引线框。
通过本发明实现了优于常规技术的许多益处。例如，本发明的实施方案减小了功率电路在使用GaN器件(例如，晶体管、二极管等)时的物理的电子封装件尺寸，同时仍然输送额定的高电压和高电流，这在使用常规技术时会导致大而重的封装件。电容也可以因GaN电路更小的封装件尺寸而减小，从而减小电磁干扰(EMI)。由于GaN器件可以紧密地共同封装在一起，所以可以显著降低器件之间与互连相关联的寄生电感、电阻以及电容。
另外，在不牺牲功率性能的情况下，GaN电路能够在比常规硅电路高得多的频率下操作。当在更高的频率下操作时，使用常规技术的功率电子器件可能增加功率损耗和EMI。然而，GaN功率电子器件即使在高的频率下也减小功率损耗和EMI。
此外，共同封装的GaN功率器件可以提供更具有成本效益的解决方案。例如，本文中描述的GaN功率器件共同封装两组GaN功率器件(例如，一对晶体管和一对二极管)，使得仅使用一个电子封装件和一个散热件。共同封装的GaN器件还使得电子封装件更容易组装、更小的板空间，以及因此板及其外壳的更低的成本。本发明的这些实施方案和其他实施方案连同许多其优点和特征结合下面的文字和附图被更加详细地描述。
附图说明
图1示出了根据本发明的一个实施方案的GaN功率器件的顶视图。
图2是沿图1中所示的A-A′方向的截面图。
图3是沿图1中所示的B-B′方向的截面图。
图4是根据本发明的一个实施方案的GaN二极管的截面图。
图5A是根据本发明的一个实施方案的交叉升压模式功率因数变换器的简化示意图。
图5B是示出了根据本发明的一个实施方案的包括共同封装的垂直GaN功率器件的半导体封装件的简化示意图。
图5C是示出了根据本发明的另一实施方案的包括共同封装的垂直GaN功率器件的半导体封装件的简化示意图。
图5D是示出了图5A中所示节点的电压和电流的简化时序图。
图6是示出了根据本发明的一个实施方案的制造共同封装的GaN电子器件的方法的简化流程图。
具体实施方式
本发明一般性涉及电子器件。更具体地，本发明涉及共同封装的GaN电子器件。仅通过示例的方式，本发明已应用于用于制造GaN功率器件的方法和***。该方法和技术可以应用于各种垂直半导体器件，例如，结场效应晶体管(JFET)、金属氧化物半导体场效应晶体管(MOSFET)、双极晶体管(BJT、HBT)、二极管等。
GaN基电子器件正经历快速发展，并且一般预期优于硅(Si)和碳化硅(SiC)竞争者。与GaN以及相关的合金和异质结构相关联的期望特性包括：对于可见光发射和紫外光发射的高带隙能量；有利的传输特性(例如，高电子迁移率和高饱和速度)；高击穿电场以及高热导率。特别地，对于给定的背景掺杂水平N，电子迁移率μ比竞争材料更高。这提供了低电阻率ρ，原因是电阻率与电子迁移率成反比，如公式(1)所示：
ρ = 1 qμN - - - ( 1 )
其中q为基本电荷。
GaN材料(包括块体GaN衬底上的同质外延GaN层)所提供的另一优异特性是对于雪崩击穿的高临界电场。与具有较低临界电场的材料相比，高临界电场能够使得在更小的长度L上支持更大的电压。电流流经更小的长度与低电阻率导致比其他材料的电阻更低的电阻R，原因是电阻可以通过公式(2)确定：
R = ρL A - - - ( 2 )
其中A为沟道或电流路径的截面面积。
GaN的优异特性可以产生改进的半导体器件，特别是功率半导体器件。现有技术的GaN功率器件通常为横向器件，其仅使用半导体晶圆的顶侧，以将电接触部定位成使得电沿着半导体表面横向运动。这往往消耗半导体上大的表面积。另一方面，垂直半导体器件使用更小的表面积以实现与横向器件相同的性能(即，正向电流导通能力)。垂直半导体器件具有在半导体的顶表面和底表面两者上或背侧上的电接触部，使得电在电接触部之间垂直流动。垂直功率器件是可以用于高功率应用和/或高电压应用(例如，功率电子器件)的垂直半导体器件。
升压模式变换器(也被称为升压(step-up)变换器)是一种输出电压大于其输入电压的功率变换器。升压模式变换器使用至少两个半导体开关(二极管和晶体管)以及至少一个能量存储元件(电容器、电感器或两者的组合)。在一种使用传统的功率半导体器件(例如，硅功率器件)的常规升压模式变换器中，晶体管和二极管通常为单独封装的器件。本文中描述的升压模式变换器包括GaN功率晶体管和GaN功率二极管，两者使用垂直架构并且一起共同封装在单个电子封装件中。对于给定的额定电压和额定电流而言，GaN功率器件可以明显小于其硅对应物。例如，600V，5A的GaN功率器件可以具有比600V，5A的硅功率器件小100倍的表面积。在功率损耗没有显著增加的情况下，相比于垂直硅功率器件(例如，高达1MHZ)，垂直GaN功率器件还可以在高得多的频率(例如，500kHz-20MHz)下操作。通过减小或最小化升压模式变换器的寄生电感、电阻和电容，本发明的实施方案使得能够在具有大大减小的噪声的高频率、EMI、和功率损耗下操作。
GaN晶体管和GaN二极管在一个实施方案中被共同封装在单个电子封装件中，以提供比可以通过单独封装晶体管和二极管或者共同封装硅晶体管和硅二极管而实现的小得多的总的解决方案。因为功率半导体器件的电容通常与面积成比例，所以GaN功率器件一般具有比类似额定的硅功率器件低得多的电容。因为与封装件相关的电容也与尺寸成比例，所以与电子封装件相关的电容也因与GaN电路相关联的更小封装件尺寸而极大地减小。相比于类似额定的硅功率器件，对于GaN功率器件来说，这些更低的电容提供极大减小的转换损耗。由于它们的小的尺寸，因而GaN器件可以紧密地共同封装在一起，并且由于这些器件之间的互连(例如，电流路径)通过高度导电的引线框进行，所以可以大大减小与器件之间的互连相关联的寄生电感、电阻以及电容。减小这些寄生电感极大地减小电磁干扰(EMI)(特别是在高转换频率下)，并且还减小对功率半导体器件和其他功率电路元件的过电压应力。因此，根据本发明的实施方案的功率电子器件提供例如比使用常规方法实现的更快的转换、更低的功率损耗以及更小的EMI的益处和优点。
图1示出了根据本发明的一个实施方案的包括保护环的GaN功率晶体管100的顶视图。用于制造垂直功率晶体管100的工艺描述在共同转让的在2013年2月7日公开的题为“Method and System For a GaN VerticalJFET Utilizing a Regrown Gate”的美国专利申请公开第2013/0032811号、在2013年2月7日公开的题为“Method and System For a GaN VerticalJFET Utilizing a Regrown Channel”的美国专利申请公开第2013/0032812号、在2012年11月13日提交的题为“Later GaN JFET with Vertical DriftRegion”的美国专利申请第13/675,826号、以及在2013年1月7日提交的题为“Gallium Nitride Vertical JFET With Hexagonal Cell Structure”的美国专利申请第13/735,897号中，其公开内容通过引用并入本文中。
GaN功率晶体管100包括耦接到衬底(未示出)的第一氮化镓层102。在一些实施方案中，衬底是氮化镓衬底。在一些实施方案中，第一氮化镓层102可以包括具有n型导电性的外延生长氮化镓层，例如GaN。第一氮化镓层102可以用作漂移区，并且因此可以是相对低掺杂的材料。例如，第一氮化镓层102可以具有n导电类型，掺杂剂浓度为从1×1014cm-3至1×1018cm-3。此外，掺杂剂浓度可以是均匀的，或者可以是例如根据漂移区的厚度而变化。在一些实施方案中，n型掺杂剂可以包括硅、氧、硒、碲等。
第一氮化镓层102的厚度也可以根据期望的功能性而显著变化。如上所述，同质外延生长可以使第一氮化镓层102生长为远厚于形成在非GaN衬底上的异质外延GaN层。厚度可以在例如0.5μm和100μm之间变化。在一些实施方案中，厚度大于5μm。所得到的GaN功率晶体管100的平行平面击穿电压可以根据实施方案而变化。一些实施方案提供了至少100V、至少300V、至少600V、至少1.2kV、至少1.7kV、至少3.3kV、至少5.5kV、至少13kV或至少20kV的击穿电压。
可以在第一氮化镓层102上方外延生长第二氮化镓层108。最终形成边缘终端结构104的第二氮化镓层108可以具有与第一氮化镓层102不同的导电性类型。例如，如果第一氮化镓层102由n型GaN材料形成，则第二氮化镓层108可以由p型GaN材料形成，反之亦然。在一些实施方案中，使用第二氮化镓层108来形成边缘终端结构，并且第二氮化镓层108在第一氮化镓层102的一部分上连续再生长，而该结构的其他部分(例如其他半导体器件的区域)的特征在于，由于存在再生长掩模(未示出)而减少生长或没有生长。本领域的一个普通技术人员应当认识到许多变化方案、修改方案以及替代方案。
第二氮化镓层108的厚度可以根据用于形成层和器件设计的工艺而变化。在一些实施方案中，第二氮化镓层108的厚度在0.1μm和5μm之间。
第二氮化镓层108可以是高度掺杂的，例如，在约5×1017cm-3至约1×1019cm-3的范围内。另外，与其他外延层一样，第二氮化镓层108的掺杂剂浓度根据厚度可以是均匀的或非均匀的。在一些实施方案中，掺杂剂浓度随厚度增加，使得掺杂剂浓度在第一氮化镓层102附近相对低，但是随着与第一氮化镓层102的距离增加而增加。这样的实施方案在第二氮化镓层108的随后可以形成金属接触部的顶部处提供了更高的掺杂剂浓度。其他实施方案采用重度掺杂的接触层(未示出)来形成欧姆接触部。
形成第二氮化镓层108和本文中描述的其他层的一种方法可以是通过使用原位蚀刻和扩散制备工艺的再生长工艺。这些制备工艺更全面地描述在2011年8月4日提交的题为“Method and System for Formation ofP-N Junctions in Gallium Nitride Based Electronics”的美国专利申请第13/198,666号中，其全部公开内容通过引用并入本文中。可以使用第二氮化镓层108来形成垂直功率晶体管100的栅极区。
GaN功率晶体管100还可以包括边缘终端区。在图1所示的实施方案中，边缘终端区包括一个或更多个边缘终端结构104。在一个实施方案中，边缘终端结构104通过去除第二氮化镓层108的至少一部分来形成。可以通过使用设计成大致在第二氮化镓层108与第一氮化镓层102之间的界面处停止的蚀刻掩模(未示出，但具有边缘终端结构104的尺寸)的受控蚀刻来执行去除。可以使用感应耦合等离子体(ICP)蚀刻和/或其他常用GaN蚀刻工艺。在其他实施方案中，边缘终端结构104可以通过将离子注入第二氮化镓层108的一部分中使边缘终端结构104电绝缘来形成。在另外的实施方案中，边缘终端区可以包括结型终端扩展(JTE)区、一个或更多个场板、深槽终端、和/或这些或其他边缘终端结构的组合。与边缘终端区相关的另外的描述提供在2011年12月22日提交的题为“Method and System For Junction Termination In GaN Materials UsingConductivity Modulation”的美国专利申请第13/334,742号中，其全部公开内容通过引用并入本文中用于其全部目的。
如图1中所示，第二氮化镓层/栅极区108包括连续区114和一个或更多个指状突起118。连续区114和突起118一起形成垂直功率晶体管100的栅极区。栅电极112设置在连续区114上并且经由栅极接触部120耦接到栅极区108。在一些实施方案中，栅电极112可以包括例如钪、镍、铂、钯、银、金、铜、铝等金属及其合金。在一些实施方案中，栅电极112可以是多层结构。
在一个实施方案中，栅极区的至少一些部分还可以包括低电阻层(未示出)，所述低电阻层可以设置在第二氮化镓层的顶部上。该低电阻层可以包含金属例如钪、铂、钯、镍或其他合适的材料。该层的目的是降低从栅电极112到栅极区上各个位置的横向电阻，这可以有利地降低垂直功率晶体管100的分布的栅极电阻，从而改进转换性能。
可以对第一第III族氮化物层102进行图案化和蚀刻来形成沟道区106。沟道区106设置为使得在两个相邻的指状栅极结构118之间存在一个沟道区。这些一起形成二极管的p-n结。下面更全面地描述源极结构和栅极结构的布置的细节。在一个实施方案中，第三氮化镓层(未示出)耦接到第一氮化镓层102并且被蚀刻以形成沟道区106。源电极110经由源极接触部116耦接到沟道区106。在一些实施方案中，如以下参照图3所述的，源极区介于沟道区106与源极接触部116之间。在一些实施方案中，源电极110可以包括例如钪、钛、铝、镍、金、铜等金属及其合金。在一些实施方案中，源电极110可以是多层结构。
如图1所示，源电极110和栅电极112两者设置在边缘终端区内。这有助于使低电压的栅电极和源电极隔离于第一氮化镓层102的高电压。可以使用线接合或其他常规技术经由电极110和电极112来进行与外部***的连接。
虽然从GaN衬底的方面讨论了一些实施方案，但是本发明的实施方案不限于GaN衬底。其他第III-V族材料(特别是第III族氮化物材料)包括在本发明的范围内并且可以不仅代替所示的GaN衬底而且可以代替本文所述的其他GaN基层和结构。作为示例，二元第III-V族(例如，第III族氮化物)材料、三元第III-V族(例如，第III族氮化物)材料例如InGaN和AlGaN、四元第III-V族(例如，第III族氮化物)材料例如AlInGaN也包括在本发明的范围内。
GaN功率晶体管100采用生长在n型衬底的顶部上的n型漂移层。然而，本发明不限于该具体配置。在其他实施方案中，可以采用具有p型掺杂的衬底。另外，实施方案可以使用具有相反导电性类型的材料以提供具有不同功能性的器件。因而，虽然本文中描述的一些实施方案包括掺杂有硅的n型GaN外延层，但是也可以使用其他n型掺杂剂例如Ge、Se、S、O、Te等。在其他实施方案中，还可以使用高度掺杂或轻度掺杂材料、p型材料、掺杂有例如Mg、Ca、Be等掺杂剂的材料。本文中讨论的衬底可以包括单材料体系或包括多个层的复合结构的多材料体系。本领域的一个普通技术人员应当认识到许多变化方案、修改方案以及替代方案。
图2示出了沿图1所示的A-A′线所截取的GaN功率晶体管100的截面图。如所述，流经GaN功率晶体管的电流沿着基本垂直的方向进行(以图示中衬底的水平底表面为参考)。因此，本发明的实施方案可以被称为垂直GaN晶体管或垂直功率晶体管。如图2中所示，垂直功率晶体管100包括GaN衬底202。第一GaN外延层102耦接到GaN衬底202的表面并且设置在GaN衬底202的表面上。漏电极208耦接到GaN衬底202的相反的表面。在一个实施方案中，漏电极208由铟、钛、铝、镍、金或类似材料形成以提供欧姆接触部。第二GaN外延层设置在第一GaN外延层102上并且耦接到第一GaN外延层102。第二GaN外延层包括连续栅极结构114和边缘终端区。如上所述，边缘终端区可以包括多个边缘终端结构。图1和图2的实例示出了三个边缘终端结构104。
层间介电层(ILD)210设置在栅极结构114和边缘终端结构104上。在ILD 210中形成一个或更多个栅极接触部120以提供栅极结构114与栅电极112之间的电连接。可以看出，栅电极112定位成使得边缘终端结构104完全包围栅电极112，由此使栅电极112隔离于存在于第一GaN外延层102的位于边缘终端区外部的部分上的高电压。
图3示出了垂直功率晶体管100的在图1所示的B-B′线处的截面图。如图3所示，沟道区106设置在栅极区108的相邻指状突起118之间，产生了p-n结。在一个实施方案中，低电阻层306设置在栅极区108和/或边缘结构104的至少一些部分的顶部上。低电阻层306可以包括金属例如铂、钯、镍或其他合适的材料。低电阻层306的目的是降低从栅电极112到栅极区上的各个位置的横向电阻，其可以有利地降低垂直功率晶体管100的分布的栅极电阻，从而改进转换性能。
源极区304设置在沟道区106的顶部上。源极区304可以具有与沟道区106和衬底202相同的导电性类型(例如，N型)。源极区304的掺杂浓度可以显著高于沟道区106的掺杂浓度以形成更好的欧姆接触部。源电极110被定位成使得边缘终端结构104完全包围源电极110，从而使源电极110隔离于存在于第一GaN外延层102的位于边缘终端区外部的部分上的高电压。源极区304经由源极接触部116电耦接到源电极110。在一个实施方案中，源极区304电隔离于栅极区108。例如，如图3所示，指状突起118的顶部可以凹陷在源极区304的顶部之下，以提供电隔离。
在一些实施方案中，GaN衬底202可以具有掺杂剂浓度在1×1017cm-3至1×1019cm-3的范围内的n+导电性类型，并且第一GaN外延层102可以具有掺杂剂浓度在1×1014cm-3至1×1018cm-3的范围内的n-导电性类型。第一GaN外延层102的厚度可以根据期望的功能性和击穿电压而为从0.5μm至100μm或更高中的任何值。沟道区106可以具有0.5μm和5μm之间的高度、0.5μm和5μm之间的宽度、以及掺杂剂浓度与第一GaN外延层102的掺杂剂浓度相同或更低的n型导电性。在一个实施方案中，沟道区106可以通过蚀刻掉第一GaN外延层102的一部分来形成。栅极区108和边缘终端结构104可以为0.1μm至5μm厚并且可以具有掺杂剂浓度在约1×1017cm-3至约1×1019cm-3的范围内的p+导电性类型。
图4示出了包括GaN衬底406和第一GaN外延层404的垂直GaN功率二极管400的截面图。类似于上述垂直GaN功率晶体管，GaN衬底406可以具有掺杂剂浓度在1×1017cm-3至1×1019cm-3的范围内的n+导电性类型，并且第一GaN外延层404可以具有掺杂剂浓度在1×1014cm-3至1×1018cm-3的范围内的n-导电性类型。第一GaN外延层404的厚度可以根据期望的功能性和击穿电压而为从0.5μm至100μm或更高中的任何值。GaN外延区402具有与第一GaN外延层404的导电性类型相反的导电性类型。例如，第一GaN外延层404由n型GaN材料形成，而GaN外延区402由p型GaN材料形成。在一些实施方案中，利用在第一GaN外延层404的一部分上的连续再生长来形成外延区402，而该结构的其他部分(例如外延区402之间的区域)的特征在于，由于存在再生长掩模(未示出)而减少生长或没有生长。本领域的一个普通技术人员应当认识到许多变化方案、修改方案以及替代方案。
外延区402的厚度可以根据用于形成层和器件设计的工艺而变化。在一些实施方案中，外延区450的厚度在0.1μm和5μm之间。在其他实施方案中，外延区450的厚度在0.3μm和1μm之间。
GaN外延区402可以高度掺杂有P型掺杂剂(例如，镁)，例如，在约5×1017cm-3至约1×1019cm-3的范围内。GaN外延区402的厚度可以例如在0.1μm和5μm之间变化。GaN外延区402的掺杂剂浓度根据厚度取决于期望的功能性可以是均匀的或非均匀的。例如，在一些实施方案中，掺杂剂浓度随厚度增加，使得掺杂剂浓度在第一GaN外延层404附近相对低，但是随着与GaN衬底406的距离增加而增加。这样的实施方案在外延区402的随后可以形成金属接触部的顶部处提供了更高的掺杂剂浓度。其他实施方案采用重度掺杂的接触层(未示出)来形成欧姆接触部。
形成外延区450和本文中描述的其他层的一种方法可以是通过使用原位蚀刻和扩散制备工艺的再生长工艺。这些制备工艺更全面地描述在2011年8月4日提交的美国专利申请第13/198,666号中，其全部公开内容通过引用并入本文中。
顶部金属结构410与至少一些GaN外延区402形成欧姆电接触部。顶部金属结构410还与第一GaN外延层404的在GaN外延区402之间垂直延伸的部分接触。顶部金属结构410可以是一个或更多个金属层和/或合金层，以制造与第一GaN外延层404的肖特基势垒。由此，顶部金属结构410形成合并的PN肖特基(MPS)二极管的阳极。垂直GaN功率二极管的阴极通过底部金属结构408形成，底部金属结构408与GaN衬底406形成欧姆电接触部。
一些GaN外延区402用来提供MPS二极管400的边缘终端区。例如，可以使用离子注入来极大地减小一些GaN外延区402的一些区域的导电性，如通过在GaN外延区402的一些区域中保留薄的导电部分的第一注入区412所示，和通过经由GaN外延区402的一些区域而垂直延伸以提供完整的电隔离的第二注入区414所示。
图4的MPS二极管仅仅通过示例的方式示出。垂直GaN功率二极管的许多其他实施方案可以用来促进本发明，包括其他配置的MPS二极管、肖特基势垒二极管、PN二极管、PiN二极管等。
图5A是根据本发明的一个实施方案的交叉升压模式功率因数变换器(PFC)500的简化示意图。参照图5A，升压模式PFC 500(也被称为升压电路、升压模式变换器或升压变换器)包括可以连接到电源的输入电压源510V输入、电感器550、第一垂直GaN功率晶体管Q1(例如，第一开关)530、第一垂直GaN功率二极管D1532、第二垂直GaN功率晶体管Q2(例如，第二开关)540、第二垂直GaN功率二极管D2542、以及跨在输出电容器C输出560间的输出电压V输出525。升压模式PFC有效地将电压从低电平(例如，V输入)提升到高电平(例如，V输出)。这种电压提升可以因电感器550和552抵抗电流变化的倾向而实现。在升压电路中，跨在输出电容器560间的输出电压V输出(525)高于输入电压V输入(510)。
图5D是示出了图5A中所示节点的电压和电流的简化时序图。
升压电路通过在两个状态之间交替来操作：
(a)导通状态：升压模式PFC 500以交叉方式操作。当晶体管530通过向晶体管530的栅极施加电压(由图5D中标记为g1的正电压脉冲所示)而导通(即，开关闭合)时，电路为导通状态。相应地，这导致通过电感器550(图5D中的IL1)的电感器电流增加。在交叉操作期间，向晶体管540的栅极施加电压(由图5D中标记为g2的正电压脉冲所示)导致通过电感器552(图5D中的IL2)的电感器电流增加。本文中讨论的交叉实施例使用50％占空比循环操作，但这并不是本发明所要求的。在本实施例中，I输入＝IL1+IL2。
当晶体管530闭合时，电流流经电感器550并且电感器550存储能量。当晶体管540闭合时，电流流经电感器552并且电感器552存储能量。晶体管530和540因电压被施加至它们各自的栅极(g1和g2)而通过控制电路(未示出)导通。在导通状态期间，所感应的电流从晶体管Q1和Q2的漏极节点(d1和d2)流到源极节点(s1和s2)。
(b)切断状态：当晶体管530/540因施加至栅极g1/g2的电压恢复为零而切断时，开关打开，以防止电流从漏极节点d1/d2流到源极节点s1/s2。电流从阳极端子(A1/A2)流动通过二极管D1/D2到阴极端子(K1/K2)，以将在导通状态期间聚集在电感器550/552中的能量传输到电容器560中。在输出电容器C输出560中的电流等于：
IC输出＝(I1+I2)-I输出。
与升压电路相关的另外的描述提供在2012年12月28日提交的题为“Method and System for Co-Packaging Gallium Nitride Electronics”的美国专利申请第13/730,619号中，其全部公开内容通过引用并入本文中用于所有目的。
图5B是示出了根据本发明的一个实施方案的包括共同封装的垂直GaN功率器件的半导体封装件的简化示意图。垂直GaN功率晶体管530/540和垂直GaN功率二极管532/542一起安装并且共同封装在图5B所示的电子封装件500-A中，其可以非常小型、紧凑和精简。GaN功率器件比可比较的硅功率器件或其他半导体功率器件在尺寸上更小(例如，小10倍至100倍)。由于它们共同封装在一起，所以GaN晶体管530/540和GaN二极管532/542可以共享共用的引线框535和共用的接地。图5B中所示的电子封装件500-A的虚线570示出了形成电子封装件的本体的封装材料，其具有从电子封装件待电耦接到其他连接部的本体突出的延伸部(例如，管脚)531A、531B、534A和534B。另外，一组连接的管脚536用于输出电压接触部。
因为晶体管(例如，图1至图3中所示的垂直GaN功率晶体管)安装为使得它们的漏极d1和d2电连接到电子封装件500-A的引线框535，同时二极管(例如，图4中所示的垂直GaN功率二极管)被倒装使得它们的阳极端子电连接到引线框535，所以GaN晶体管530/540和GaN二极管532/542能够共享相同的引线框535。因此，可以在升压模式PFC 500中所示的共同封装件中看出，节点SS1和SS2由晶体管530/540的漏极d1/d2和二极管532/542的阳极共享。
参照图5B，晶体管Q1的源极S1线接合到管脚531A，并且晶体管Q2的源极S2线接合到管脚531B。晶体管Q1的栅极线接合到管脚534A，并且晶体管Q2的栅极线接合到管脚534B。
可以将封装件500-A露出的引线框535焊接到散热器(未示出)以有助于热从功率器件去除。由于GaN晶体管和GaN二极管被共同封装并且共享相同的引线框，所以可以仅将一个散热器焊接到电子封装件，以减小电子封装件的整体尺寸、重量和体积。如果要单独封装GaN晶体管和GaN二极管，则通常应当将每个封装件安装至散热器，增加了整体功率变换器的尺寸和重量。应注意的是，本发明的实施方案提供了因常规的硅基(例如，碳化硅)器件的相对大的尺寸而不适合于常规的高功率晶体管器件和二极管器件的封装的电子封装件，原因是常规器件由于与常规器件相关联的发热和热负荷而不能被安装在本文中讨论的小的封装件中。另外，本文中讨论的垂直GaN晶体管和垂直GaN二极管使得能够在小的封装件(例如，5mm×5mm，6mm×6mm，8mm×8mm的封装件)中实现使用常规器件不可实现的高电流密度。
参照图2至图4，耦接到GaN衬底202的漏电极208用作晶体管530/540的漏极区d1/d2。参照图4，顶部金属410用作二极管532/542的阳极区A1/A2。
高电压升压电路包括通过二极管和晶体管的高的电流(例如，5A至10A或更高)。因此，在本发明的一个实施方案中，二极管的阴极端子(K1/K2)可以接合到所连接的管脚536的多个管脚。同样地，晶体管的源极端子可以接合到多个接地管脚531A和531B。共用的漏极/阳极连接部可以使大的电流直接通过封装件500-A的引线框535。
虽然图5A中所示的实施方案包括作为分立元件的GaN晶体管Q1和Q2以及二极管D1和D2，但是这不是本发明所要求的。在其他实施方案中，晶体管和二极管可以集成为使用单衬底的单片器件。作为一个实例，可以将一个或更多个GaN垂直晶体管与一个或更多个二极管集成在合并的单片结构中。与单片集成的GaN晶体管和二极管相关的另外的描述提供在2011年11月4日提交的题为“Monolithically Integrated Vertical JFET andSchottky Diode”的美国专利申请第13/289,219号中，其全部公开内容通过引用并入本文中用于所有目的。由此，在一个实施方案中，晶体管Q1和二极管D1单片集成，并且晶体管Q2和二极管D2单片集成，以促进更高的性能、可靠性等。本领域的一个普通技术人员应当认识到许多变化方案、修改方案以及替代方案。
图5C是示出了根据本发明的另一实施方案的包括共同封装的垂直GaN功率器件的半导体封装件的简化示意图。如图5C中所示，布置有引线框的两个附加的元件536和537。如关联图5B所讨论的，电感器550和552(L1和L2)在一个端子处连接到附加的元件536/537，并且在另一端子处连接到引线框535。由此，在该设计中，除了在单个封装件中集成晶体管和二极管之外，还集成电感器，以减小占用空间(footprint)和成本并且提高可靠性和性能参数。
垂直GaN功率器件根据器件的类型在顶表面上可以具有一个或更多个顶部金属电极。例如，图4的实施方案包括在垂直GaN功率MPS二极管400的顶表面上的单电极410。另一方面，如图1至图3中所示，垂直半导体器件的其他实施方案(例如，晶体管)可以包括多个顶部金属电极110和112(即，栅电极和源电极)。顶部金属电极可以由被图案化成不同面积的相同的顶部金属层来形成以形成多个电极，并且这些电极根据器件层的结构可以基本共面或者在多个水平处。
垂直GaN功率器件还可以包括电极，该电极包括耦接到GaN衬底的金属层。背侧金属(本文中也被称为“背部金属”)是耦接到垂直GaN功率器件的底表面的金属。这些背侧金属可以用于GaN器件的封装以提供GaN器件与其外壳或封装件之间的机械附接、电附接和热附接。有助于垂直电流流动的该低电阻连接对于垂直功率器件特别有益。背侧金属可以包括一个或更多个金属层。此外，在一些实施方案中，根据器件功能性可以由背侧金属形成多个金属接触部。
通常而言，半导体器件上的顶部金属和/或背侧金属是不可焊接的。因此，在许多实例中，器件用电绝缘的环氧树脂或导电(例如，填充银)的环氧树脂附接到封装件引线框，环氧树脂具有比钎料小得多的导热性并且高得多的电阻率。另一方面，钎料具有非常良好的导电性和导热性。还已知的是在升高的温度下使用高湿度水平的温度循环和环境测试下的良好的可靠性。因此，对于要求良好的电连接和热连接的功率半导体器件(例如，垂直功率器件)而言，优选通过焊接将半导体器件的顶部金属和/或背侧金属附接到电子封装件的金属引线框。
用于提供可焊接的背部金属的技术也在2012年7月19日提交的题为“GaN Power Device With Solderable Back Metal”的美国专利申请第13/285,271号中讨论，其全部公开内容通过引用并入本文中用于所有目的。这些技术同样非常适合于在意图顶侧向下安装到电子封装件的引线框的垂直功率器件上形成可焊接的顶部金属。
本发明的其他实施方案包括具有适合于用于将GaN功率器件附接到封装件引线框的其他方法的顶部金属和/或背侧金属的垂直GaN功率器件。例如，银烧结是将半导体管芯(die)附接到封装件的方法(即，管芯附接法)，其可以提供比钎料适合的导电性和导热性。包括最外面的金层、银层或铜层的顶部金属和/或背侧金属可以适于与银烧结一起使用。提供优异的导电性和导热性的另一管芯附接法是共晶管芯附接。包括最外面的金层的顶部金属和/或背侧金属可以适于与共晶管芯附接一起使用。
在图5A至图5C的实施方案中，晶体管Q1/Q2可以使用与焊接、烧结或共晶管芯附接兼容的背侧金属(即，漏电极d1/d2)，使得晶体管管芯的背侧可以安装到具有良好的导电性和导热性的引线框535。二极管的顶部金属(即，阳极A1/A2)可以包括类似的金属层，使得二极管管芯的顶部可以安装到具有良好的导电性和导热性的引线框535。此外，晶体管管芯两者和二极管管芯两者可以共享一个或更多个管芯附接工艺。
在本发明的一些实施方案中，顶部金属和/或背侧金属可以包括具有各个层的金属堆叠部以提供可接合的接触表面，使得导电结构(接合线、带、铜夹、拉片(tab)、引线等)可以耦接到顶部。
在本发明的一些实施方案中，顶部金属和/或背侧金属可以包括扩散阻挡部和/或焊盘金属。与保护层耦接的扩散阻挡部可以帮助防止保护层与布置在扩散阻挡部的顶部上的其他层混合。例如，对于包含Au的保护层和包含Al的焊盘金属而言，扩散阻挡部可以帮助防止保护层和焊盘金属扩散进彼此中并且形成例如Au5Al2和AuAl2的高电阻性的金属间化合物。此外，根据保护层和焊盘金属的构成，扩散阻挡部也可以用作粘合层。用于扩散阻挡部的可接受的材料可以包括Ni、Pt、Mo、W、TiW、氮化钛(TiN)和/或Cr。在一个实施方案中，扩散阻挡部包括底部的Ti层(其极好地粘合至保护层和介电层两者)和上部的Ni层、Pt层、W层、TiW层，或者类似的扩散阻挡层。扩散阻挡部的厚度可以根据所关注的工艺(例如，覆盖率)以及其他因素而变化。在一些实施方案中，例如，扩散阻挡部的厚度可以在25nm厚和400nm厚之间。
焊盘金属提供一种可以形成为接合线(和/或其他类型)的可接合表面。例如，通常使用厚的铝(Al)线接合以形成功率电子器件中的接触部。更大直径(例如，50μm至500μm)的Al线为半导体器件提供高电流和低电阻的路径。在一些实施方案中，焊盘金属可以包括Al，其容易沉积，价廉，并且可容易接合到Al接合线。另外或可替代地，可以使用其他材料如Cu。此外，焊盘金属和/或扩散阻挡部的物理特性和/或图案可以由材料去除工艺(例如光刻湿法蚀刻)界定。
焊盘金属的厚度可以根据组成、期望的功能性和/或其他因素而变化。焊盘金属可以相对厚以帮助确保焊盘金属的结构完整性可以承受后续的线接合工艺。具体地，Al线接合工艺对焊盘金属施加大的力。厚的焊盘金属可以消减这些力以防止对下面的GaN器件层的损坏。在一些实施方案中，例如，焊盘金属的厚度可以在2μm和6μm之间。在一个实施方案中，厚度在3.5μm至4.5μm的范围内。
晶体管Q1和Q2可以使用与线接合、带接合、铜夹和/或其他接触法兼容的顶侧金属(即，源电极s1和s2)以分别与管脚531A和531B接触。二极管D1和D2的背侧金属可以包括类似的金属层，使得当这些器件安装为顶侧向下时，面向上的背侧金属与相同的顶侧接触法兼容以与管脚536进行接触。此外，晶体管管芯和二极管管芯可以共享一个或更多个管芯顶侧接触工艺。例如，在相同的工艺步骤期间，铜夹可以附接到两个管芯的面向上的表面。
用于提供可接合的接触金属的技术可以与用于提供可焊接的接触金属的技术联用。用于提供可焊接的接触金属的这些技术也在2012年9月12日提交的题为“Bondable Top Metal Contact for Gallium Nitride PowerDevices”的美国专利申请第13/611,467号中讨论，其全部公开内容通过引用并入本文中用于所有目的。
还应注意的是，本文中描述的包覆成型(overmold)封装件使用在常规设计中未使用的安装配置。参照图5A和图5B，GaN二极管D1和D2安装在引线框上，衬底面向上。在常规设计中，由于对于每个晶体管和二极管使用单独的封装件，所以不存在通过以非典型的衬底向上的配置的方式来安装晶体管或二极管所提供的益处。然而，在本文中所述的实施方案中，为了提供所示的到引线框的连接，在安装之前将适合的器件倒装为衬底向上提供了使用常规技术不能实现的益处。
共同封装GaN晶体管和GaN二极管还减小了由单独封装器件和在两个封装件之间使用互连所产生的另外的寄生效应。单独的封装件之间的互连越长和越薄，所引起的电感和电阻就越大。在电路板上将单独的封装件安装得更加远离放大了该问题，导致作为这些电感的振铃在高电流和高电压下转换并且快速变换，这同样引起EMI问题。增大的EMI产生高频辐射，这可以负面影响安装在与GaN晶体管和GaN二极管封装件相同的电路板上的其他器件。
如图示，所得的共同封装GaN晶体管与GaN二极管的封装件可以比使用常规技术的常规硅封装件小得多。例如，虽然用于600V/5A的硅晶体管的常规TO220封装件和用于600V/5A的硅二极管的单独的封装件各测量为约10mm×15mm，但是两个600V/5A的GaN晶体管和两个600V/5A的GaN二极管可以共同封装在5mm×5mm的封装件中。因此，用于GaN电子电路的电子封装件可以比用于相应的硅电子电路的封装件小10倍至100倍。在常规的TO220封装件中，拉片可以在不同的电压下进行，因此被附接到单独的散热器，这使得硅器件和电路的常规TO220封装件甚至更大。
此外，可以用于本文中描述的共同封装的GaN晶体管和GaN二极管的双平面无引线的封装件的成本可以远少于传统的TO220封装件(例如，每封装件成本的25％至75％)。共同封装的GaN器件减小的尺寸和体积导致电路板空间减小，另外降低了电路板及其外壳的组装和制造成本。此外，由于实施方案可以仅使用一个引线框和一个散热器，所以进一步减少了材料和制造成本。出于至少这些原因，用于制造和制作GaN封装件的方法和***比常规方法和***更具有成本效益和效率。
再次参照图5B，电子封装件500-A包括引线框535和多个管脚。两个GaN晶体管和两个GaN二极管安装在引线框535上。转至每个GaN晶体管和GaN二极管，GaN晶体管包括漏极区、漂移区、源极区以及栅极区。漏极区包括GaN衬底和漏极接触部，漂移区包括耦接到GaN衬底的第一GaN外延层，源极区通过漂移区与GaN衬底分离并且包括源极接触部，并且栅极区包括耦接到第一GaN外延层的第二GaN外延层和栅极接触部。GaN二极管各自包括阳极区和阴极区。阴极区包括GaN衬底和阴极接触部，并且阳极区包括耦接到GaN衬底的第三GaN外延层和阳极接触部。第一GaN晶体管Q1的漏极接触部、第二GaN晶体管Q2的漏极接触部、第一GaN二极管D1的阳极接触部以及第二GaN二极管D2的阳极接触部电连接到引线框535。
图6是示出了根据本发明的一个实施方案的制造其中一组垂直GaN晶体管与一组GaN二极管共同封装的GaN基电子封装件的方法的简化流程图。该方法包括布置包括引线框和多个管脚的封装件(602)。接下来，布置一组GaN晶体管(604)。在一个实施方案中，布置两个GaN晶体管用于如本文中所述的共同封装。每个GaN晶体管可以包括漏极区、漂移区、源极区以及栅极区。在一些实施方案中，漏极区可以包括GaN衬底和漏极接触部。源极区可以包括耦接到GaN衬底的第一GaN层和源极接触部。栅极区可以包括耦接到GaN衬底的第二GaN层和栅极接触部。该方法还包括将该组GaN晶体管中的第一GaN晶体管的漏极接触部和该组GaN晶体管中的第二GaN晶体管的漏极接触部连接到引线框(606)。
在一个实施方案中，GaN衬底是n型氮化镓衬底，并且漂移区可以是耦接到GaN衬底的前表面的第一GaN外延层。第一GaN外延层的特征在于第一掺杂剂浓度，例如掺杂剂浓度为1×1014cm-3至1×1018cm-3的n型掺杂。第一GaN外延层的厚度根据用于形成层和器件设计的工艺可以变化。例如，使用同质外延技术，第一GaN外延层的厚度可以在1μm和100μm之间。栅极区可以是具有与之后耦接到第一GaN外延部的第一GaN外延层相反类型的第二GaN外延层。第二GaN外延层的掺杂剂浓度可以超过第一GaN外延层的掺杂剂浓度。例如，第二GaN外延层的p型掺杂剂浓度可以等于或大于1×1018cm-3。第二GaN外延层的厚度根据用于形成层和器件设计的工艺可以变化。在一些实施方案中，第二GaN外延层的厚度可以在0.1μm和5μm之间。
该方法还包括布置一组GaN二极管(例如，两个GaN二极管)，每个GaN二极管包括阳极区和阴极区(608)。阴极区可以包括GaN衬底和阴极接触部。阳极区可以包括耦接到GaN衬底的GaN外延层和阳极接触部。该方法包括将第一GaN二极管的阳极接触部和第二GaN二极管的阳极接触部连接到引线框(610)，引线框还与第一GaN晶体管的漏极接触部和第二GaN晶体管的漏极接触部连接。
GaN二极管的GaN外延层可以耦接到GaN衬底的前表面，并且可以具有与GaN晶体管的第一GaN外延层类似的特性。
在一个优选实施方案中，该方法还包括将第一GaN二极管的阴极接触部和第二GaN二极管的阴极接触部电连接到引线框的多个管脚中的第一管脚(612)。在本发明的一个实施方案中，为了容纳高的电流，第一GaN二极管的阴极接触部和第二GaN二极管的阴极接触部可以电连接到一个或更多个另外的管脚。第一GaN晶体管的源极接触部和第二GaN晶体管的源极接触部分别电连接到多个管脚中的第三管脚和第四管脚(614)，并且栅极接触部分别电连接到多个管脚中的第五管脚和第六管脚(616)。
应理解的是，图6所示的特定步骤提供了根据本发明的一个实施方案的制造垂直功率器件的具体方法。根据替代实施方案，也可以执行其他步骤顺序。例如，本发明的替代实施方案可以以不同顺序执行上面概述的步骤。此外，图6所示的个别步骤可以包括多个子步骤，其可以以适合于个别步骤的各种顺序来执行。此外，可以根据具体应用增加或去除附加的步骤。本领域的一个普通技术人员应当认识到许多变化方案、修改方案以及替代方案。
也应该理解，本文中所述的实施例和实施方案仅为说明性目的并且本领域的一个普通技术人员可根据实施例和实施方案提出各种修改或改变并且所述各种修改或改变包括在该申请的精神和范围以及所附权利要求的范围之内。

Claims (20)

1.一种电子封装件，包括：
引线框；
多个管脚；
第一氮化镓(GaN)晶体管，所述第一GaN晶体管包括源极、栅极和漏极，其中所述第一GaN晶体管的所述源极电连接到所述引线框；
第二GaN晶体管，所述第二GaN晶体管包括源极、栅极和漏极，其中所述第二GaN晶体管的所述漏极电连接到所述引线框；
第一GaN二极管，所述第一GaN二极管包括阳极和阴极，其中所述第一GaN二极管的所述阳极电连接到所述引线框；以及
第二GaN二极管，所述第二GaN二极管包括阳极和阴极，其中所述第二GaN二极管的所述阳极电连接到所述引线框。
2.根据权利要求1所述的电子封装件，其中，
所述第一GaN晶体管的所述源极电连接到所述多个管脚中的第一管脚；
所述第一GaN晶体管的所述栅极电连接到所述多个管脚中的第二管脚；
所述第二GaN晶体管的所述源极电连接到所述多个管脚中的第三管脚；
所述第二GaN晶体管的所述栅极电连接到所述多个管脚中的第四管脚。
3.根据权利要求2所述的电子封装件，其中所述第一管脚和所述第三管脚是接地管脚。
4.根据权利要求2所述的电子封装件，其中所述第一GaN晶体管的所述漏极以及所述第二GaN晶体管的所述源极和所述栅极的所述电连接包括线接合、带接合或铜夹中的至少之一。
5.根据权利要求1所述的电子封装件，其中：
所述第一二极管的所述阳极与所述引线框之间的所述电连接包括环氧树脂、共晶、烧结或焊接中的至少之一；并且
所述第二二极管的所述阳极与所述引线框之间的所述电连接包括环氧树脂、共晶、烧结或焊接中的至少之一。
6.根据权利要求1所述的电子封装件，其中：
所述第二GaN晶体管的所述漏极与所述引线框之间的所述电连接包括环氧树脂、共晶、烧结或焊接中的至少之一；并且
所述第一GaN晶体管的所述漏极与所述引线框之间的所述电连接包括环氧树脂、共晶、烧结或焊接中的至少之一。
7.根据权利要求1所述的电子封装件，其中所述氮化镓基电子封装件电耦接到电路板并且附接到电路板，其中所述引线框被配置成将来自所述第一GaN晶体管的所述漏极、所述第二GaN晶体管的所述漏极、所述第一GaN二极管的所述阳极以及所述第二GaN二极管的所述阳极的电流直接传导至所述电路板。
8.根据权利要求1所述的电子封装件，还包括附接到所述引线框的一个或更多个散热器。
9.根据权利要求1所述的电子封装件，其中所述第一GaN晶体管的所述漏极和所述第二GaN晶体管的所述漏极包括可焊接的金属堆叠部。
10.根据权利要求1所述的电子封装件，其中所述第一GaN晶体管的所述源极和所述第二GaN晶体管的所述源极包括可接合的金属堆叠部。
11.一种制造电子封装件的方法，所述方法包括：
布置包括引线框和多个管脚的封装件；
布置一组氮化镓(GaN)晶体管，每个所述GaN晶体管包括漏极接触部、源极接触部和栅极接触部；
将所述一组GaN晶体管中的第一GaN晶体管的所述漏极接触部和所述一组GaN晶体管中的第二GaN晶体管的所述漏极接触部连接到所述引线框；
布置一组GaN二极管，每个所述GaN二极管包括阳极接触部和阴极接触部；并且
将第一GaN二极管的所述阳极接触部和第二GaN二极管的所述阳极接触部连接到所述引线框。
12.根据权利要求11所述的方法，还包括：
将所述第一GaN二极管的所述阴极接触部电连接到所述多个管脚中的第一管脚；
将所述第二GaN二极管的所述阴极接触部电连接到所述多个管脚中的所述第一管脚；
将所述第一GaN晶体管的所述源极接触部电连接到所述多个管脚中的第二管脚；
将所述第一GaN晶体管的所述栅极接触部电连接到所述多个管脚中的第三管脚；
将所述第二GaN晶体管的所述源极接触部电连接到所述多个管脚中的第四管脚；
将所述第二GaN晶体管的所述栅极接触部电连接到所述多个管脚中的第五管脚。
13.根据权利要求12所述的方法，其中所述第二管脚和所述第四管脚是接地管脚。
14.根据权利要求12所述的方法，其中所述第一GaN二极管的所述阴极接触部、所述第二GaN二极管的所述阴极接触部、所述第一GaN晶体管的所述源极接触部、所述第一GaN晶体管的所述栅极接触部、所述第二GaN晶体管的所述源极接触部、以及所述第二GaN晶体管的所述栅极接触部的电连接包括线接合、带接合或铜夹中的至少之一。
15.根据权利要求12所述的方法，其中所述第一GaN晶体管的所述漏极接触部和所述第二GaN晶体管的所述漏极接触部的电连接包括环氧树脂粘合、共晶形成、烧结或焊接中的至少之一。
16.根据权利要求12所述的方法，其中所述第一GaN二极管的所述阳极接触部和所述第二GaN二极管的所述阳极接触部的电连接包括环氧树脂粘合、共晶形成、烧结或焊接中的至少之一。
17.根据权利要求11所述的方法，还包括将所述电子封装件附接到电路板，其中所述引线框被配置成将来自所述第一GaN晶体管的所述漏极接触部、所述第二GaN晶体管的所述漏极接触部、所述第一GaN二极管的所述阳极接触部、以及所述第二GaN二极管的所述阳极接触部的电流直接传导至所述电路板。
18.根据权利要求11所述的方法，其中：
所述第一GaN晶体管包括在所述漏极接触部上的可焊接的金属堆叠部以及在所述源极接触部和所述栅极接触部中的每个上的可接合的金属堆叠部；以及
所述第二GaN晶体管包括在所述漏极接触部上的可焊接的金属堆叠部以及在所述源极接触部和所述栅极接触部中的每个上的可接合的金属堆叠部。
19.根据权利要求11所述的方法，其中：
所述第一GaN二极管包括在所述阳极接触部上的可焊接的金属堆叠部和在所述阴极接触部上的可接合的金属堆叠部；以及
所述第二GaN二极管包括在所述阳极接触部上的可焊接的金属堆叠部和在所述阴极接触部上的可接合的金属堆叠部。
20.根据权利要求11所述的方法，还包括将所述第二GaN晶体管的所述源极接触部电连接到所述多个管脚中的第五管脚。
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