CN104637966A - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明涉及半导体器件及其制造方法。提供一种具有高灵敏度，产生较少模糊现象并能提供高可靠性图像的光电转换元件的半导体器件。半导体器件具有半导体衬底，第一p型外延层，第二p型外延层以及第一光电转换元件。第一p型外延层形成在半导体衬底的主表面上。第二p型外延层形成为覆盖第一p型外延层的上表面。第一光电转换元件形成在第二p型外延层中。第一和第二p型外延层每个都由硅制成，并且第一p型外延层具有高于第二p型外延层的p型杂质浓度。

Description

半导体器件及其制造方法
相关申请交叉引用
将2013年11月8日提交的日本专利申请No.2013-232371的公开内容，包括说明书、附图和摘要，整体并入本文作为参考。
技术领域
本发明涉及一种半导体器件以及制造该器件的方法，特别地，涉及一种具有光电转换元件的半导体器件以及制造该器件的方法。
背景技术
诸如CCD(电荷耦合器件)图像传感器以及CMOS(互补金属氧化物半导体)图像传感器的半导体成像装置需要具有高S/N比以便提供高图像质量。这意味着S(信号)的提高需要高饱和信号水平以及对光信号的高灵敏度，而N(噪声)的降低需要低暗电流值。
在上述半导体成像器件中，光电转换元件中通过入射光的光电转换而获得的收集电子效率的提高需要增强对输入信号的灵敏度。特别地，长波长区域中的光信号仍然可能穿透像素区且难以致使光电转换，这会劣化光电转换元件对于收集光的效率。
此外，当提供至一个光电转换元件并在像素区深度穿透的光在其例如到达半导体成像器件的衬底时被光电转换时，例如存在光电转换电子通过衬底泄漏进相邻于该一个光电转换元件的另一光电转换元件中的可能性。而且当输入超过饱和信号水平的光信号水平时，存在电子泄漏进相邻于被输入该光信号的该一个光电转换元件的另一光电转换元件的可能。这种电子的泄漏，即所谓的模糊现象，即使有的话也会劣化该一个光电转换元件的电子检测灵敏度，并且对于检测过剩电子来说，检测信号的噪声增大会导致S/N比的下降。
用于抑制这种现象的技术例如公开于日本未审专利申请公布No.2008-91781(专利文献1)，日本未审专利申请公布No.2007-13177(专利文献2)以及日本未审专利申请公布No.2008-98601(专利文献3)中。
[专利文献]
[专利文献1]日本未审专利申请公布No.2008-91781
[专利文献2]日本未审专利申请公布No.2007-13177
[专利文献3]日本未审专利申请公布No.2008-98601
发明内容
可以通过增大在其中希望发生用于提供可由光电转换元件收集的电子的光电转换的区域深度来提高光电转换效率。在上述各个专利文献中，通过形成上述区域作为外延层，与通过离子注入技术形成相比，可以增大该区域的深度。以这种方式，可以增加希望发生光电转换的区域的深度。但是上述各个文献具有如下问题。
在专利文献1中，形成在p型半导体衬底上的n型半导体层具有光电转换部。在这种情况下，n型半导体层中作为少数载流子的空穴移动至光电转换部，但是空穴的迁移率小于电子的迁移率并且在移动期间发生复合的概率高。因此会降低光电转换部的电信号的灵敏度。
在专利文献2中，硅衬底在其上具有硅锗外延层。由不同于衬底的材料制成的薄膜的形成会加速它们之间界面处的生成和复合，产生泄漏电流并劣化CMOS图像传感器的S/N比。
在专利文献3中，仅单一p型外延层形成在衬底上。在这种情况下，外延层深度的增大会改善从红色滤光器入射进入外延层中的光的转换比，但是存在不能克服另一问题，例如模糊现象抑制效果的劣化的可能性。
将从本文说明书和附图使得本发明的另外的问题和新颖的特征显而易见。
根据本发明一个实施例的半导体器件具有：半导体衬底，第一p型外延层，第二p型外延层以及第一光电转换元件。半导体衬底在其主表面上具有第一p型外延层。第二p型外延层覆盖第一p型外延层。第二p型外延层内具有第一光电转换元件。第一和第二p型外延层每个都由硅制成并且第一p型外延层具有高于第二p型外延层的p型杂质浓度。
根据另一实施例的半导体器件具有：半导体衬底，掩埋杂质层，p型外延层以及第一光电转换元件。半导体衬底在其中具有掩埋杂质层。掩埋杂质层在其上具有p型外延层。p型外延层在其中具有第一光电转换元件。掩埋杂质层和p型外延层每个都由硅制成并且掩埋杂质层具有高于p型外延层的p型杂质浓度。
根据一个实施例的制造半导体器件的方法包括如下步骤：提供具有主表面的半导体衬底，在主表面上形成第一p型外延层，形成第二p型外延层以便覆盖第一p型外延层的上表面，以及在第二p型外延层中形成第一光电转换元件。第一和第二p型外延层每个都由硅制成并且第一p型外延层具有高于第二p型外延层的p型杂质浓度。
根据本发明的一个实施例，第二p型外延层能使光电转换元件检测已经通过更深区域中的光电转换而获得的电子，从而以高灵敏度驱动第一光电转换元件，并且同时，第一p型外延层用作减小模糊现象的阻挡层。这致使S/N比的改善并且由此获得具有提高了可靠性的图像。
虽然在本发明的该另一实施例中，该一个实施例的第一p型外延层由掩埋杂质层替代，并且该一个实施例的第二p型外延层由p型外延层替代，但是该另一实施例基本上具有类似于该一个实施例的优点。
在采用根据本发明的该一个实施例的制造方法制造的半导体器件中，第二p型外延层能使光电转换元件检测通过已经发生在更深区域中的光电转换产生的电子，由此以高灵敏度驱动第一光电转换元件，并且同时，第一类型外延层用作用于减小模糊现象的阻挡层。因此，能提供具有改善了S/N比并能提供高可靠的图像的半导体器件。
附图说明
图1是示出根据一个实施例的晶片形式的半导体器件的示意平面图；
图2是由图1的虚线包围的区域II的示意图；
图3是示出图2的像素部的构造的示意平面图；
图4是示出第一实施例的像素部的构造的示意截面图；
图5是示出制造根据第一实施例的半导体器件的方法的第一步骤的示意截面图；
图6是示出制造根据第一实施例的半导体器件的方法的第二步骤的示意截面图；
图7是示出制造根据第一实施例的半导体器件的方法的第三步骤的示意截面图；
图8是示出制造根据第一实施例的半导体器件的方法的第四步骤的示意截面图；
图9是示出制造根据第一实施例的半导体器件的方法的第五步骤的示意截面图；
图10是示出制造根据第一实施例的半导体器件的方法的第六步骤的示意截面图；
图11是示出第一实施例的比较实例中的像素部的构造的示意截面图；
图12是通过光的波长示出发生光电转换的深度和电子收集效率之间关系的曲线图；
图13是示出第一实施例和比较实例中来自红光和绿光的电子的收集效率的曲线图；
图14是示出第二p型外延层的膜厚和内量子效率之间关系的曲线图；
图15是通过衬底中形成的缺陷的存在或不存在示出第二p型外延层的膜厚，内量子效率以及电子串扰之间关系的曲线图；
图16是示出第二实施例中的像素部的构造的示意截面图；
图17是示出制造根据第二实施例的半导体器件的方法的第一步骤的示意截面图；
图18是示出制造根据第二实施例的半导体器件的方法的第二步骤的示意截面图；
图19是示出制造根据第二实施例的半导体器件的方法的第三步骤的示意截面图；
图20是示出制造根据第二实施例的半导体器件的方法的第四步骤的示意截面图；
图21是示出制造根据第二实施例的半导体器件的方法的第五步骤的示意截面图；
图22是示出第三实施例的像素部的构造的示意截面图；
图23是示出制造根据第三实施例的半导体器件的方法的第一步骤的示意截面图；
图24是示出制造根据第三实施例的半导体器件的方法的第二步骤的示意截面图；
图25是示出制造根据第三实施例的半导体器件的方法的第三步骤的示意截面图；
图26是示出制造根据第三实施例的半导体器件的方法的第四步骤的示意截面图；
图27是示出第四实施例中的像素部的构造的示意截面图；
图28是示出制造根据第四实施例的半导体器件的方法的第一步骤的示意截面图；
图29是示出制造根据第四实施例的半导体器件的方法的第二步骤的示意截面图；
图30是示出第五实施例中的像素部的构造的示意截面图；
图31是示出第六实施例中的像素部的构造的示意截面图；
图32是示出第七实施例中的像素部的构造的示意截面图；
图33是示出制造根据第七实施例的半导体器件的方法的一个步骤的示意截面图；
图34是示出第八实施例中的像素部的构造的示意截面图；
图35是示出第九实施例中的像素部的构造的示意截面图；
图36是示出制造根据第九实施例的半导体器件的方法的第一步骤的示意截面图；
图37是示出制造根据第九实施例的半导体器件的方法的第二步骤的示意截面图；
图38是示出制造根据第九实施例的半导体器件的方法的第三步骤的示意截面图；
图39是示出第十实施例中的像素部的构造的示意截面图；
图40是示出制造根据第十实施例的半导体器件的方法的第一步骤的示意截面图；
图41是示出制造根据第十实施例的半导体器件的方法的第二步骤的示意截面图；
图42是示出制造根据第十实施例的半导体器件的方法的第三步骤的示意截面图；
图43是示出第十一实施例中的像素部的构造的示意截面图；
图44是示出制造根据第十一实施例的半导体器件的方法的第一步骤的示意截面图；
图45是示出制造根据第十一实施例的半导体器件的方法的第二步骤的示意截面图；以及
图46是示出根据一个实施例的半导体器件的像素部的构造要点的示意截面图。
具体实施方式
以下将根据一些附图说明一个实施例。
(第一实施例)
首先将参考图1至3说明根据一个实施例的半导体器件的半导体衬底的主表面上的元件形成区的布置。
如图1所示，半导体器件形成在具有作为基底的半导体衬底SUB的半导体晶片SCW上。半导体晶片SCW具有其中将要形成多个半导体成像器件的多个芯片区IMC。芯片区IMC每个都具有矩形平面形状且它们布置成矩阵。芯片区IMC之间具有划线区DLR。
如图2所示，芯片区IMC每个都具有像素部和***电路部。像素部位于芯片区IMC中心并且***电路部位于围绕像素部的区域中。
如图3所示，像素部主要具有转移晶体管TMI、放大晶体管AMI以及选择晶体管SMI，并且例如由它们构成的多个所谓的固体成像器件以矩阵布置。在图3中，多个晶体管TMI布置成矩阵。虽然放大晶体管AMI和选择晶体管SMI的数量分别仅为一个，但是替代地，多个放大晶体管AMI或多个选择晶体管SMI可以被布置成矩阵。
转移晶体管TMI具有转移栅Tx，光电二极管PD以及电容区FD。转移栅Tx是用作转移晶体管TMI的栅电极的区域。光电二极管PD是用于通过光电转换将入射光转换成电信号，即，诸如电子的电荷的光电转换元件。光电二极管PD部分地是用于在其接收光时提供电荷的区域，因此当整个转移晶体管TMI被认为是MOS(金属氧化物半导体)晶体管时，光电二极管PD对应于晶体管的源极区。电容区FD对应于常规MOS晶体管的漏极区，因为其将由光电二极管PD提供的电荷转换成电信号(电压)并将它们转移给另一晶体管(例如将在下文说明的放大晶体管AMI)。因此转移晶体管TMI整体被认为是具有类似于MOS晶体管的构造的晶体管。
放大晶体管AMI是用于放大通过光电二极管PD处的光电转换而获得的信号电荷的MOS晶体管。转移晶体管TMI是用于将光电二极管PD处的转换之后积累的信号电荷转移至放大晶体管AMI的MOS晶体管。选择晶体管SMI是用于选择布置成矩阵的像素耦接到的行选择线中的任一个并选择将要耦接至该行选择线的像素的MOS晶体管。
形成作为隔离区的沟槽隔离TI以便围绕各个晶体管TMI、AMI、SMI(包括其中将要形成放大晶体管AMI和选择晶体管SMI的有源区ACR)。
参考图4，以下将详细说明构成作为本实施例的半导体器件的半导体成像器件的光电二极管PD以及包括光电二极管PD的转移晶体管TMI的构造。
图4是沿图3的线IV-IV截取的部分的示意截面图。如图4所示，包括图3中所示的光电二极管PD的转移晶体管TMI形成在对应于图1的半导体衬底SUB的p型衬底PSB1的主表面SI上。p型衬底PSB1例如是由硅制成的p型衬底。
p型衬底PSB1在其主表面S1上具有通过所谓的外延生长而形成的第一p型外延层PE1。第一p型外延层PE1具有由通过所谓的外延生长而形成的第二外延层PE2覆盖的上表面。在图4中，特别是在左侧上，形成第二外延层PE2以便覆盖第一p型外延层PE1的上表面。第一外延层PE1和第二外延层PE2每个都由硅制成。第一p型外延层PE1具有高于第二p型外延层PE2的p型杂质浓度。特别是在本实施例中，第一p型外延层PE1可以具有高于p型衬底PSB1的p型杂质浓度。第二外延层PE2具有大于第一外延层PE1的厚度。
第二外延层PE2具有两个像素区，即沿p型衬底PSB1的主表面S1的方向布置的第一像素区RPx和第二像素区GPx。第一像素区RPx和第二像素区GPx由特别是相对接近第二p型外延层PE2的表面的浅区中的沟槽隔离TI围绕。这意味着第一像素区RPx和第二像素区GPx通过夹在其间的沟槽隔离TI而彼此电绝缘。
第一像素区RPx和第二像素区GPx在第二p型外延层PE2的表面处(图4的上侧)分别具有转移晶体管TMI。第一像素区RPx的转移晶体管TMI主要具有光电二极管PD1(第一光电转换元件)、电容区FD、栅极绝缘膜GI以及转移栅Tx。
光电二极管PD1存在于形成在第二p型外延层PE2的表面中的p型区SPR的正下方。换言之，光电二极管PD1掩埋在第二p型外延层PE2中。电容区FD布置在第二外延层PE2的表面中并与光电二极管PD1间隔一定距离。转移栅Tx经由在光电二极管PD1和电容区FD之间夹着的区域中的栅极绝缘膜GI而位于第二外延层PE2的表面上。
表面p型区SPR是形成在光电二极管PD1的正上方并具有高于第二p型外延层PE2的p型杂质浓度的区域。保护环GR是形成在第二p型外延层PE2的表面上并且同时形成在光电二极管PD1的侧部上(沟槽隔离TI)并具有高于第二p型外延层PE2的p型杂质浓度的区域。这些区域SPR和GR每个都形成为抑制光电二极管PD1附近的耗尽层的扩展以及光电子的复合(消失)。
第二像素区GPx的转移晶体管TM1具有基本上类似于第一像素区RPx的转移晶体管TMI的构造，除形成光电二极管PD2(第二光电转换元件)以代替构成转移晶体管TMI的光电二极管PD1之外。类似于光电二极管PD1，光电二极管PD2因此掩埋在第二p型外延层PE2中。
光电二极管PD1和PD2，以及电容区FD每个都形成为第二p型外延层PE2中的n型杂质区，并且它们分别作为n型MOS晶体管的源极区和漏极区。光电二极管PD1是具有将入射在其上的光进行光电转换的功能的器件。入射光到电子的转换(光电转换)本身无需发生在作为n型杂质区的光电二极管PD1中，并且如将在下文说明的，其可发生在诸如p型外延层PE2或p型衬底PSB1的其他区域中。但是n型杂质区具有收集由光转换的电子的作用，因此本文所用术语“光电二极管PD1”和“光电二极管PD2”定义为意指收集由光电转换形成的电子的区域。
在图3中，图4的光电二极管PD1和光电二极管PD2都被称为“光电二极管PD”。光电二极管PD1和光电二极管PD2在入射在其上的光的平均波长方面彼此不同。
更具体地，光电二极管PD1具备未示出的红色滤光器，因此其通过红色滤光器将照射在光电二极管PD1的光接收为红光。类似地，光电二极管PD2例如具备未示出的绿色滤光器，因此其通过绿色滤光器将照射在光电二极管PD2的光接收为绿光。光电二极管PD2可以具备蓝色滤光器以替代绿色滤光器。
因此，光电二极管PD1可以接收的光是红光，并且其具有相对长的平均波长(可见光中最长的波长)。另一方面，光电二极管PD2接收具有短于光电二极管PD1可以接受的光的平均波长的光(绿或蓝光)。因为第一像素区RPx和第二像素区GPx在沿p型衬底PSB1的主表面S1的方向上布置，因此光电二极管PD1和光电二极管PD2在沿p型衬底PSB1的主表面SB1的方向上布置。
在第二像素区GPx中，光电二极管PD2在其下以及在第二外延层PE2中具有第一注入区PJ1(第一p型杂质区)。通过所谓的离子注入技术形成第一注入区PJ1以便覆盖上表面(因此与第一p型外延层PE1的上表面接触)，并且其具有高于第二p型外延层PE2的p型杂质浓度。
另一方面，如上所述，包括了光电二极管PD1的第一像素区RPx以及包括了光电二极管PD2的第二像素区GPx在它们之间的边界区处具有用于将这些区域彼此电绝缘的沟槽隔离TI。第二p型外延层PE2中的沟槽隔离TI在沟槽隔离的正下方具有第二注入区PJ2(第二p型杂质区)。第二注入区PJ2通过所谓的离子注入技术形成。第二注入区PJ2具有高于第二p型外延层PE2的p型杂质浓度。
形成在第二像素区GPx中的第一注入区PJ1优选相对于附图中的水平方向延伸至第一像素区RPx和第二像素区GPx之间的边界部。在这种情况下，形成第二注入区PJ2以便到达边界部处的第一注入区PJ1的上表面(以便在第一注入区PJ1的上表面上使第二注入区与第一注入区PJ1接触)。而且，第二注入区PJ2优选形成为在最上部与正上方的沟槽隔离TI接触。换言之，第二注入区PJ2优选形成在第一像素区RPx和第二像素区GPx之间的边界部处，以便在被夹在其间的同时将第一注入区PJ1和沟槽隔离TI彼此耦接。
但是优选的是第一注入区PJ1仅形成在第二像素区GPx中以及第一像素区RPx和第二像素区GPx之间的边界部处，并且不形成在第一像素区RPx中。因为第一注入区PJ1形成在第二像素区GPx中的第二p型外延层PE2中的最下侧(p型衬底PSB1的侧面上)上，因此第二像素区GPx中的第二p型外延层PE2的厚度显然小于第一像素区RPx中的第二p型外延层PE2的厚度。
通过将第二p型外延层PE2的p型杂质浓度设定为小于第一p型外延层PE1以及第一和第二注入区PJ1和PJ2的杂质浓度，可以将内部残余的缺陷密度控制得尽可能低。另一方面，将p型衬底PSB1中的缺陷密度控制得尽可能高。因此p型衬底PSB1中残余的缺陷密度高于第二p型外延层PE2的缺陷密度。
p型衬底PSB1具有(多个)微小缺陷D1和扩展缺陷D2a的混合物。术语“缺陷密度”是指微小缺陷D1和扩展缺陷D2a两者的密度或仅扩展缺陷D2a的密度。
控制p型衬底PSB1中的缺陷密度以便使p型衬底PSB1中作为少数载流子的电子寿命足够短于p型外延层PE2中的电子的载流子寿命，例如10ns以上但不大于500ns。
通过热处理致使p型衬底PSB1中被称为“BMD”(体微小缺陷)的微小氧化物沉淀核的生长而形成微小缺陷D1。通过热处理p型衬底PSB1同时将诸如氩或硅的杂质元素通过离子注入技术引入p型衬底PSB1中而形成扩展缺陷D2a。它们是由于由此引入的杂质元素而产生的缺陷(第二扩展缺陷)。
参考图5至10，将说明制造构成作为本实施例的半导体器件的半导体成像器件的光电二极管PD以及包括光电二极管PD的转移晶体管TMI的方法。在图5至10中，示出类似于图4的区域处理。
如图5中所示，首先，提供是例如由硅制成的p型衬底并具有主表面S1的p型衬底PSB1。p型衬底PSB1具有p型杂质浓度，例如优选5E14cm-3以上但是不大于1E16cm-3的硼浓度。形成p型衬底PSB1以便具有等于将在下文说明的第二p型外延层PE2中的杂质浓度的p型杂质浓度。通过采用一般公知方法热处理p型衬底PSB1，p型衬底PSB1中的氧形成为微小缺陷核Dc1，微小缺陷核Dc1例如是形成BMD的核。由此形成的多个微小缺陷核Dc1分散在p型衬底PSB1中。
如图6中所示，通过采用常规离子注入技术将例如硅或氩的杂质元素从p型衬底PSB1的主表面S1上方引入p型衬底PSB1。随后，通过一般公知方法再次热处理p型衬底PSB1，这样将诸如硅或氩的引入的杂质元素嵌入衬底中而作为诸如位错环的扩展缺陷D2a。通过这种热处理使微小缺陷核Dc1成长为微小缺陷D1。
采用离子注入技术引入的杂质元素的剂量优选是足以形成扩展缺陷的量，例如5E14cm-2以上。
如图7中所示，由硅制成的第一p型外延层PE1通过典型的外延生长形成在p型衬底PSB1的主表面S1上(以便与主表面S1的上表面接触)。第一p型外延层PE1例如包含作为p型杂质的硼。硼的浓度例如优选设定为4E17cm-3以上但不大于1E20cm-3。第一p型外延层PE1的厚度优选设定为0.5μm以上但不大于3μm，更优选1μm以上但不大于2μm。
如图8中所示，形成由硅制成的第二p型外延层PE2以便覆盖第一p型外延层PE1的上表面。第二p型外延层PE2也例如包含硼的p型杂质。硼的浓度例如优选设定为5E14cm-3以上但不大于1E16cm-3。优选设定为等于p衬底PSB1中包含的硼的浓度。虽然第二p型外延层PE2的厚度决定来自由光电二极管PD1收集的红光的空穴电子的收集灵敏度并根据半导体成像器件的设计方案改变，但是在***IR(红外)截止滤光器的可见光图像传感器的情况下，其基本上优选设定为2μm以上但不大于6μm，更优选3μm以上但不大于5μm。
如上所述的微小缺陷D1以及注入引发的缺陷D2a的形成使p型衬底PSB1的缺陷密度高于第二p型外延层PE2的缺陷密度。
随后，在第二p型外延层PE2的上表面中形成浅凹槽。本文所用术语“浅凹槽”是指足够浅而没有到达第二p型外延层PE2下的第一p型外延层PE1的凹槽。优选形成例如具有150nm以上但不大于400nm深度的沟槽。凹槽形成在平面图中，分别围绕第一像素区RPx和第二像素区GPx(其中将要形成沟槽隔离TI的区域)的区域中。
随后，例如通过采用典型的CVD(化学气相沉积)以例如氧化硅膜的绝缘膜填充凹槽。利用CMP(化学机械抛光)移除第二p型外延层PE2上的绝缘膜。以此方式形成沟槽隔离TI。
如图9中所示，通过采用典型光刻方法仅在由沟槽隔离TI围绕的第一像素区RPx中形成光刻胶PHR(感光体)的掩膜图案。可以形成这种掩膜图案以便包括第一像素区RPx和第二像素区GPx之间边界部的一部分。
随后，通过采用光刻胶PHR的掩膜图案，通过典型的离子注入形成第一注入区PJ1，以便覆盖在第二p型外延层PE2中并且在将要在第二像素区GPx中形成光电二极管PD2的区域下的第一p型外延层PE1的上表面。换言之，第一注入区PJ1形成在第二p型外延层PE2的最下部中(p型衬底PSB1一侧上)，以便具有高于第二p型外延层PE2的p型杂质浓度。作为一个实例，当第二p型外延层PE2具有4μm厚度时，以2.3MeV的能量和2E13cm-2的剂量注入硼杂质。
如图10中所示，仅在各由沟槽隔离TI围绕的第一像素区RPx和第二像素区GPx中，利用典型光刻方法形成光刻胶PHR(感光体)的掩膜图案。在这种情况下，例如，随后通过典型的离子注入技术将硼引入沟槽隔离TI的正下方。因此，第二注入区PJ2形成在第二p型外延层PE2中的第一像素区RPx(其中将要形成光电二极管PD1的区域)和第二像素区GPx(其中将要形成光电二极管PD2的区域)之间的边界部处。
提供将被引入的硼以便穿透沟槽隔离TI并到达正下方的第二p型外延层PE2。对于引入硼来说，优选采用多级注入。更具体地，在引入作为杂质的硼的同时分级地改变能量，例如在200keV至2.0MeV之间。这使得能形成具有高于第二p型外延层PE2的p型杂质浓度的第二注入区PJ2，并且同时使第二注入区PJ2在第二注入区的最下部与第一注入区PJ1接触。而且，还可以形成第二注入区PJ2以在该区域的最上部与沟槽隔离TI接触。注入之后是图10的光刻胶PHR的移除。
如图4中所示，通过典型的光刻方法并且通过将p型杂质元素注入沟槽隔离TI的底部以及沟槽隔离TI的侧部以在将要形成的光电二极管PD1和PD2的相应侧上形成保护环GR。
随后，分别在所需位置形成栅极绝缘膜GI和转移栅Tx。更具体地，通过热氧化处理在第二p型外延层PE2的上表面上形成栅极绝缘膜GI。在栅极绝缘膜GI上沉积将作为转移栅Tx的多晶硅膜等而作为栅电极。随后，将栅极绝缘膜GI和多晶硅等图案化成如图4中所示的栅极绝缘膜GI和转移栅Tx。
随后，在图4的转移栅Tx的左侧上的区域中，利用典型的光刻方法和离子注入技术形成n型杂质区。因此，光电二极管PD1形成在第一像素区RPx中且光电二极管PD2形成在第二像素区GPx中，因此它们在沿p型衬底PSB1的主表面S1的方向上布置在第二p型外延层PE2中。因此第一和第二像素区RPx和GPx在图4的转移栅Tx的右侧上的区域中具有电容区FD。光电二极管PD1和PD2形成在相邻于保护环GR的位置处。
虽未说明滤光器，但是第一像素区RPx具备红色滤光器并且第二像素区GPx具备绿色或蓝色滤光器。光电二极管PD2接收具有短于光电二极管PD1的平均波长的光。
光电二极管PD1和PD2在其正上方具有通过采用典型的光刻方法和离子注入技术形成的n型杂质区，并且因此具有表面p型区SPR。
最后，利用一般公知方法执行热处理以形成如图4中所示的结构。随后，将参考图11的比较实例和图12至15的曲线图说明本实施例的效果和优点。
如图11中所示，构成作为比较实例的半导体器件的半导体成像器件的光电二极管PD以及包括光电二极管PD的转移栅TMI的构造具有以下不同。具体来说，在图11中，采用n型衬底NSB替代p型衬底PSB1(但是允许采用p型衬底PSB1)。替代图4的第一p型外延层PE1，采用离子注入技术形成第一注入区PJ1。替代图4的第二p型外延层PE2，第一注入区PJ1在其上具有通过离子注入技术形成的第三注入区PJ3，并且第三注入区PJ3在其中具有光电二极管PD1和PD2等。在第一像素区RPx和第二像素区GPx之间的边界处采用离子注入技术形成第二注入区PJ2，以便到达第一注入区PJ1。
在本实施例中，采用外延生长形成p型外延层PE1和PE2。另一方面，在比较实例中，采用离子注入技术分别形成对应于它们的注入区PJ1和PJ3，但是它们由类似于本实施例的硅制成。
如图12所示，沿横坐标绘制入射在光电二极管上的光波长(nm)，同时在纵坐标上作为光吸收比(纵坐标上采用任意单位)绘制通过在半导体成像器件中已经被光电二极管接收的光的光电转换而产生的电子的吸收比。应当注意光电二极管形成在硅中。
由图12显而易见的是与收集区从光电二极管的表面延伸至浅区(2μm)相比，当收集区从形成表面延伸至深位置(4μm)时，通过具有特别长波长的(R(红))光的光电转换而产生的电子以非常高的比率被光电二极管收集。另一方面，当收集由具有短波长的(G(绿))光的光电转换而产生的电子时，在从表面仅延伸至较浅位置的收集区和从表面延伸至较深位置的收集区之间没有大的差异。在上述两种情况下，与由具有长波长的光产生的电子相比，电子都能以相对高的比率被光电二极管收集。
简言之，希望接收具有特别长波长的光，即红光的光电二极管容易在从半导体成像器件的表面起的深位置处收集由光电转换而产生的电子。换言之，希望用于红光的光电二极管在从半导体成像器件的表面起的深位置处具有对由光电转换而产生的电子的高灵敏度。
与短波长光相比，长波长光可能穿透进入半导体成像器件中的更深的位置。允许通过光电转换而产生在较深位置处收集电子的构造可提高光电二极管对于长波长光的灵敏度。
当采用离子注入技术形成其中如图11中所示形成接收长波长光的光电二极管PD1的p型区PJ3时，p型区PJ3不能具有大深度(如图11的第一注入区PJ1那样，有时通过离子注入技术在较深区域中形成薄膜，但是这取决于由此形成的区域的厚度或宽度)，因为离子注入技术不适于形成从表面延伸至相对深区域的杂质区。
因此，如图4所示，通过外延生长替代p型区PJ3而形成p型区PE2。因为通过外延生长形成的第二p型外延层PE2的厚度相对于通过离子注入技术形成的p型区PJ3而自由控制，因此可以形成从表面延伸至相对较深的区域的p型杂质区。这意味着图4的第二p型外延层PE2能比图11的第三注入区PJ3延伸至更深的位置。因此可以通过光电二极管PD1以高灵敏度收集已经发生在p型杂质区PE2的特别深的区域中的光电转换而产生的电子。因此，光电二极管PD1可以具有相对于电子的增强的灵敏度。
此外，因为采用外延生长形成p型外延层PE2，可以使p型外延层PE2中包含的残留缺陷密度小于相应地通过离子注入技术形成的区域中包含的残留缺陷密度。这使得光电二极管PD1以更高比率收集产生在p型外延层PE2中产生的电子。
在图13中，该柱状图示出图11中所示的比较实例以及图4中所示的本实施例的半导体成像器件中通过红光(具有635nm的波长)的光电转换产生的电子以及通过绿光(具有530nm的波长)的光电转换产生的电子中每一个的内部量子效率(纵坐标为任意单位)。本文所用的术语“内部量子效率”是指由光电二极管收集的通过转换获得的电子的收集比率。
由图13特别显而易见的是，如本实施例中那样，通过形成具有比比较实例的第三注入区PJ3的深度更深的深度的第二p型外延层PE2，能大幅提高由红光的光电转换而产生的电子的收集效率。也少量提高了由绿光的光电转换而产生的电子的收集效率。
从图14中也能显而易见的是，如图14的曲线图中所示，沿横坐标绘制第二p型外延层PE2的厚度(μm)并且沿纵坐标绘制例如通过红光的光电转换而产生的电子的内部量子效率(纵坐标为任意单位)。图14暗示电子的收集效率随第二p型外延层PE2的厚度(μm)的增大而增大。
长波长的红光可能更深地穿透进入薄膜和衬底中，因此会在第二p型外延层PE2下方的半导体衬底SUB中发生光电转换。当这种半导体衬底SUB是n型衬底NSB时，例如与图11的比较实例相同，在n型衬底NSB中可以高比率收集由n型半导体衬底NSB中的长波长光的光电转换而产生的电子，因为n型衬底与p型衬底相比具有容易收集电子的性质。这致使通过光电二极管PD1收集的电子的比率降低，从而导致光电二极管PD1对于电子的灵敏度的劣化。
例如，如图4的本实施例中那样，利用p型衬底PSB1，因此可以抑制由这种衬底收集电子并增强对于由已经发生在衬底中的光电转换产生的电子的灵敏度。
p型衬底PSB1形成在第一像素区RPx和第二像素区GPx的正下方，因此例如在第一像素区RPx的正下方的p型衬底PSB1中，由光电二极管PD1已经接收的光产生的电子容易进入与其相邻的第二像素区GPx。随后，可以通过光电二极管PD2收集由入射在光电二极管PD1上的光产生的电子。这种现象被称为“电子串扰”，并且其会导致光电二极管PD1和PD2的电子检测灵敏度的劣化以及混色。这意味着仅以p型衬底PSB1替代n型衬底NSB会增大p型衬底PSB1中的电子串扰，这会导致光电二极管PD1和PD2的电子检测灵敏度的劣化以及混色。
而且，当输入超过饱和信号水平的水平的光信号时，存在模糊现象的可能性，即导致光电子没有被应该收集它们的光电二极管收集而是被与其相邻的另一光电二极管收集。
增厚第二p型外延层PE2以提高光电二极管PD1的内部量子效率会增大电子串扰的可能性。
在图15中，本曲线图的横坐标，类似于图14的曲线图的横坐标，示出膜厚。在以图15中的实线示出的曲线图的各个实线中，沿纵坐标绘制例如由红光产生的电子的内部量子效率(纵坐标为任意单位)。在以图15中的虚线示出的曲线图的各个线中，沿纵坐标绘制电子串扰，即在不期望的光电二极管中对例如由红光的光电转换产生的电子的收集比率。
图15中以实线和正方形示出的曲线图与图14的曲线图相同，而图15中以虚线和正方形示出的曲线图示出在类似于图14的曲线图的情况下的电子串扰的发生比率。它们是在“没有位错环”的情况下绘制的，意味着没有故意形成注入引起的缺陷D2a。第二p型外延层PE2的厚度的增大以提高内部量子效率往往会增大电子串扰的发生比率，假设其由更深区域中的p型衬底PSB1中的光电转换的发生比率的增大引起。
在本实施例中，通过采用图5和6中所示的方法，将半导体衬底SUB转化成p型衬底PSB1，即，含p型杂质的衬底，并且同时，使p型衬底PSB1的缺陷密度高于第二p型外延层PE2的缺陷密度。更具体地，许多诸如位错环的注入引发的缺陷D2a以及来源于氧的BMD的微小缺陷D1预先形成在p型衬底PSB1中。随后，由于这些缺陷而使p型衬底PSB1中产生的电子发生复合并消失在p型衬底PSB1中，因此大幅降低电子的载流子寿命。这使得能减少造成电子串扰的p型衬底PSB1中产生的电子的可能性。因此，由于故意形成的缺陷D1和D2，因此可以使p型衬底PSB1中产生的电子通过复合而有效地消失。
再次参考图15，当诸如位错环的注入引发的缺陷D2a故意形成在p型衬底PSB1中(曲线图中的“位错环”)，与没有形成缺陷时相比降低了电子串扰的发生比率。当控制衬底中的氧浓度时，进一步降低电子串扰的发生比率，并且由此也控制将在下文说明的通过微小缺陷D1形成在衬底中的复合缺陷密度D2b(曲线图中的“衬底寿命控制”)。
简言之，在本实施例中，通过允许光电二极管PD1以高比率有效收集由第二p型外延层PE2中的光电转换产生的电子，并且相反，允许p型衬底PSB1中由光电转换产生的电子快速消失，可以实现折衷关系的两个目的，即高内部量子效率和低电子串扰。
在本实施例中，第一p型外延层PE1夹在p型衬底PSB1和第二p型外延层PE2之间，并且第一p型外延层PE1用作p型衬底PSB1和第二p型外延层PE2之间的边界部。此外，第一p型外延层PE1具有高于第二p型外延层PE2的p型杂质浓度。因此第一p型外延层PE1用作用于抑制p型衬底PSB1中产生的电子进入第二p型外延层PE2的势垒。
这还适用于具有设定为高于第二p型外延层PE2的p型杂质浓度的第一注入区PJ1和第二注入区PJ2。例如，第一注入区PJ1在第二像素区GPx中用作用于抑制电子从p型衬底PSB1进入第二p型外延层PE2的势垒。第二注入区PJ2用作用于抑制已经通过光电转换而获得的电子在第二p型外延层PE2中在第一像素区RPx和第二像素区GPx之间移动的势垒。
第二注入区PJ2在第一注入区PJ1的上表面处与其接触，因此在第一注入区PJ1和第二注入区PJ2彼此邻接的区域中，这些区域彼此连接并且这些区域之间没有形成间隔(没有形成注入区)。第一像素区RPx和第二像素区GPx中每一个的第二p型外延层PE2在外延层下方都由注入区PJ1和PJ2完全围绕，因此注入区PJ1和PJ2抑制了电子串扰，使得能够进一步提高用于收集通过光电二极管PD1的光电转换获得的电子的光电二极管PD1的灵敏度。
假设第二注入区PJ2在其上表面处与沟槽隔离TI接触，则第一像素区RPx和第二像素区GPx的第二p型外延层PE2在外延层的上部和下部处完全由注入区PJ1和PJ2围绕。这进一步增强了注入区PJ1和PJ2的电子串扰抑制效果。
虽然第一注入区PJ1形成为覆盖第二像素区GPx中的第一p型外延层PE1的上表面，第一注入区PJ1没有形成在第一像素区RPx中。这意味着在具有光电转换元件，例如接收具有相对长波长的光电二极管PD1的像素区中，没有形成覆盖第一p型外延层PE1的上表面的第一注入区PJ1。因此第二像素区GPx中的第二p型外延层PE2的表观厚度小于第一像素区RPx中的情况。能接收短波长光的第二像素区GPx的光电二极管PD2可以高比率收集浅区域中通过光电转换获得的电子，因此没有发生功能问题。
在本实施例中，第一p型外延层PE1和第二p型外延层PE2由相同材料制成，即硅，因此可以减小它们之间界面处产生泄漏电流的可能性。
(第二实施例)
首先，参考图16，将详细说明构成作为本实施例的半导体器件的半导体成像器件的光电二极管PD以及包括光电二极管PD的转移晶体管TMI的构造。
图16是示出与图4中所示的第一实施例相同的区域的模式的示意截面图。如图16所示，本实施例具有基本上类似于图4中所示的第一实施例的构造，但以下要点与第一实施例不同。
具体来说，在本实施例中，第一p型外延层PE1由多个彼此不同的p型外延层构成。其从p型衬底PSB1一侧具有依序由重掺杂p型外延层PE1a，轻掺杂p型外延层PE1b以及重掺杂p型外延层PE1c的堆叠膜。重掺杂p型外延层PE1a以及重掺杂p型外延层PE1c中的p型杂质浓度高于第二p型外延层PE2中的p型杂质浓度。例如其基本上等于第一实施例的第一p型外延层PE1中的p型杂质浓度。轻掺杂p型外延层PE1b中的p型杂质浓度基本上等于第二p型外延层PE2中的p型杂质浓度。
布置在最靠近p型衬底PSB1一侧上的重掺杂p型外延层PE1a(衬底邻接层)具有复合缺陷D2b(第一扩展缺陷)。复合缺陷D2b由于在重掺杂p型外延层PE1a中例如重掺杂p型外延层PE1a中的硼的p型杂质与从相邻于重掺杂p型外延层PE1a的p型衬底PSB1扩散进入p型外延层PE1a的氧沉淀核(例如构成微小缺陷D1的那些)之间的反应而形成。
简言之，从包含用于形成复合缺陷D2b的高浓度的p型杂质(硼)以及有助于尽可能地与p型衬底PSB1中的氧核结合的观点来看，作为最下层的重掺杂p型外延层PE1a形成在相邻于p型衬底PSB1的位置处。
在构成第一p型外延层PE1的层之中，布置在最靠近p型衬底PSB1一侧上的重掺杂p型外延层PE1a中的氧浓度高于除重掺杂p型外延层PE1a之外构成第一p型外延层PE1的层中的氧浓度。
作为最上层的重掺杂p型外延层PE1c具有类似于第一实施例中的第一p型外延层PE1的作用。具体来说，其分隔p型衬底PSB1和第二p型外延层PE2并布置为抑制它们之间的电子的自由迁移。夹在p型外延层PE1a和p型外延层PE1c之间的轻掺杂p型外延层PE1b具有它们之间的缓冲层的作用。
除上述外延层之外的本实施例的构造基本类似于图4中所示的第一实施例，因此相同部件由相同参考符号表示并且省略重复说明。
参考图17至21，将说明制造构成作为本实施例的半导体成像器件的光电二极管PD以及包括光电二极管PD的转移晶体管TMI的方法。图17至21示出与图16相同的区域的处理。
如图17所示，通过典型的外延生长在如第一实施例中提供的p型衬底PSB1的主表面上形成包括多个层的第一p型外延层PE1。本文所用术语“多个层”例如是指通过从靠近p型衬底PSB1一侧依次堆叠重掺杂p型外延层PE1a，轻掺杂p型外延层PE1b以及重掺杂p型外延层PE1c而获得的三层。重掺杂p型外延层PE1a和PE1c各包含作为p型杂质的硼，并且浓度等于第一实施例的第一p型外延层PE1中的硼的浓度。更具体地，硼的浓度例如优选设定为4E17cm-3以上但不大于1E20cm-3。轻掺杂p型外延层PE1b包含作为p型杂质的硼，并且浓度等于第一实施例的第二p型外延层PE2中的硼的浓度。更具体地，硼的浓度例如优选设定为5E14cm-3以上但不大于1E16cm-3。
在构成第一p型外延层PE1的层之中，布置在最靠近p型衬底PSB1一侧上的重掺杂p型外延层PE1a中的氧浓度被设定为高于除重掺杂p型外延层PE1a之外的构成第一p型外延层PE1的层中的氧浓度。在这个过程中，可以通过热处理使微小缺陷核Dc1生长为微小缺陷D1。
参考图18，对图17中形成的结构热处理。通过这种热处理，p型衬底PSB1中包含的氧(包括微小缺陷D1)扩散进入重掺杂p型外延层PE1a。通过这种扩散，重掺杂p型外延层PE1a中包含的氧(包括微小缺陷D1)与硼，即，引入重掺杂p型外延层PE1a中的p型杂质反应，从而在重掺杂p型外延层PE1a中形成复合缺陷D2b。
如图19至21所示，通过执行类似于图8至10中所示的第一实施例的处理，并且随后执行类似于图10中所示的第一实施例的后续步骤，形成图16中所示的结构。
以下将说明本实施例的效果和优点。
复合缺陷D2b，类似于第一实施例中的p型衬底PSB1中的注入引发的缺陷D2a，具有结束载流子寿命的作用，以允许在p型衬底PSB1中的通过光电转换而产生的电子迅速消失。因此重掺杂p型外延层PE1a的存在可以抑制由p型衬底PSB1中的电子造成的电子串扰或模糊现象的产生。
重掺杂p型外延层PE1a还可以作为氧扩散阻挡层。具体来说，重掺杂p型外延层PE1a具有抑制p型衬底PSB1中的氧以及例如来源于其的微小缺陷D1在第二p型外延层PE2的方向上的扩散的功能。这使得其能够抑制扩展缺陷进入第二p型外延层PE2，并且因此抑制由于复合而造成的第二p型外延层PE2中电子的消失(电子寿命的减少)。因此，光电二极管PD1具有增强的灵敏度。
在本实施例中，仅通过热处理形成复合缺陷D2b，而不是第一实施例中通过离子注入技术形成注入引发的缺陷D2a。省略采用用于形成扩展缺陷的离子注入技术的步骤可以致使成本降低。
如上所述，在构成第一p型外延层PE1的层中，重掺杂p型外延层PE1a形成为具有高于其它p型外延层PE1b和PE1c的氧浓度，这归因于p型衬底PSB1中包含的氧(包括微小缺陷D1)扩散进入作为最接近p型衬底PSB1的衬底邻近层的重掺杂p型外延层PE1a。重掺杂p型外延层PE1a的氧浓度高于其他p型外延层的氧浓度会提高重掺杂p型外延层PE1a中的复合缺陷D2的形成效率，并且增强重掺杂p型外延层PE1a作为势垒的功能。
(第三实施例)
参考图22，以下将详细说明构成作为本实施例的半导体器件的半导体成像器件的光电二极管PD的构造以及包括光电二极管PD的转移晶体管TMI。
图22是示出与图4中所示的第一实施例相同的区域的模式的示意截面图。如图22所示，具有高于图16中的p型衬底PSB1的p型杂质浓度的p型衬底PSB2用作半导体衬底SUB。更具体地，p型衬底PSB2的p型杂质浓度等于构成第一p型外延层PE1的重掺杂p型外延层PE1c的p型杂质浓度。而且，第一p型外延层PE1的p型杂质浓度等于第一和第二实施例的p型外延层PE1的p型杂质浓度。在本实施例中，p型衬底PSB2的p型杂质浓度远高于第二p型外延层PE2的p型杂质浓度。
p型衬底PSB2中包含微小缺陷D1和复合缺陷D2b。由于在p型衬底PSB2中，例如p型衬底PSB2中的硼的p型杂质和扩散进入p型衬底PSB2中的氧沉淀核(例如构成微小缺陷D1的那些)之间的反应而形成复合缺陷D2b。
p型衬底PSB2的主表面上的第一p型外延层PE1包括彼此不同的多个p型外延层，并且其从p型衬底PSB2一侧依次具有堆叠的轻掺杂p型外延层PE1b以及重掺杂p型外延层PE1c。它们类似于第二实施例。
这意味着在本实施例中，其中形成复合缺陷D2b的第二实施例的重掺杂p型外延层PE1a与p型衬底PSB2成一体。因此p型衬底PSB2的p型杂质浓度高，这是因为重掺杂p型外延层PE1a的高p型杂质浓度。
除上述外延层之外，本实施例的构造基本上类似于图16中所示的第二实施例，因此相同的部件由相同的参考符号表示，并且省略重复说明。
参考图23至26，将说明制造构成作为本实施例的半导体器件的半导体成像器件的光电二极管PD以及包括光电二极管PD的转移晶体管TMI的方法。图23至26示出与图22相同的区域的处理。
如图23所示，p型衬底PSB2提供作为例如由硅制成的p型衬底。p型衬底PSB2中的诸如硼的p型杂质的浓度设定为4E17cm-3以上但不大于1E20cm-3，其例如高于第一实施例的p型衬底PSB1的p型杂质浓度。通过一般公知的方法热处理p型衬底PSB2以在p型衬底PSB2中形成作为例如用于形成BMD的微小缺陷核Dc1的氧。
如图24所示，通过在p型衬底PSB2的主表面上通过典型地外延生长形成由多个层构成的第一p型外延层PE1。本文所用的术语“多个层”例如是指通过从靠近p型衬底PSB2一侧依次堆叠轻掺杂p型外延层PE1b以及重掺杂p型外延层PE1c而形成的两层。重掺杂p型外延层PE1c包含作为p型杂质的硼，其浓度等于第一实施例的第一p型外延层PE1中硼的浓度。优选将硼的浓度设定为例如4E17cm-3以上但不大于1E20cm-3。轻掺杂p型外延层PE1b包含作为p型杂质的硼，其浓度等于第一实施例的第二p型外延层PE2中硼的浓度。优选硼的浓度例如设定为5E14cm-3以上但不大于1E16cm-3。通过热处理，可以将微小缺陷核Dc1生长成微小缺陷D1。
如图25所示，对图24中形成的结构进行热处理。通过这种热处理，p型衬底PSB2中包含的氧(包括微小缺陷D1)扩散并与p型衬底PSB2中的p型杂质的硼反应，从而在p型衬底PSB2中形成复合缺陷D2b。
如图26所示，形成由硅制成的第二p型外延层PE2，以便覆盖第一p型外延层PE1c的上表面。第二p型外延层PE2例如也包含作为p型杂质的硼。优选例如将硼的浓度设定为5E14cm-3以上但不大于1E16cm-3。因此，在本实施例中，p型杂质形成在p型衬底PSB2中，以便p型衬底PSB2中的p型杂质浓度高于第二p型外延层PE2中的p型杂质浓度。随后，执行类似于图8至10中所示的第一实施例的处理，之后执行类似于图10中所示的第一实施例的后续步骤，从而形成图22中所示的结构。
以下将说明本实施例的效果和优点。除类似于第二实施例的效果和优点之外，本实施例还具有如下效果和优点。
在本实施例中，p型衬底PSB2中的p型杂质浓度设定为远高于第二p型外延层PE2的杂质浓度。更具体地，p型衬底PSB2中的p型杂质浓度与第二实施例中的重掺杂p型外延层PE1a的杂质浓度一样高。因此第二实施例中的重掺杂p型外延层PE1a与半导体衬底(p型衬底PSB2)成一体。这使得其能省略形成重掺杂p型外延层PE1a的步骤，致使步骤数量的减少和成本降低。
在本实施例中，因为p型衬底PSB2的p型杂质浓度高，因此可以增强p型衬底PSB2中的p型杂质和p型衬底PSB2中的氧(包括微小缺陷核Dc1)之间的反应性，这对在p型衬底PSB2中形成复合缺陷D2b高度有效。由于p型衬底PSB2中富集丰富的复合缺陷D2b，因此可以减少p型衬底PSB2中电子的载流子寿命。
(第四实施例)
参考图27，以下将详细说明构成作为本实施例的半导体器件的半导体成像器件的光电二极管PD和包括光电二极管PD的转移晶体管TMI的构造。
图27是示出与图4中所示的第一实施例相同的区域的模式的示意截面图。如图27所示，来源于引入p型衬底PSB1的诸如氩或硅的杂质元素的多个扩展缺陷D2a构成p型衬底PSB1中的掩埋层BRD。
掩埋层BRD位于深于p型衬底PSB1的主表面的区域中，并且掩埋层BRD没有邻接p型衬底PSB1的主表面。因为掩埋层BRD包含用于形成扩展缺陷D2a的大量杂质元素，因此掩埋层的p型杂质浓度高于除掩埋层BRD之外的p型衬底PSB1的部分的杂质浓度。
虽然掩埋层BRD位于p型衬底PSB1中，但是从p型杂质浓度的观点来看，其例如类似于第二实施例的重掺杂p型外延层PE1a。因为类似于图27中的掩埋层BRD下方的p型衬底PSB1的区域，掩埋层BRD上方的区域(第二p型外延层PE2的一侧上)是低p型杂质浓度区，因此从p型杂质浓度的观点来看，其例如类似于第二实施例的轻掺杂p型外延层PE1b。p型衬底PSB1在其主表面上具有类似于第二实施例的重掺杂p型外延层PE1c的单层。
假设第二实施例的重掺杂p型外延层PE1a和轻掺杂p型外延层PE1b与本实施例中的p型衬底PSB1成一体。
掩埋层BRD是由形成在p型衬底PSB1中的注入引发的缺陷D2a形成的区域，因此本实施例的构造完全类似于图4中所示的在p型衬底PSB1中具有扩展缺陷D2a(两个以上)的第一实施例的构造。这意味着在本实施例中，从不同于图4的观点，同时关注p型衬底PSB1中的其内具有注入引发的缺陷D2a的重掺杂区域(掩埋层BRD)和重掺杂区域正上方的轻掺杂区域来说明图4中所示的第一实施例的构造。
除上述一点之外，本实施例的构造基本上类似于图4中所示的第一实施例的构造，因此相同的部件由相同的参考数字表示并且省略重复说明。
参考图28和29，将说明制造构成作为本实施例的半导体器件的半导体成像器件的光电二极管PD和包括光电二极管PD的转移晶体管TMI的方法。图28和29示出与图27相同的区域的处理。
如图28所示，在图5的步骤中提供p型衬底PSB1之后，通过采用典型的离子注入技术在衬底中(略深于p型衬底PSB1的主表面S1的区域)形成例如硼的杂质元素。以一般公知方式对p型衬底PSB1进行热处理。随后，由于引入作为杂质元素的硼，因此在衬底中掩埋了诸如位错环的扩展缺陷D2a。而且通过这种热处理，将p型衬底PSB1中的氧生长成微小缺陷D1。
如图29所示，通过典型的外延生长在p型衬底PSB1的主表面S1上形成由硅制成的第一p型外延层PE1(类似于第二实施例的重掺杂p型外延层PE1c)。
执行类似于图8至10中所示的第一实施例的处理，随后执行类似于图10中所示的第一实施例的后续步骤以形成图27中所示的结构。
随后将说明本实施例的效果和优点。除类似于第二实施例的效果和优点之外，本实施例还展现以下效果和优点。
在本实施例中，第二实施例中的重掺杂p型外延层PE1a和轻掺杂p型外延层PE1b与半导体衬底(p型衬底PSB1)成一体。这使得其能够省略形成重掺杂p型外延层PE1a和轻掺杂p型外延层PE1b的步骤，致使步骤数量的减少以及成本降低。
(第五实施例)
参考图30，以下将详细说明构成作为本实施例的半导体器件的半导体成像器件的光电二极管PD以及包括光电二极管PD的转移晶体管TMI的构造。
图30是示出与第一实施例中的图4相同的区域的模式的示意截面图。如图30所示，本实施例采用n型衬底NSB替代p型衬底PSB1。这意味着n型衬底NSB具有引入其中的诸如锑，砷或磷的n型杂质元素。
除上述衬底之外，本实施例的构造基本上类似于图4中所示的第一实施例，因此相同的部件由相同的参考数字表示并且省略重复说明。
本实施例采用n型衬底NSB替代p型衬底PSB1或PSB2，因此在n型衬底NSB中，能以高比率收集在n型衬底NSB中通过长波长光的光电转换而产生的电子。因此能抑制串扰，即已经通过光电转换而产生的电子的被与接收长波长光的光电二极管PD1相邻的光电二极管PD2不期望地收集的发生。
(第六实施例)
参考图31，以下将详细说明构成作为本实施例的半导体器件的半导体成像器件的光电二极管PD的构造以及包括光电二极管PD的转移晶体管TMI。
图31是示出与图4中所示的第一实施例相同的区域的模式的示意截面图。如图31所示，本实施例具有n型衬底NSB正下方的背电极EE。通过在n型衬底NSB的下侧上的主表面上沉积诸如金的金属材料薄膜而获得背电极EE。
除上述背电极之外，本实施例的构造基本上类似于图30中所示的第五实施例，因此相同的部件由相同的参考数字表示并且省略重复说明。
在图30中所示的第五实施例的构造中，当由于特别地有源光电转换而在n型衬底NSB中产生大量电子，并且此外n型衬底NSB中的电子具有长寿命时，n型衬底NSB中的某些电子例如会穿透第一注入区PJ1。这种现象的发生是由于n型衬底NSB不能允许电子从其溢出，且所谓的浮置状态发生在n型衬底NSB中。电子穿透进入第一注入区PJ1会导致由电子造成的串扰。
如图31中所示，通过在n型衬底NSB正下方形成背电极EE并将接地电势GND施加至背电极EE，以固定n型衬底NSB的电势，因此n型衬底NSB中产生的过量电子能从背电极EE引入接地电势GND一侧。这会降低n型衬底NSB中过量电子造成串扰的可能性。
(第七实施例)
参考图32，以下将详细说明构成作为本实施例的半导体器件的半导体成像器件的光电二极管PD以及包括光电二极管PD的转移晶体管TMI的构造。
图32是示出与图4中所示的第一实施例相同的区域的模式的示意截面图。如图32所示，本实施例具有基本上类似于图4中所示的第一实施例的构造，但是本实施例与第一实施例的不同点如下。
具体来说，如图32所示，本实施例不具有图4中形成的第一注入区PJ1但是具有第二外延层PE2，以便覆盖光电二极管PD1和光电二极管PD2下方的第一p型外延层PE1的上表面。第一像素区RPx中的第二p型外延层PE2的厚度基本上等于第二像素区GPx中的第二p型外延层PE2的厚度。此外，第二注入区PJ2到达第一p型外延层PE1，并且其与第一p型外延层PE1接触。
图32中所示的第二p型外延层PE2优选薄于图4中所示的第二p型外延层PE2。例如，图32中的第二p型外延层PE2的厚度优选基本上等于图4中的第二像素区GPx中的第二p型外延层PE2的厚度(除第一注入区PJ1之外)。
除上述要点之外，本实施例的构造基本上类似于图4中所示的第一实施例，因此相同的部件由相同的参考数字表示并且省略重复说明。
参考图33，以下将详细说明构成作为本实施例的半导体器件的半导体成像器件的光电二极管PD的构造以及包括光电二极管PD的转移晶体管TMI。在图33中示出类似于图32的区域的处理。
如图33所示，在类似于图5至7中所示的第一实施例的处理之后，形成第二p型外延层PE2以便覆盖光电二极管PD1的形成区和光电二极管PD2的形成区下方的第一p型外延层PE1的上表面。换言之，形成第二p型外延层PE2以便覆盖第一像素区RPx的形成区和第二像素区GPx的形成区中的第一p型外延层PE1的上表面。
在本实施例中，第二p型外延层PE2的厚度优选小于例如图8的步骤形成的第二p型外延层PE2。
在形成第二p型外延层之后，执行类似于图8至10中所示的第一实施例的那些的处理，并且随后执行类似于图10中所示的第一实施例的后续步骤，以形成图32中所示的结构。
本实施例不具有第一注入区PJ1，因此可以减少将要提供的掩膜数量，制造间歇时间以及制造成本。
(第八实施例)
参考图34，以下将详细说明构成作为本实施例的半导体器件的半导体成像器件的光电二极管PD的构造以及包括光电二极管PD的转移晶体管TMI。
图34是示出与图4中所示的第一实施例相同的区域的模式的示意截面图。如图34所示，本实施例具有类似于图32中所示的第七实施例的构造，但是在形成第二注入区PJ2时由离子注入技术提供的能量要高于图32的情况。
与图32的第二注入区PJ2相比，增大能量可以增强作为势垒用于抑制第二p型外延层PE2中已经通过光电转换而产生的电子在第一像素区RPx和第二像素区GPx之间的迁移的图34的第二注入区PJ2的功能。
可以使图34中的第二p型外延层PE2的厚度大于图32中的情况。因为本实施例中用于形成第二注入区PJ2的能量高于第七实施例中的情况，因此本实施例中的第二注入区PJ2可以具有比第七实施例的深度更大的深度。即使通过形成第二注入区PJ2以便与第一p型外延层PE1接触而将第二p型外延层PE2的厚度制造得更大，也能增强抑制第二像素区GPx中的第二p型外延层PE2中电子串扰的效果。因为可以将第二p型外延层PE2的厚度制造得更大，因此可以扩展通过光电二极管PD1收集的光电转换电子的生成区域，使得其能够改善光电二极管PD1的灵敏度。
(第九实施例)
参考图35，以下将详细说明构成作为本实施例的半导体器件的半导体成像器件的光电二极管PD以及包括光电二极管PD的转移晶体管TMI的构造。
图35是示出与图4中所示的第一实施例相同的区域的模式的示意截面图。如图35所示，本实施例具有位于第一像素区RPx和第二像素区GPx之间的边界部处在沟槽隔离TI下方的像素隔离区SPT。像素隔离区SPT由深沟槽DT和第三p型外延层PE3构成。
深沟槽DT是穿透第二外延层PE2并到达第一像素区RPx和第二像素区GPx之间边界部的第一p型外延层PE1的沟槽。深沟槽DT优选与沟槽隔离TI的最下部接触。
深沟槽DT在其中具有作为p型半导体层的第三p型外延层PE3。换言之，深沟槽DT由作为p型半导体层的第三p型外延层PE3填充。在上述各个实施例中，第三p型外延层PE3都对应于作为第二p型杂质区的第二注入区PJ2，并且功能类似于第二注入区PJ2。
类似于第七或第八实施例，本实施例不具有第二像素区GPx中的第一注入区PJ1。
除上述要点之外，本实施例的构造基本上类似于图4中所示的第一实施例，因此相同的部件由相同的参考符号表示并且省略其说明。
参考图36至38，以下将详细说明构成作为本实施例的半导体器件的半导体成像器件的光电二极管PD以及包括光电二极管PD的转移晶体管TMI的构造。
如图36所示，在类似于图5至7中所示的第一实施例的那些处理之后，在类似于图8的步骤中形成第二p型外延层PE2。随后，通过采用典型的光刻和蚀刻在第一像素区RPx的形成区和第二像素区GPx的形成区之间的边界部处的第二p型外延层PE2中形成穿透第二p型外延层PE2以便到达第一p型外延层PE1的深沟槽DT。
如图37所示，通过典型的外延生长，第三p型外延层PE3形成在第二p型外延层PE2的上表面上以填充深沟槽DT。
如图38所示，利用被称为CMP的化学机械抛光移除第二p型外延层PE2上的第三p型外延层PE3。因此，在第一像素区RPx的形成区和第二像素区GPx的形成区之间的边界部处形成像素隔离区SPT。随后通过典型的光刻和蚀刻在第二p型外延层PE2中的像素隔离区SPT的正上方形成浅沟槽。随后，例如通过采用典型的CVD将诸如氧化硅膜的绝缘膜形成在第二p型外延层PE2的上表面上，从而填充浅沟槽。
随后，再次通过采用CMP移除第二p型外延层PE2上的绝缘膜以在像素隔离区SPT正上方形成沟槽隔离TI。
随后执行类似于图9和10中所示的第一实施例的那些处理，随后执行类似于第一实施例的图10的后续步骤以形成图35中所示的结构。
以下将说明本实施例的效果和优点。如本实施例那样，替代第二注入区PJ2，可以通过在深沟槽DT中填充第三p型外延层PE3而在第一像素区RPx和第二像素区GPx之间形成势垒。因为第三p型外延层PE3通过外延生长形成，因此可以自由地形成第三p型外延层PE3，以便具有高于通过离子注入技术形成的第二注入区PJ2的p型杂质浓度。因此像素隔离区SPT变得能更加有效地抑制串扰。
(第十实施例)
参考图39，以下将详细说明构成作为本实施例的半导体器件的半导体成像器件的光电二极管PD以及包括光电二极管PD的转移晶体管TMI的构造。
图39是示出与图4中所示的第一实施例相同的区域的模式的示意截面图。如图39所示，本实施例具有基本上类似于图35中所示的第九实施例的构造，但是构成像素隔离区SPT的深沟槽DT由第三p型外延层PE3和绝缘膜II填充。
深沟槽DT在其外部由第三外延层PE3填充，并且第三外延层PE3内部的沟槽的部分由绝缘膜II填充。换言之，深沟槽DT中的第三外延层PE3在外延层上具有绝缘膜II。绝缘膜II例如由氧化硅膜制成。这意味着本实施例的像素隔离区SPT包括深沟槽DT、第三p型外延层PE3以及绝缘膜II。
除上述要点之外，本实施例的构造基本上类似于图35中所示的第九实施例，因此相同的部件由相同的参考数字表示且省略其重复说明。
参考图40至42，将说明制造构成作为本实施例的半导体器件的半导体成像器件的光电二极管PD以及包括光电二极管PD的转移晶体管TMI的方法。
如图40所示，在如图36中所示的第九实施例的第二p型外延层PE2中形成深沟槽DT之后，通过采用典型的外延生长在第二p型外延层PE2上形成第三p型外延层PE3，以便覆盖深沟槽DT的内壁。
如图41所示，通过涂覆形成例如由氧化硅膜制成的绝缘膜II，以便覆盖第二p型外延层PE2上以及深沟槽DT中的第三p型外延层PE3。深沟槽DT由绝缘膜II和第三p型外延层PE3填充。
如图42中所示，利用CMP移除第二p型外延层PE2上的第三p型外延层PE3和绝缘膜II。以此方式，在第一像素区RPx的形成区和第二像素区GPx的形成区之间的边界部处形成像素隔离区SPT。
随后执行类似于第九实施例中的像素隔离区SPT的形成之后的那些处理，从而在图像隔离区SPT正上方形成沟槽隔离TI。随后，执行类似于图9至10中所示的第一实施例的那些处理，随后以类似于第一实施例的方式执行图10的后续步骤，从而形成图42中所示的结构。
以下将说明本实施例的效果和优点。
深沟槽DT的非常高的纵横比例如可以避免沟槽如第九实施例那样仅被第三p型外延层PE3完全填充。如本实施例中那样提供涂覆了绝缘膜II以便以其填充沟槽空间的深沟槽DT。这使得其能够更完全地填充深沟槽DT以提高用于抑制电子串扰的像素隔离区SPT的效果。
(第十一实施例)
参考图43，以下将详细说明构成作为本实施例的半导体器件的半导体成像器件的光电二极管PD以及包括光电二极管PD的转移晶体管TMI的构造。
图43是示出与图4中所示的第一实施例相同的区域的模式的示意截面图。如图43所示，本实施例在具有主表面的p型衬底PSB1中，特别是在p型衬底PSB1的相对上部区域中具有掩埋层BRD(掩埋杂质层)。
掩埋层BRD是包含多个扩展缺陷D2a的层，通过热处理引入半导体衬底PSB1中的诸如硼的p型杂质元素而获得扩展缺陷D2a。因此，从这点看，本实施例的掩埋层BRD具有例如类似于图27中所示的第四实施例的掩埋层BRD的构造和功能。
上述掩埋层BRD的构造类似于图4中所示的第一实施例。具体来说，掩埋层BRD在其上具有第二p型外延层PE2(p型外延层)，并且第二p型外延层PE2在其中具有包括光电二极管PD1的第一像素区RPx以及包括光电二极管PD2的第二像素区GPx。在第二像素区GPx中，第二p型外延层在其中具有第一注入区PJ1，因此覆盖掩埋层BRD的上表面。第一像素区RPx和第二像素区GPx在它们的边界部处具有第二注入区PJ2。
上述实施例在其半导体衬底SUB上都具有包括由硅制成的两个外延层，即第一p型外延层PE1和第二p型外延层PE2的构造。但是在本实施例中，形成在半导体衬底SUB上的外延层仅为一层，即第二p型外延层PE2。在本实施例中，在由硅制成的p型衬底PSB1中形成具有高于第二p型外延层的p型杂质浓度的掩埋层BRD，以替代第一p型外延层PE1。因此，类似于第一p型外延层PE1，其具有作为用于抑制p型衬底PSB1中产生的电子进入第二p型外延层PE2的势垒的功能。
如上所述，本实施例不同于具有第一类型外延层PE1的第一实施例之处在于在p型衬底PSB1中形成了掩埋层BRD。但是其具有基本上类似于第一实施例的构造，并且第一实施例的第一p型外延层PE1由掩埋层BRD替代。
除上述要点之外，本实施例的构造基本上类似于图4中所示的第一实施例，因此相同的部件由相同参考数字表示，并且省略其重复说明。
参考图44和45，以下将详细说明构成作为本实施例的半导体器件的半导体成像器件的光电二极管PD以及包括光电二极管PD的转移晶体管TMI的构造。在图44和45中，示出类似于图43的区域的处理。
如图44所示，类似于图5和6中所示的第一实施例，提供作为p型衬底的例如由硅制成并具有主表面S1的p型衬底PSB1。通过采用典型的离子注入技术将例如硼的杂质元素从p型衬底PSB1的上述主表面S1引入p型衬底PSB1中。随后，执行热处理以掩埋由此引入的诸如硼的杂质元素而作为诸如所谓的位错环的扩展缺陷S2a。富集由此引入的诸如硼的杂质的区域形成为掩埋层BRD。掩埋层BRD形成为具有高于将在下文说明的第二p型外延层PE2的p型杂质浓度。
随后，在掩埋层BRD上形成由硅制成的第二p型外延层PE2。本实施例中的掩埋层BRD形成在p型衬底PSB1的相对上部中。掩埋层BRD的最上部和p型衬底PSB1的上侧上的主表面S1在它们之间包括具有等于典型的p型衬底PSB1的杂质浓度并且不具有BRD的区域。但是第二p型外延层PE2具有基本上等于p型衬底PSB1的p型杂质浓度，并且它们通用的，这是因为例如通过采用硼的杂质形成作为p型衬底的衬底。因此，p型衬底PSB1和第二p型外延层PE2之间的边界基本上消失，这意味着形成第二p型外延层PE2以便以其覆盖掩埋层BRD的上表面。
如图45所示，类似于图8至10中所示的第一实施例，光电二极管PD1等形成在第二p型外延层PE2中，随后执行类似于图10中所示的第一实施例的后续步骤以获得图43中所示的结构。
以下将说明本实施例的效果和优点。
在本实施例中，仅第二p型外延层PE2形成为p型外延层，并且利用离子注入技术形成掩埋层BRD，从而替代另一实施例中的第一p型外延层PE1。相比于采用外延生长形成势垒，通过采用离子注入技术形成的势垒可以降低成本。
最后，将说明一个实施例的要点。
如图46所示，一个实施例的半导体器件包括具有主表面的半导体衬底SUB1，形成在主表面上的第一p型外延层PE1，形成为覆盖第一外延层PE1的上表面的第二p型外延层PE2，以及形成在第二p型外延层PE2中的第一光电转换元件PD1。第一和第二p型外延层PE1和PE2每个都由硅制成。第一p型外延层PE1具有高于第二p型外延层PE2的p型杂质浓度。除上述要点外，图46中所示的构造类似于图4中所示的构造。
虽然会与上述说明书重复，但是以下将说明实施例中说明的某些细节。
(1)制造半导体器件的方法开始于提供具有主表面的半导体衬底。第一p型外延层形成在主表面上。第二p型外延层形成为以其覆盖第一p型外延层的上表面。第一光电转换元件形成在第二p型外延层中。第一和第二p型外延层每个都由硅制成，并且第一p型外延层具有高于第二p型外延层的类型的杂质浓度。
(2)在(1)中说明的制造半导体器件的方法中，半导体衬底是p型衬底，并且半导体衬底的缺陷密度高于第二p型外延层的缺陷密度。
(3)在(1)中说明的制造半导体器件的方法，半导体衬底是p型衬底。在提供半导体衬底时，进一步在半导体衬底中形成扩展缺陷。在半导体衬底中形成扩展缺陷时，将p型杂质引入半导体衬底中，使得半导体衬底中的p型杂质浓度变得高于第二p型外延层中的p型杂质浓度。通过热处理最终形成的半导体衬底以致使半导体衬底中的p型杂质和扩散进入半导体衬底的氧之间的反应，第一扩展缺陷形成为扩展缺陷。
(4)在(1)中说明的制造半导体器件的方法中，在提供半导体衬底时进一步在半导体衬底中形成扩展缺陷。在半导体衬底中形成扩展缺陷时，将杂质元素引入半导体衬底中。通过热处理具有其中引入了杂质元素的半导体衬底，第二扩展缺陷形成为扩展缺陷。
(5)在(1)中说明的制造半导体器件的方法中，第一p型外延层形成在主表面上，以便第一p型外延层包括多个层。在主表面上形成第一p型外延层时，由于衬底相邻层中的p型杂质和从半导体衬底扩散进入衬底相邻层中的氧之间的反应，因此第一扩展缺陷形成为衬底相邻层中的扩展缺陷，衬底相邻层是构成第一p型外延层的层之一并位于最接近半导体衬底的一侧上的层。
(6)在(5)中说明的制造半导体器件的方法中，在主表面上形成第一p型外延层时，将构成第一p型外延层的多个层之中的、衬底相邻层中的氧浓度设定为高于除衬底相邻层之外的、构成第一p型外延层的多个层中的氧浓度。
(7)制造半导体器件的方法开始于具有主表面的半导体衬底的提供。杂质注入半导体衬底以形成掩埋杂质层。p型外延层形成在掩埋杂质层上。第一光电转换元件形成在p型外延层中。掩埋杂质层和p型外延层每个都由硅制成，并且掩埋杂质层具有高于p型外延层的p型杂质浓度。
已经基于某些实施例具体说明了由本发明人提出的本发明。毋容质疑的是本发明不限于这些实施例或由这些实施例局限，而是可在不脱离本发明范围的情况下进行各种改变。

Claims (20)

1.一种半导体器件，包括：
半导体衬底，所述半导体衬底具有主表面；
第一p型外延层，所述第一p型外延层形成在所述主表面上；
第二p型外延层，所述第二p型外延层形成为覆盖所述第一p型外延层的上表面；以及
第一光电转换元件，所述第一光电转换元件形成在所述第二p型外延层中，
其中，所述第一p型外延层和所述第二p型外延层每个都由硅制成，并且
其中，所述第一p型外延层具有比所述第二p型外延层的p型杂质浓度高的p型杂质浓度。
2.根据权利要求1所述的半导体器件，进一步包括：
第二光电转换元件，所述第二光电转换元件用于接收具有比所述第一光电转换元件能够接收的光的平均波长短的平均波长的光，
其中，所述第二光电转换元件和所述第一光电转换元件在沿所述主表面的方向上布置。
3.根据权利要求2所述的半导体器件，进一步包括：
第一p型杂质区，所述第一p型杂质区形成在所述第二p型外延层中以便覆盖在所述第二光电转换元件下方的所述第一p型外延层的上表面，并且具有比所述第二p型外延层中的p型杂质浓度高的p型杂质浓度；以及
第二p型杂质区，所述第二p型杂质区形成在所述第一光电转换元件和所述第二光电转换元件之间的边界部处的所述第二p型外延层中，并且具有比所述第二p型外延层的p型杂质浓度高的p型杂质浓度，
其中，所述第一p型杂质区和所述第二p型杂质区彼此邻接。
4.根据权利要求3所述的半导体器件，
其中，所述第二p型外延层在所述第一光电转换元件和所述第二光电转换元件之间的边界部处具有穿透所述第二p型外延层并且到达所述第一p型外延层的沟槽，并且
其中，所述第二p型杂质区是形成在所述沟槽中的p型半导体层。
5.根据权利要求4所述的半导体器件，进一步包括：
绝缘膜，所述绝缘膜形成在所述沟槽中的所述p型半导体层上。
6.根据权利要求2所述的半导体器件，
其中，所述第二p型外延层被布置为覆盖在所述第一光电转换元件和所述第二光电转换元件二者下方的所述第一p型外延层的上表面。
7.根据权利要求1所述的半导体器件，
其中，所述半导体衬底是p型衬底。
8.根据权利要求7所述的半导体器件，
其中，所述半导体衬底具有比所述第二p型外延层的缺陷密度高的缺陷密度。
9.根据权利要求7所述的半导体器件，
其中，所述半导体衬底具有比所述第二p型外延层的p型杂质浓度高的p型杂质浓度，并且
其中，所述半导体衬底在其中包含作为所述半导体衬底中的p型杂质和扩散进入所述半导体衬底中的氧之间的反应的结果而形成的第一扩展缺陷。
10.根据权利要求1所述的半导体器件，
其中，所述半导体衬底在其中包含由引入所述半导体衬底中的杂质元素而形成的第二扩展缺陷。
11.根据权利要求1所述的半导体器件，
其中，所述第一p型外延层具有多个层，并且
其中，衬底相邻层具有由所述衬底相邻层中的p型杂质与扩散进入所述衬底相邻层中的氧之间的反应而形成的第一扩展缺陷，所述衬底相邻层是构成所述第一p型外延层的层中的一个层并且布置在最靠近所述半导体衬底一侧。
12.根据权利要求11所述的半导体器件，
其中，作为构成所述第一p型外延层的层中的一个层的所述衬底相邻层中的氧浓度比除了所述衬底相邻层之外的构成所述第一p型外延层的层的氧浓度高。
13.一种半导体器件，包括：
半导体衬底，所述半导体衬底具有主表面；
掩埋杂质层，所述掩埋杂质层形成在所述半导体衬底中；
p型外延层，所述p型外延层形成在所述掩埋杂质层上；以及
第一光电转换元件，所述第一光电转换元件形成在所述p型外延层中，
其中，所述掩埋杂质层和所述p型外延层每个都具有硅，并且
其中，所述掩埋杂质层具有比所述p型外延层的p型杂质浓度高的p型杂质浓度。
14.一种制造半导体器件的方法，包括以下步骤：
提供具有主表面的半导体衬底；
在所述主表面上形成第一p型外延层；
形成所述第二p型外延层以便覆盖所述第一p型外延层的上表面；以及
在所述第二p型外延层中形成第一光电转换元件，
其中，所述第一p型外延层和所述第二p型外延层每个都具有硅，并且
其中，所述第一p型外延层具有比所述第二p型外延层的p型杂质浓度高的p型杂质浓度。
15.根据权利要求14所述的制造半导体器件的方法，进一步包括以下步骤：
形成第二光电转换元件，所述第二光电转换元件用于接收具有比所述第一光电转换元件能够接收的光的平均波长短的平均波长的光，
其中，所述第二光电转换元件和所述第一光电转换元件在沿所述主表面的方向上布置。
16.根据权利要求15所述的制造半导体器件的方法，进一步包括以下步骤：
在所述第二p型外延层中形成所述第一p型杂质区，以便覆盖在将要形成所述第二光电转换元件的区域下方的所述第一p型外延层的所述上表面，所述第一p型杂质区具有比所述第二p型外延层中的p型杂质浓度高的p型杂质浓度；以及
在将要形成所述第一光电转换元件的区域和将要形成所述第二光电转换元件的区域之间的边界部处的所述第二p型外延层中形成第二p型杂质区，所述第二p型杂质区具有比所述第二p型外延层的p型杂质浓度高的p型杂质浓度，
其中，所述第一p型杂质区和所述第二p型杂质区彼此邻接。
17.根据权利要求16所述的制造半导体器件的方法，
其中，形成所述第二p型杂质区的步骤包括以下步骤：
在将要形成所述第一光电转换元件的区域和将要形成所述第二光电转换元件的区域之间的所述第二p型外延层的边界部处，形成穿透所述第二p型外延层以便到达所述第一p型外延层的沟槽；以及
在所述沟槽中形成p型半导体层作为所述第二p型杂质区。
18.根据权利要求17所述的制造半导体器件的方法，进一步包括以下步骤：
在所述沟槽中的所述p型半导体层上形成绝缘膜。
19.根据权利要求15所述的制造半导体器件的方法，
其中，在形成所述第二p型外延层的步骤中，所述第二p型外延层形成为覆盖将要分别形成所述第一光电转换元件和所述第二光电转换元件的两个区域下方的所述第一p型外延层的所述上表面。
20.根据权利要求14所述的制造半导体器件的方法，
其中，所述半导体衬底是p型衬底。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108292666A (zh) * 2015-12-21 2018-07-17 高通股份有限公司 具有经扩展光谱响应的固态图像传感器
CN109860214A (zh) * 2018-12-28 2019-06-07 上海集成电路研发中心有限公司 一种图像传感器
CN110120626A (zh) * 2018-02-07 2019-08-13 山东华光光电子股份有限公司 一种半导体激光器的生产方法

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6877872B2 (ja) * 2015-12-08 2021-05-26 キヤノン株式会社 光電変換装置およびその製造方法
JP6862129B2 (ja) * 2016-08-29 2021-04-21 キヤノン株式会社 光電変換装置および撮像システム
EP3419050A1 (en) * 2017-06-23 2018-12-26 ams International AG Radiation-hardened package for an electronic device and method of producing a radiation-hardened package
JP2019080008A (ja) * 2017-10-26 2019-05-23 信越半導体株式会社 基板の熱処理方法
JP7271127B2 (ja) * 2018-10-19 2023-05-11 キヤノン株式会社 光電変換装置
JP2020088291A (ja) * 2018-11-29 2020-06-04 キヤノン株式会社 光電変換装置、光電変換システム、移動体
CN115579373B (zh) * 2022-11-09 2023-02-24 合肥晶合集成电路股份有限公司 图像传感器像素结构及其制备方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070001164A1 (en) * 2005-06-30 2007-01-04 Magnachip Semiconductor, Ltd. CMOS image sensor and method for fabricating the same
CN1933169A (zh) * 2005-08-04 2007-03-21 安华高科技传感器Ip私人有限公司 降低串扰的cmos图像传感器
CN101281928A (zh) * 2007-04-04 2008-10-08 台湾积体电路制造股份有限公司 半导体装置及其应用
US20100102366A1 (en) * 2008-10-24 2010-04-29 Jong-Jan Lee Integrated Infrared and Color CMOS Imager Sensor
JP2010245100A (ja) * 2009-04-01 2010-10-28 Nikon Corp 固体撮像素子
US20110122302A1 (en) * 2009-11-25 2011-05-26 Olympus Corporation Color sensor

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001284629A (ja) * 2000-03-29 2001-10-12 Sharp Corp 回路内蔵受光素子
KR100555526B1 (ko) * 2003-11-12 2006-03-03 삼성전자주식회사 포토 다이오드 및 그 제조방법
US20060157806A1 (en) * 2005-01-18 2006-07-20 Omnivision Technologies, Inc. Multilayered semiconductor susbtrate and image sensor formed thereon for improved infrared response
KR100684878B1 (ko) * 2005-01-24 2007-02-20 삼성전자주식회사 빛의 파장에 따라 다른 두께의 메몰 베리어층을 구비하는이미지 센서 및 그 형성 방법
JP2007317768A (ja) * 2006-05-24 2007-12-06 Matsushita Electric Ind Co Ltd 光半導体装置およびその製造方法
JP2007329336A (ja) * 2006-06-08 2007-12-20 Sony Corp 固体撮像素子及びその製造方法
JP4960058B2 (ja) 2006-10-04 2012-06-27 株式会社東芝 増幅型固体撮像素子
KR100821469B1 (ko) 2006-10-13 2008-04-11 매그나칩 반도체 유한회사 개선된 컬러 크로스토크를 갖는 소형 ｃｍｏｓ 이미지 센서및 그 제조 방법
JP5343371B2 (ja) * 2008-03-05 2013-11-13 株式会社Ｓｕｍｃｏ シリコン基板とその製造方法
US20100134668A1 (en) * 2008-12-01 2010-06-03 Samsung Electronics Co., Ltd. Image sensors
JP6045136B2 (ja) * 2011-01-31 2016-12-14 キヤノン株式会社 光電変換装置

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070001164A1 (en) * 2005-06-30 2007-01-04 Magnachip Semiconductor, Ltd. CMOS image sensor and method for fabricating the same
CN1933169A (zh) * 2005-08-04 2007-03-21 安华高科技传感器Ip私人有限公司 降低串扰的cmos图像传感器
CN101281928A (zh) * 2007-04-04 2008-10-08 台湾积体电路制造股份有限公司 半导体装置及其应用
US20100102366A1 (en) * 2008-10-24 2010-04-29 Jong-Jan Lee Integrated Infrared and Color CMOS Imager Sensor
JP2010245100A (ja) * 2009-04-01 2010-10-28 Nikon Corp 固体撮像素子
US20110122302A1 (en) * 2009-11-25 2011-05-26 Olympus Corporation Color sensor

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108292666A (zh) * 2015-12-21 2018-07-17 高通股份有限公司 具有经扩展光谱响应的固态图像传感器
CN110120626A (zh) * 2018-02-07 2019-08-13 山东华光光电子股份有限公司 一种半导体激光器的生产方法
CN110120626B (zh) * 2018-02-07 2020-11-27 山东华光光电子股份有限公司 一种半导体激光器的生产方法
CN109860214A (zh) * 2018-12-28 2019-06-07 上海集成电路研发中心有限公司 一种图像传感器
CN109860214B (zh) * 2018-12-28 2021-04-30 上海集成电路研发中心有限公司 一种图像传感器

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