CN104617143A

CN104617143A - 一种减小导通电阻的p型横向双扩散mos管

Info

Publication number: CN104617143A
Application number: CN201510003545.2A
Authority: CN
Inventors: 朱伟民; 邓晓军
Original assignee: WUXI YOUDA ELECTRONICS CO Ltd
Current assignee: WUXI YOUDA ELECTRONICS CO Ltd
Priority date: 2015-01-05
Filing date: 2015-01-05
Publication date: 2015-05-13

Abstract

本发明公开了一种减小导通电阻的P型横向双扩散MOS管，属于半导体器件的技术领域，包括：P型衬底、N型埋层、P型外延层、第一有源区、第二有源区、第三有源区、第四有源区、第五有源区、设置在各有源区之间的场区、深N阱、浅P阱、N+注入扩散区、浅N阱、P+注入扩散区、浅P阱和背栅N阱区之间的P型注入层，在保证耐压的同时减小了导通电阻，并减小了器件面积。

Description

一种减小导通电阻的P型横向双扩散MOS管

技术领域

本发明公开了一种减小导通电阻的P型横向双扩散MOS管，属于半导体器件的技术领域。

背景技术

随着横向双扩散 MOS 晶体管(LDMOS)的逐渐发展，其耐压高、热稳定性好、频率稳定、更高增益等性能日益突出，LDMOS 成为高压集成电路和功率集成电路的关键技术，已经广泛应用在航空、航天、控制***、通信***、武器***等方面。因此，基于 LDMOS的研究一直都是世界各国研究所、实验室、电子器件制造厂家和高等院校研究的重点和热点领域。从结构上看，LDMOS 器件的电极全部位于芯片表面，容易与低压信号电路及其它元器件相互集成，加之驱动电路简单高效，使其成为功率集成电路中采用得最为普遍的基本元件。晶体管的反向击穿电压是 LDMOS 器件中一个非常重要的技术参数，也是影响元器件可靠性的一个重要指标。目前，为了有效提高元器件击穿电压，通常采用的技术手段有：场板技术、场限环技术、横向变掺杂技术以及 RESURF 技术等。器件的导通电阻是影响 LDMOS 晶体管性能和功率的另一个重要指标，对于高压大功率的器件而言，导通电阻直接影响着电子元器件性能的优劣。导通电阻与击穿电压这两个指标之间是相互矛盾的，提高 LDMOS 的击穿电压，必然导致导通电阻增大，从而降低开关性能。为了克服这种矛盾，研究人员进行了深入研究，提出了各种新颖的 LDMOS 结构和制作工艺。例如，为了有效降低导通电阻，可以采用具有阳极短路结构的 LIGBT 来代替 LDMOS，用载流子中少子对电导进行调制；还可以从制作工艺上对元器件进行有效的改造，通过缩短电流通道来增加该通道的电导，从而达到降低导通电阻的目的；也可通过改变 LDMOS 中漂移区的结构来实现，通常采用深槽状的漏极以及下凹状的源极结构来增宽电流通道，但是以上这些工艺非常复杂。在传统LDMOS 的结构设计中，当提高击穿电压时，要求增加漂移区的长度，同时降低漂移区的掺杂浓度，而这些又恰好是导致导通电阻增大的重要因素。因此，选择合适的器件尺寸和掺杂浓度，使得耐压和导通电阻达到最优的折衷是LDMOS器件优化设计需要解决的主要问题。

对于P型LDMOS器件来说，由于其是通过空穴导电，因此它的导通电阻相对于N型LDMOS来说，在相同条件下，就更是难以做小，从而一直成为业内重点研究的难题。

发明内容

本发明所要解决的技术问题是针对上述背景技术的不足，提供了一种减小导通电阻的P型横向双扩散MOS管，以解决耐压和导通电阻达到最优折衷的技术问题。

本发明为实现上述发明目的采用如下技术方案：

一种减小导通电阻的P型横向双扩散MOS管，包括：

P型衬底，

设在所述P型衬底上的N型埋层，

设在所述N型埋层上的P型外延层，

依次间隔设置在P型外延层表面上的第一有源区、第二有源区、第三有源区、第四有源区、第五有源区，设置在各有源区之间的场区，

从P型外延层上第一有源区、第五有源区的位置分别向下扩散至N型埋层的深N阱，所述深N阱与N型埋层相对通，在每一个深N阱中设有一个浅N阱，所述浅N阱内有N+注入扩散区，

P型外延层上第二有源区、第四有源区的位置分别设有浅P阱，浅P阱内有P+注入扩散区，所述P+注入扩散区为漏极，

P型外延层上第三有源区的位置设有背栅N阱区，背栅N阱区内有N+注入扩散区、P+注入扩散区，P+注入扩散区上表面覆盖有多晶硅，多晶硅延伸至相邻场区上表面，所述P+注入扩散区为源极，所述N+注入扩散区为背栅，

浅P阱和背栅N阱区之间有P型注入层。

作为所述减小导通电阻的P型横向双扩散MOS管的进一步优化方案，场区上覆盖有场氧化层，场氧化层以及和有源区上覆盖至少一层氧化层，所述至少一层氧化层在深N阱、漏极、源极以及背栅处的相应位置被去除。

作为所述减小导通电阻的P型横向双扩散MOS管的进一步优化方案，所述场氧化层的厚度是4000～6000埃。

作为所述减小导通电阻的P型横向双扩散MOS管的进一步优化方案，第三有源区上表面覆盖有栅氧化层，栅氧化层上设有作为栅极的多晶硅层。

作为所述减小导通电阻的P型横向双扩散MOS管的进一步优化方案，所述栅氧化层的厚度是115～130埃。

作为所述减小导通电阻的P型横向双扩散MOS管的进一步优化方案，所述多晶硅层的厚度为2500～3500埃。

作为所述减小导通电阻的P型横向双扩散MOS管的进一步优化方案，所有场氧化层和有源区上面设有覆盖整个圆片表面的一层或多层氧化层，所述氧化层厚度是8000～10000 埃。

本发明采用上述技术方案，具有以下有益效果：

（1）去除了传统工艺中的深P阱，在浅P阱和背栅N阱区之间增加了P

型注入层，这样和背栅N阱及N型埋层接触的就是P型外延层，P型外延层浓度很淡，它能将背栅N阱及N型埋层之间的电场集中较好地释放，因此即使在漏极浅P阱和背栅N阱之间增加一层P型注入层，PLDMOS的耐压也能得到保证；

（2）增加的P型注入层浓度大于深P阱，PLDMOS漏端杂质总量较多，体电阻较小，PLDMOS管的导通电阻也就相应越小，电路输出功率也就越大；

（3）达到相同的导通电阻即输出功率时，采用本发明去除深P阱并增加P型注入层有效减小了管体面积。

附图说明

图1是本发明制作的PLDMOS管纵向结构，

图2是常规工艺制作的PLDMOS管纵向结构。

图中标号说明：1、P型衬底，2、N型埋层，3、P型外延层，4、深N阱，5、第一有源区，6、第二有源区，7、第三有源区，8、第四有源区，9、第五有源区，10、场区，11、N+注入扩散区，12、浅N阱，13、P+注入扩散区，14、浅P阱，15、背栅N阱区，16、多晶硅，17、P型注入层，18、一层或多层氧化层， 19、金属布线，20、深P阱。

具体实施方式

下面结合附图对发明的技术方案进行详细说明。

本发明涉及的减小导通电阻的P型横向双扩散MOS管如图1所示，在P型衬底1上，生长一层P型外延层3，PLDMOS就做在该外延层中。在P型衬底1和P型外延层3之间是N型埋层2。在N型埋层2的两端是深N阱4。深N阱4从P型外延表面向下扩散4~6um，与N型埋层对通，将内部的P型外延层和外部的P型外延层隔离开，形成隔离结构。在P型外延层3表面上依次设置第一有源区5 、第二有源区6、第三有源区7、第四有源区8、第五有源区9。在每两个有源区之间均设置场区10，场区10上是4000～6000埃厚的场氧化层，作为有源区之间的隔离。在第一有源区5和第五有源区9处均设置有N+注入扩散区11和浅N阱12，用以增加该处的掺杂浓度，通过接触孔和金属布线19形成良好的欧姆接触，作为深N阱4的引出端。在第二有源区6和第四有源区8处均设置有P+注入扩散区13和浅P阱14，用以增加该处的掺杂浓度，通过接触孔和金属布线19形成良好的欧姆接触，作为PLDMOS漏极的引出端。在第三有源区7处设置背栅N阱区15，作为NLDMOS的背栅。在背栅N阱区15中，有P+注入扩散区13和N+注入扩散区11。其中，该P+注入扩散区13和以上漏极的P+注入扩散区13是同时作业的,该P+注入扩散区13通过接触孔和金属布线19形成良好的欧姆接触，作为PLDMOS源极的引出端；该N+注入扩散区11和以上第一有源区5、第五有源区9处的N+注入扩散区11是同时作业的，该N+注入扩散区11通过接触孔和金属布线19形成良好的欧姆接触，作为PLDMOS背栅的引出端。在第三有源区7表面上设置一层很薄的氧化层，是115～130埃，作为PLDMOS的栅氧化层。在栅氧化层上设置一层多晶硅16，厚度为2500～3500埃，作为PLDMOS的栅极，多晶硅延伸到漏极的场氧化层10上。在漏极的浅P阱14和背栅N阱区15之间设置了本发明增加的P型注入层17，用以减小PLDMOS的导通电阻。在所有场氧化层和有源区上面设置覆盖整个圆片表面的一层或多层氧化层18，厚度为8000～10000 埃，位于多晶硅正上方的氧化层最薄，位于有源区正上方的氧化层最厚，一层或多层氧化层18在漏极P+扩散区13、源极P+扩散区13、背栅处N+扩散区11、深N阱处N+扩散区11以及部分场氧上多晶硅16的相应位置会被去除，构成直达硅表面的接触孔；在接触孔的位置，设置金属布线19同硅表面接触，将PLDMOS的漏极、源极、背栅、栅极和深N阱分别引出，形成一个完整的PLDMOS管结构。

在采用常规0.35um Bipolar-CMOS-DMOS工艺中，如图2所示，由于采用深P阱20，深P阱要和背栅N阱以及N型埋层接触，因此其浓度不能做浓，否则PLDMOS耐压无法保证。而深P阱浓度做淡的后果就是PLDMOS的导通电阻较大。而在采用本发明结构的PLDMOS中，去除了深P阱，这样和背栅N阱及N型埋层接触的就是P型外延层。P型外延层浓度很淡，它能将背栅N阱及N型埋层之间的电场集中较好地释放，即使在漏极浅P阱和背栅N阱之间增加一层P型注入层，PLDMOS的耐压也能得到保证。同时，由于增加了一层P型注入层，而P型注入层的浓度大于深P阱。因此，PLDMOS漏端杂质总量较多，体电阻较小。而决定PLDMOS导通电阻的，主要是漏端的体电阻。体电阻越小，PLDMOS管的导通电阻也就相应越小，电路输出功率也就越大。因此，采用去除深P阱，增加一层P型注入层新结构的PLDMOS管，其导通电阻肯定优于采用常规技术的PLDMOS管。

通过实验，比较采用常规0.35um Bipolar-CMOS-DMOS工艺制作的PLDMOS和本发明技术制作的PLDMOS，发现在相同的PLDMOS管面积下，在击穿电压BVdss=34V时，本发明公开的PLDMOS，其导通电阻比常规工艺减小约32%。具体数据如下：PLDMOS管面积均为355.5μm²，采用常规工艺，其导通电阻为322Ω；采用本发明技术的PLDMOS管，其导通电阻为219Ω。因此，达到相同的导通电阻即输出功率时，采用本发明去除深P阱、增加P型注入层工艺制作的PLDMOS管，其面积可比采用常规技术缩小约32%。这在半导体集成电路产品成本压力日益增大的今天，无疑将产生极大的竞争力，从而有利于推动集成电路不断向更高层次发展。

上面结合附图对本发明的实施方式作了详细说明，但是本发明并不限于上述实施方式，在本领域普通技术人员所具备的知识范围内，还可以在不脱离本发明宗旨的前提下做出各种变化。

Claims

1.一种减小导通电阻的P型横向双扩散MOS管，包括：

P型衬底，

设在所述P型衬底上的N型埋层，

设在所述N型埋层上的P型外延层，

其特征在于：

浅P阱和背栅N阱区之间有P型注入层。

2.根据权利要求1所述的减小导通电阻的P型横向双扩散MOS管，其特征在于：场区上覆盖有场氧化层，场氧化层以及和有源区上覆盖至少一层氧化层，所述至少一层氧化层在深N阱、漏极、源极以及背栅处的相应位置被去除。

3.根据权利要求2所述的减小导通电阻的P型横向双扩散MOS管，其特征在于：所述场氧化层的厚度是4000～6000埃。

4.根据权利要求1或2或3所述的减小导通电阻的P型横向双扩散MOS管，其特征在于：第三有源区上表面覆盖有栅氧化层，栅氧化层上设有作为栅极的多晶硅层。

5.根据权利要求4所述的减小导通电阻的P型横向双扩散MOS管，其特征在于：所述栅氧化层的厚度是115～130埃。

6.根据权利要求5所述的减小导通电阻的P型横向双扩散MOS管，其特征在于：所述多晶硅层的厚度为2500～3500埃。

7.根据权利要求2所述的减小导通电阻的P型横向双扩散MOS管，其特征在于：所有场氧化层和有源区上面设有覆盖整个圆片表面的一层或多层氧化层，所述氧化层厚度是8000～10000 埃。