CN104517854A - 具有垂直沟道晶体管的半导体装置及其制造方法 - Google Patents

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Abstract

本发明提供了一种半导体装置及其制造方法。所述方法包括以下步骤：在半导体衬底上顺序沉积栅电极材料和牺牲绝缘层；将栅电极材料和牺牲绝缘层图案化以形成暴露出半导体衬底的表面的一个或更多个孔；在孔的内侧壁上形成栅绝缘层；形成一个或更多个柱体图案，每个柱体图案被填充在孔中且在柱体图案的顶部上被凹陷；在柱体图案上形成接触单元和电极单元；去除图案化的牺牲绝缘层，且在去除图案化的牺牲绝缘层的半导体衬底上形成间隔件氮化物材料；以及去除间隔件氮化物材料和图案化的栅电极材料在柱体图案之间的部分。

Description

具有垂直沟道晶体管的半导体装置及其制造方法
相关申请的交叉引用
本申请要求2013年9月30日向韩国知识产权局提交的申请号为10-2013-0116514的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
本发明构思的各种实施例涉及一种半导体装置及其制造方法，并且更具体地涉及一种具有垂直沟道晶体管的半导体装置及其制造方法。
背景技术
随着半导体装置的集成度变得更高，用于每个单位单元的二维区域减小。针对单位单元的区域的减小，已经进行了各种研究。例如，采用掩埋形式来制造用于连接开关器件、位线、字线和电容器的诸如接触单元的连接件。
作为努力的一部分，提出了垂直沟道半导体装置，其中用于开关器件的MOS晶体管的源极和漏极相对于衬底表面垂直地或三维地布置以将垂直沟道引导至衬底。
在垂直沟道晶体管中，通过包括与半导体衬底垂直的柱体图案、形成在柱体图案的外周缘上的栅电极、以及形成在柱体图案的上端部和下端部上的源极和漏极(其中，在源极和漏极之间具有栅电极)来引导垂直沟道。
垂直沟道晶体管的有利之处在于，即使当沟道长度增加时，晶体管在衬底上的区域也不增加。然而，由于形成柱体图案，然后栅电极被形成为包围柱体图案的外周缘，所以垂直晶体管的制造工艺非常复杂。
更具体地，通过以下步骤来制造垂直沟道晶体管：刻蚀形成有柱体的衬底以将柱体的下部凹陷预设的宽度，在形成有柱体的衬底上形成栅绝缘层，将用于包围栅电极的导电层沉积在形成有栅绝缘层的半导体衬底上，以及间隔件刻蚀(spacer-etch)沉积的导电层以形成包围柱体的凹陷的下部的包围栅电极。
由于柱体的下部被凹陷以形成包围栅电极，所以柱体的下部的宽度比柱体的上部的宽度更小，且因而发生柱体图案的倒塌。
此外，当被沉积以形成包围栅电极的导电层被间隔件刻蚀时，导电层未被清晰地刻蚀，并且柱体图案未被分开。因此，可降低半导体装置的可靠性。
发明内容
对于具有垂直沟道晶体管的半导体装置及其制造方法提供了本发明的各种示例性实施例，具有垂直沟道晶体管的半导体装置能够通过防止柱体图案倒塌或卡住来改善其可靠性。
根据本发明的一个示例性实施例，提供了一种制造半导体装置的方法，所述方法可以包括以下步骤：在半导体衬底上顺序沉积栅电极材料和牺牲绝缘层；将栅电极材料和牺牲绝缘层图案化以形成暴露出半导体衬底的表面的一个或更多个孔；在孔的内侧壁上形成第一栅绝缘层；形成一个或更多个柱体图案，每个柱体图案被填充在孔中且在柱体图案的顶部上被凹陷；在柱状图案上形成接触单元和电极单元；去除图案化的牺牲绝缘层，并在去除图案化的牺牲绝缘层的半导体衬底上形成间隔件氮化物材料；以及去除间隔件氮化物材料和图案化的栅电极材料在柱体图案之间的部分。
根据本发明的另一个示例性实施例的一个方面，提供了一种制造半导体装置的方法，所述方法可以包括以下步骤：在半导体衬底上顺序沉积栅电极材料和绝缘层；将栅电极材料和绝缘层图案化以形成暴露出半导体衬底的表面的一个或更多个孔；在孔的内侧壁上形成栅绝缘层；形成一个或更多个柱体图案，每个柱体图案被填充在孔中且在柱体图案的顶部上被凹陷；在柱状图案上形成接触单元和电极单元；将电极单元凹陷且形成被填充在孔中的数据储存单元；以及去除图案化的栅电极材料在柱体图案之间的部分。
根据本发明的另一个示例性实施例的一个方面，提供了一种半导体装置，所述半导体装置可以包括：半导体衬底，其被注入离子；一个或更多个柱体图案，其形成在半导体衬底上且从半导体衬底向上延伸；栅电极材料，其形成在柱体图案的外侧壁上具有设定高度；第一栅绝缘层，其以直线的形式形成在栅电极材料和柱体图案之间；以及间隔件氮化物材料，其形成在栅电极材料上以包围柱体图案。
在以下标题为“具体实施方式”的部分中描述这些和其他特征、方面和实施例。
附图说明
从以下结合附图的详细描述中将更清楚地理解本公开的主题的以上和其他方面、特征和其他优点，其中：
图1A至图1H是说明根据本发明构思的一个实施例的制造半导体装置的方法的截面图；
图2A至图2I是说明根据本发明构思的一个实施例的制造半导体装置的方法的截面图；
图3A至图3H是说明根据本发明构思的一个实施例的制造半导体装置的方法的截面图。
具体实施方式
在下文中，将参照附图更详细地描述示例性实施例。本文参照截面图来描述示例性实施例，截面图是示例性实施例(和中间结构)的示意性图示。照此，可以预料到图示的形状变化是缘于例如制造技术和/或公差。因而，示例性实施例不应当被解释为局限于本文说明的区域的特定形状，而可以包括例如来自于制造的形状差异。在附图中，为了清楚起见，可能对层和区域的长度和尺寸进行夸大。附图中相同的附图标记表示相同的元件。还将理解的是，当一个层涉及在另一个层或衬底“上”时，其可以直接在另一个层或衬底上，或者还可以存在中间层。还应注意的是，在本说明书中，“连接/耦接”不仅表示一个部件与另一个部件直接耦接，还表示一个部件经由中间部件与另一个部件间接耦接。另外，只要未在句子中特意提及，单数形式可以包括复数形式。
尽管将示出并且描述本发明构思的一些实施例，但本领域中的普通技术人员将理解的是，在不脱离本发明构思的原理和精神的情况下，可以对这些示例性实施例进行变化。
图1A至图1H是说明根据本发明构思的一个实施例的制造半导体装置的方法的截面图。
如在图1A中所示，根据本发明构思的一个实施例的制造半导体装置的方法可以包括以下步骤：提供半导体衬底110以及将用于防止图案倒塌的离子注入至半导体衬底110中。用于防止图案倒塌的离子可以例如是氮离子(N+)。
如图1B中所示，将栅电极材料115沉积在半导体衬底110上，以及牺牲绝缘层120被沉积在栅电极材料115上。栅电极材料115可以包括例如氮化钛(TiN)层、氮化钽(TaN)层、钨(W)层或硅化钛(TiSi2)层，而牺牲绝缘层120可以是氧化物层。可以通过考虑栅电极材料115在后续工艺中要被去除的厚度和垂直沟道晶体管的总高度来确定栅电极材料115和牺牲绝缘层120的层叠高度。
如图1C中所示，将栅电极材料115和牺牲绝缘层120图案化以形成暴露出半导体衬底110的上表面的孔H，以及将栅绝缘层125沉积在孔H中。此时，可以将栅电极材料115和牺牲绝缘层120图案化以暴露出半导体衬底110的上表面。可替选地，如图1C中所示，可以从半导体衬底110的上表面起将栅电极材料115和牺牲绝缘层120图案化，使得将半导体衬底凹陷一定的深度。此外，栅绝缘层125可以是氧化物层，且其可以使用原子层沉积(ALD)方法来被沉积。接下来，刻蚀栅绝缘层125以仅形成在孔H的内侧壁上且暴露出孔H的底部。换言之，栅绝缘层125可以形成在孔H与栅电极材料115的侧壁相对应的内侧壁上。
如图1D中所示，经由外延生长方法，柱体材料被形成为掩埋在孔H中，然后被平坦化以形成有源柱体图案130。将有源柱体图案130凹陷一定的深度，以及在凹陷的有源柱体图案130上形成接触单元135。在接触单元135上形成电极单元140。接触单元135可以由例如硅化物形成，以及电极单元140可以由与栅电极材料115相同的材料形成。由于有源柱体图案130经由外延生长方法形成，所以可以防止有源柱体图案130的倒塌。此外，由于在有源柱体图案130经由外延生长方法形成、然后被凹陷一定的深度之后形成接触单元135和电极单元140，所以在不需要这种硬掩模工艺的情况下，制造工艺可以被进一步简化。
如图1E中所示，经由浸出工艺从半导体衬底中去除牺牲绝缘层120。接下来，在半导体衬底去除牺牲绝缘层120的上表面上形成间隔件氮化物材料145。
如图1F中所示，刻蚀间隔件氮化物材料145和栅电极材料115与有源柱体图案130的外周缘间隔开预设距离的部分。
如在图1G中所示，在间隔件氮化物材料145和栅电极材料115的部分被刻蚀一定的高度的半导体衬底上形成用于单元间隔的绝缘层150，以及在绝缘层150上形成牺牲层155。绝缘层150可以是例如氮化物层，而牺牲层155可以是例如旋涂电介质(spin ondielectric，SOD)层。
如在图1H中所示，经由化学机械抛光(CMP)工艺来去除绝缘层150和牺牲层155的部分，使得将绝缘层150平坦化。
图2A至图2I是说明根据本发明构思的一个实施例的制造半导体装置的方法的截面图。
如图2A中所示，根据本发明构思的一个实施例的制造半导体装置的方法可以包括以下步骤：提供半导体衬底210以及将用于防止图案倒塌的离子注入至半导体衬底210中。用于防止图案倒塌的离子可以是例如氮离子(N+)。
如图2B中所示，将栅电极材料215沉积在半导体衬底210上，以及将牺牲绝缘层220沉积在栅电极材料215上。栅电极材料215可以包括例如，氮化钛(TiN)层，氮化钽(TaN)层，钨(W)层或硅化钛(TiSi2)层，而牺牲绝缘层220可以是氧化物层。图2B的工艺与图1B的工艺的不同之处在于牺牲绝缘层220的层叠高度可以与牺牲绝缘层120的层叠高度不同。可以通过考虑栅电极材料215在后续工艺中要被去除的厚度和垂直沟道晶体管的总高度来确定栅电极材料215和牺牲绝缘层220的层叠高度。
如图2C中所示，将栅电极材料215和牺牲绝缘层220图案化以形成暴露出半导体衬底210的上表面的孔H，以及将栅绝缘层225沉积在孔H上。此时，栅绝缘层225可以是氧化物层，且其可以使用原子层沉积(ALD)方法来沉积。接下来，刻蚀栅绝缘层225以仅形成在孔H的内侧壁上且暴露出孔H的底部。换言之，栅绝缘层225可以形成在孔H与栅电极材料215的侧壁相对应的内侧壁上。
如图2D中所示，经由外延生长方法来将柱体材料形成为掩埋在孔H中，然后将柱体材料平坦化以形成有源柱体图案230。将有源柱体图案230凹陷一定的深度，以及在凹陷的有源柱体图案230上形成接触单元235。在接触单元235上形成电极单元240。接触单元235可以由例如硅化物形成，且电极单元240可以由与栅电极材料215相同的材料形成。由于经由外延生长方法来形成有源柱体图案230，所以可以防止有源柱体图案230的倒塌。此外，由于在有源柱体图案230经由外延生长方法形成、然后被凹陷一定的深度之后形成接触单元235和电极单元240，所以在不需要这种硬掩模工艺的情况下，可以进一步简化制造工艺。
如图2E中所示，将电极单元240凹陷一定深度，以及在凹陷的电极单元240上形成数据储存单元245以被掩埋在孔H中。数据储存单元245可以包括相变材料、过渡金属氧化物、钙钛矿或聚合物。
如图2F中所示，经由浸出工艺从半导体衬底中去除牺牲绝缘层220。接下来，在半导体衬底的去除牺牲绝缘层220的上表面上形成间隔件氮化物材料250。间隔件氮化物材料250可以是例如氮化物。
如图2G中所示，刻蚀间隔件氮化物材料250和栅电极材料215与有源柱体图案230的外周缘间隔预设距离的部分。
如图2H中所示，在间隔件氮化物材料250和栅电极材料215的部分被刻蚀一定高度的半导体衬底上形成用于单元间隔的绝缘层255，以及在绝缘层255上形成牺牲层260。绝缘层255可以是例如氮化物层，而牺牲层260可以是例如旋涂电介质(SOD)层。
如图2I中所示，经由化学机械抛光(CMP)工艺来去除绝缘层255和牺牲层260的部分，使得将绝缘层255平坦化。
图3A至图3H是说明根据本发明构思的一个实施例的制造半导体装置的方法的截面图。
如图3A中所示，根据本发明构思的一个实施例的制造半导体装置的方法可以包括以下步骤：提供半导体衬底310以及将用于防止图案倒塌的离子注入至半导体衬底310中。用于防止图案倒塌的离子可以例如是氮离子(N+)。
如在图3B中所示，将第一栅绝缘层315沉积在半导体衬底310上，将栅电极材料320沉积在第一栅绝缘层315上，以及将牺牲绝缘层325沉积在栅电极材料320上。栅电极材料320可以包括例如，氮化钛(TiN)层，氮化钽(TaN)层，钨(W)层或硅化钛(TiSi2)层，且牺牲绝缘层325和第一栅绝缘层315可以由相同材料形成，例如氧化物层。第一栅绝缘层315可以被形成以降低泄漏电流。随着第一栅绝缘层15的厚度增加，泄漏电流可以被进一步降低。可以通过考虑栅电极材料320在后续工艺中要被去除的厚度和垂直沟道晶体管的总高度来确定栅电极材料320和牺牲绝缘层325的层叠高度。
如图3C中所示，将第一栅绝缘层315、栅电极材料320和牺牲绝缘层325图案化以形成暴露出半导体衬底310的上表面的孔H，以及将第二栅绝缘层330沉积在孔H中。此时，可以将第一栅绝缘层315、栅电极材料320和牺牲绝缘层325图案化以暴露出半导体衬底310的上表面。可替选地，如图3C中所示，可以从半导体衬底310的上表面起将第一栅绝缘层315、栅电极材料320和牺牲绝缘层325图案化，使得半导体衬底被凹陷一定的深度。此外，第二栅绝缘层330和第一栅绝缘层315可以由相同材料形成，例如氧化物层，并且第二栅绝缘层330可以使用原子层沉积(ALD)方法来沉积。接下来，刻蚀第二栅绝缘层330以仅形成在孔H的内侧壁上、且暴露出孔H的底部。
如图3D中所示，经由外延生长方法将柱体材料形成为掩埋在孔中，然后将柱体材料平坦化以形成有源柱体图案335。
将有源柱体图案335凹陷一定的深度，以及在凹陷的有源柱体图案335上形成接触单元340。在接触单元340上形成电极单元345。可以沿着X方向或Y方向来凹陷有源柱体图案335。因此，可以改变有源柱体图案335，使得栅电流沿着一个线方向流动，以及由于沿X线方向和Y线方向中的一个线方向来凹陷有源图案，所以可以减小有源柱体图案335的电阻。接触单元340可以由例如硅化物形成，且电极单元345可以由与栅电极材料320相同的材料形成。由于经由外延生长方法来形成有源柱体图案335，所以可以防止有源柱体图案335的倒塌。此外，由于在经由外延生长方法形成有源柱体图案335、然后将有源柱体图案335凹陷一定的深度之后形成接触单元340和电极单元345，所以在不需要这种硬掩模工艺的情况下，制造工艺可以被进一步简化。尽管在图3A至图3D中未示出，也可以如图2E中所示在电极单元345上形成数据储存单元。
如图3E中所示，经由浸出工艺从半导体衬底中去除牺牲绝缘层325。接下来，在半导体衬底去除牺牲绝缘层325的上表面上形成间隔件氮化物材料350。
如图3F中所示，刻蚀间隔件氮化物材料350和栅电极材料320与有源柱体图案335的外周缘间隔预设距离的部分。
如图3G中所示，在间隔件氮化物材料350和栅电极材料320的部分被刻蚀一定的高度半导体衬底上形成用于单元间隔的绝缘层355，以及在绝缘层355上形成牺牲层360。绝缘层355可以是例如氮化物层，而牺牲层360可以例如是旋涂电介质(SOD)层。
如图3H中所示，经由化学机械抛光(CMP)工艺来去除绝缘层355和牺牲层360的部分，使得绝缘层355被平坦化。
本发明的以上实施例是说明性的，并非限制性的。各种替换和等同形式是可以的。本发明不局限于本文所述的实施例。本发明也不局限于任何特定形式的半导体装置。其他增加、删减或修改结合本公开是显然的，且旨在落入所附权利要求的范围内。
通过以上实施例可以看出，本申请提供了以下的技术方案。
技术方案1.一种制造半导体装置的方法，所述方法包括以下步骤：
在半导体衬底上顺序沉积栅电极材料和牺牲绝缘层；
将所述栅电极材料和所述牺牲绝缘层图案化以形成暴露出所述半导体衬底的表面的一个或更多个孔；
在所述孔的内侧壁上形成第一栅绝缘层；
形成一个或更多个柱体图案，每个所述柱体图案被填充至所述孔中且在所述柱体图案的顶部上被凹陷；
在所述柱体图案上形成接触单元和电极单元；
去除图案化的牺牲绝缘层，且在去除所述图案化的牺牲绝缘层的所述半导体衬底上形成间隔件氮化物材料；以及
去除所述间隔件氮化物材料和图案化的栅电极材料在所述柱体图案之间的部分。
技术方案2.如技术方案1所述的方法，还包括以下步骤：
在沉积所述栅电极材料和所述牺牲绝缘层之前，将离子注入至所述半导体衬底中。
技术方案3.如技术方案2所述的方法，其中，所述柱体图案经由外延生长方法来形成。
技术方案4.如技术方案3所述的方法，其中，所述第一栅绝缘层形成在所述孔与所述图案化的栅电极材料的侧壁相对应的内侧壁上。
技术方案5.如技术方案4所述的方法，在去除所述间隔件氮化物材料和所述图案化的栅电极材料的部分的步骤之后，还包括以下步骤：
在去除所述间隔件氮化物材料和所述图案化的栅电极材料的部分的所述半导体衬底上形成绝缘层；
在所述绝缘层上形成牺牲层；以及
通过去除所述绝缘层和所述牺牲层的部分来将所述绝缘层平坦化。
技术方案6.如技术方案1所述的方法，其中，去除所述间隔件氮化物材料和所述图案化的栅电极材料的部分的步骤包括以下步骤：
去除所述间隔件氮化物材料和所述图案化的栅电极材料与所述柱体图案的外周缘间隔开的部分。
技术方案7.如技术方案1所述的方法，还包括以下步骤：
在沉积所述栅电极材料和所述牺牲绝缘层之前，在所述半导体衬底上形成第二栅绝缘层，
其中，在将所述栅电极材料和所述牺牲绝缘层图案化时，将所述第二栅绝缘层图案化。
技术方案8.如技术方案7所述的方法，其中，所述第一栅绝缘层由与所述第二栅绝缘层相同的材料形成。
技术方案9.如技术方案8所述的方法，其中，所述柱体图案沿着所述半导体衬底的X线方向和Y线方向中的一个来被凹陷。
技术方案10.一种制造半导体装置的方法，所述方法包括以下步骤：
在半导体衬底上顺序沉积栅电极材料和绝缘层；
将所述栅电极材料和所述绝缘层图案化以形成暴露出所述半导体衬底的表面的一个或更多个孔；
在所述孔的内侧壁上形成栅绝缘层；
形成一个或更多个柱体图案，每个所述柱体图案被填充在所述孔中且在所述柱体图案的顶部上被凹陷；
在所述柱体图案上形成接触单元和电极单元；
将所述电极单元凹陷且形成填充在所述孔中的数据储存单元；以及
去除图案化的栅电极材料在所述柱体图案之间的部分。
技术方案11.如技术方案10所述的方法，在形成所述数据储存单元的步骤之后，还包括以下步骤：
去除图案化的绝缘层以暴露出所述图案化的栅电极材料的上表面；以及
在所述图案化的栅电极材料的所述上表面上、和顺序层叠有所述柱体图案、所述接触单元、所述电极部分和所述数据储存单元的结构的表面上形成间隔件氮化物材料。
技术方案12.如技术方案11所述的方法，其中，在去除所述图案化的栅电极材料的部分时，去除所述间隔件氮化物材料在所述柱体图案之间的部分。
技术方案13.如技术方案10所述的方法，其中，所述数据储存单元包括相变材料、过渡金属氧化物、钙钛矿和聚合物中的一种。
技术方案14.一种半导体装置，包括：
半导体衬底，其被注入离子；
一个或更多个柱体图案，其形成在所述半导体衬底上且从所述半导体衬底向上延伸；
栅电极材料，其形成在所述柱体图案的外侧壁上具有预设的高度；
第一栅绝缘层，其以直线形式形成在所述栅电极材料和所述柱体图案之间；以及
间隔件氮化物材料，其形成在所述栅电极材料上以包围所述柱体图案。
技术方案15.如技术方案14所述的半导体装置，其中，注入至所述半导体衬底中的所述离子是氮离子。
技术方案16.如技术方案14所述的半导体装置，其中，所述多个柱体图案是外延生长的柱体图案。
技术方案17.如技术方案14所述的半导体装置，还包括：
接触单元，其形成在所述柱体图案上；
电极单元，其形成在所述接触单元上；以及
数据储存单元，其形成在所述电极单元上。
技术方案18.如技术方案17所述的半导体装置，其中，所述数据储存单元包括相变材料、过渡金属氧化物、钙钛矿和聚合物中的一种。
技术方案19.如技术方案14所述的半导体装置，还包括：
第二栅绝缘层，其形成在所述半导体衬底和所述栅电极材料之间。
技术方案20.如技术方案19所述的半导体装置，其中，所述第一栅绝缘层由与所述第二栅绝缘层相同的材料形成。

Claims (10)

1.一种制造半导体装置的方法，所述方法包括以下步骤：
在半导体衬底上顺序沉积栅电极材料和牺牲绝缘层；
将所述栅电极材料和所述牺牲绝缘层图案化以形成暴露出所述半导体衬底的表面的一个或更多个孔；
在所述孔的内侧壁上形成第一栅绝缘层；
形成一个或更多个柱体图案，每个所述柱体图案被填充至所述孔中且在所述柱体图案的顶部上被凹陷；
在所述柱体图案上形成接触单元和电极单元；
去除图案化的牺牲绝缘层，且在去除所述图案化的牺牲绝缘层的所述半导体衬底上形成间隔件氮化物材料；以及
去除所述间隔件氮化物材料和图案化的栅电极材料在所述柱体图案之间的部分。
2.如权利要求1所述的方法，还包括以下步骤：
在沉积所述栅电极材料和所述牺牲绝缘层之前，将离子注入至所述半导体衬底中。
3.如权利要求2所述的方法，其中，所述柱体图案经由外延生长方法来形成。
4.如权利要求3所述的方法，其中，所述第一栅绝缘层形成在所述孔与所述图案化的栅电极材料的侧壁相对应的内侧壁上。
5.如权利要求4所述的方法，在去除所述间隔件氮化物材料和所述图案化的栅电极材料的部分的步骤之后，还包括以下步骤：
在去除所述间隔件氮化物材料和所述图案化的栅电极材料的部分的所述半导体衬底上形成绝缘层；
在所述绝缘层上形成牺牲层；以及
通过去除所述绝缘层和所述牺牲层的部分来将所述绝缘层平坦化。
6.如权利要求1所述的方法，其中，去除所述间隔件氮化物材料和所述图案化的栅电极材料的部分的步骤包括以下步骤：
去除所述间隔件氮化物材料和所述图案化的栅电极材料与所述柱体图案的外周缘间隔开的部分。
7.如权利要求1所述的方法，还包括以下步骤：
在沉积所述栅电极材料和所述牺牲绝缘层之前，在所述半导体衬底上形成第二栅绝缘层，
其中，在将所述栅电极材料和所述牺牲绝缘层图案化时，将所述第二栅绝缘层图案化。
8.如权利要求7所述的方法，其中，所述第一栅绝缘层由与所述第二栅绝缘层相同的材料形成。
9.一种制造半导体装置的方法，所述方法包括以下步骤：
在半导体衬底上顺序沉积栅电极材料和绝缘层；
将所述栅电极材料和所述绝缘层图案化以形成暴露出所述半导体衬底的表面的一个或更多个孔；
在所述孔的内侧壁上形成栅绝缘层；
形成一个或更多个柱体图案，每个所述柱体图案被填充在所述孔中且在所述柱体图案的顶部上被凹陷；
在所述柱体图案上形成接触单元和电极单元；
将所述电极单元凹陷且形成填充在所述孔中的数据储存单元；以及
去除图案化的栅电极材料在所述柱体图案之间的部分。
10.一种半导体装置，包括：
半导体衬底，其被注入离子；
一个或更多个柱体图案，其形成在所述半导体衬底上且从所述半导体衬底向上延伸；
栅电极材料，其形成在所述柱体图案的外侧壁上具有预设的高度；
第一栅绝缘层，其以直线形式形成在所述栅电极材料和所述柱体图案之间；以及
间隔件氮化物材料，其形成在所述栅电极材料上以包围所述柱体图案。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106298372A (zh) * 2016-09-07 2017-01-04 中国科学院微电子研究所 一种微纳机电开关及其制造方法
CN107221560A (zh) * 2016-03-21 2017-09-29 三星电子株式会社 半导体器件
CN111192823A (zh) * 2018-11-14 2020-05-22 东京毅力科创株式会社 器件的制造方法

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2016163045A1 (ja) * 2015-04-06 2016-10-13 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド Ｓｇｔを有する柱状半導体装置と、その製造方法
JP6794706B2 (ja) * 2015-10-23 2020-12-02 株式会社リコー 電界効果型トランジスタ、表示素子、画像表示装置、及びシステム
US9870957B2 (en) 2016-06-16 2018-01-16 Samsung Electronics Co., Ltd. Vertical fin field effect transistor (V-FinFET), semiconductor device having V-FinFET and method of fabricating V-FinFET
KR20230009206A (ko) * 2021-07-08 2023-01-17 삼성전자주식회사 반도체 소자

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101794736A (zh) * 2009-02-02 2010-08-04 三星电子株式会社 制造半导体器件的方法
US20110223731A1 (en) * 2010-03-11 2011-09-15 Samsung Electronics Co., Ltd. Vertical Channel Transistors And Methods For Fabricating Vertical Channel Transistors

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100994710B1 (ko) * 2007-12-21 2010-11-17 주식회사 하이닉스반도체 수직채널트랜지스터의 제조 방법
KR101094377B1 (ko) 2008-04-04 2011-12-15 주식회사 하이닉스반도체 반도체 소자 제조 방법
KR20100008557A (ko) 2008-07-16 2010-01-26 주식회사 하이닉스반도체 폴리메탈게이트를 구비한 반도체장치 제조 방법
WO2011031749A2 (en) * 2009-09-08 2011-03-17 The Regents Of The University Of California Dram cell utilizing a doubly gated vertical channel

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101794736A (zh) * 2009-02-02 2010-08-04 三星电子株式会社 制造半导体器件的方法
US20110223731A1 (en) * 2010-03-11 2011-09-15 Samsung Electronics Co., Ltd. Vertical Channel Transistors And Methods For Fabricating Vertical Channel Transistors

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107221560A (zh) * 2016-03-21 2017-09-29 三星电子株式会社 半导体器件
CN106298372A (zh) * 2016-09-07 2017-01-04 中国科学院微电子研究所 一种微纳机电开关及其制造方法
CN111192823A (zh) * 2018-11-14 2020-05-22 东京毅力科创株式会社 器件的制造方法

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