CN105745738B - 自对准栅极触点结构 - Google Patents

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Abstract

一种形成半导体器件的方法，该方法包括在相应的一个或多个晶体管在衬底中一个或多个沟道区之上沉积金属层，金属层具有第一区和第二区；降低金属层的第一区的高度；在已降低高度的第一区之上形成绝缘层，绝缘层形成为具有与金属层的第二区共面的顶面；并且形成到一个或多个晶体管的源极/漏极区的至少一个触点。因此也提供了形成的半导体器件的结构。

Description

自对准栅极触点结构
技术领域
本发明总体涉及半导体器件制造的领域，并且更具体地，涉及自对准栅极触点结构及其形成方法。
背景技术
制造互补金属氧化物半导体(CMOS)晶体管的不断缩小当前已经引起了用于与晶体管的源极和漏极(S/D)相接触的无边界触点(也被称为自对准触点(SAC))的发展。这主要因为已经频繁发现S/D触点的传统制造工艺会导致诸如使晶体管的栅极和S/D之间电短路的问题，其中这样的电短路有时可能有损晶体管的性能。这在其中晶体管和其邻近晶体管之间的间距有时可能变得极窄或极小的高度缩小半导体器件制造的情况中尤为如此。相比之下，无边界触点或自对准触点一般不会有使S/D和栅极之间电短路的这类型的问题，并且因此，有关的制造工艺一般具有比传统工艺大得多的工艺窗口。
为了在目前的替换金属栅极(RMG)集成方案内制造或形成无边界触点(或SAC)，当前已经开发了几种方法。其中一种方法包括在栅极的上面形成介质帽层来隔离栅极与S/D触点。介质帽层防止栅极和S/D触点之间可能的短路。在形成该介质帽层中，一种直接的方式可以包括一系列步骤，例如，首先使RMG结构的金属栅极凹进，金属栅极可以包括功函数(WF)金属和诸如铝(Al)和/或钨(W)的间隙填充金属；在RMG结构的凹进区域的上面或其中沉积介质材料；并且随后通过例如化学机械抛光(CMP)工艺对沉积的介质材料抛光以移除任何过量的介质材料并且从而在栅极区域中形成介质帽层。
制成不会使S/D和栅极短路的无边界触点或自对准触点的另一方法包括利用间隔件和帽(通常为氮化硅SiN)包封栅极以确保有源触点不会短路到栅极。
虽然以上描述的无边界触点工艺防止了S/D触点和栅极之间的短路，但它不会防止栅极触点和S/D的有源区之间的短路。为了确保栅极触点不会短路到有源区，一般依赖于会导致面积损失的栅极触点到有源区的横向间隔，或会导致高栅极触点寄生电容的通过使用高栅极获得的垂直距离。
发明内容
本发明的实施例提供了一种形成用于一个或多个晶体管的双高度金属栅极结构的方法。所述方法包括：在相应的一个或多个晶体管在衬底中的一个或多个沟道区之上沉积金属层，所述金属层具有第一区和第二区；降低金属层的第一区的高度；在已降低高度的第一区之上形成绝缘层，所述绝缘层形成为具有与金属层的第二区共面的顶面；以及形成到所述一个或多个晶体管的源极/漏极区的至少一个触点。
在一个实施例中，形成至少一个触点包括形成到一个或多个晶体管中的一个晶体管的源极/漏极区的至少一个触点，所述一个或多个晶体管中的一个晶体管具有被已降低高度的第一区覆盖并且不被金属层的第二区覆盖的沟道区。
根据一个实施例，降低第一区的高度还包括保持金属层的第二区的高度，所述金属层的第二区在衬底中的浅沟槽隔离(STI)区的上面。
根据另一实施例，降低第一区的高度还包括保持金属层的第二区的高度，所述金属层的第二区在一个或多个晶体管中的一个晶体管的沟道区的一部分的上面。
所述方法的一个实施例还可以包括形成与所述一个或多个晶体管的栅极相接触的到金属层的第二区的导电触点。
方法的另一实施例还可以包括，在已降低高度的第一区之上形成绝缘层之后，将金属层图案化为用于所述一个或多个晶体管的双高度金属栅极。
所述方法的又一实施例可以包括：在沉积金属层之前，移除伪金属栅极以暴露相应的一个或多个晶体管的一个或多个沟道区并且在移除伪金属栅极剩下的区域中沉积金属层。
根据一个实施例，降低金属层的第一区的高度包括形成覆盖金属层的第二区的双高度栅极图案的硬掩模，并且刻蚀不被硬掩模覆盖的第一区中的金属层。
在一个实施例中，所述方法还包括在绝缘层和金属层的第二区的上面沉积电介质层；将双高度栅极图案应用于在电介质层的上面形成光刻胶掩模；移除电介质层的一部分以产生通孔，所述电介质层的该部分由双高度栅极图案来限定并且直接在金属层的第二区的上面；并以及用导电材料填充通孔以形成栅极触点。
本发明的实施例也提供了一种半导体器件。所述半导体器件包括：在一个或多个晶体管在衬底中的一个或多个沟道区之上的双高度金属栅极，所述双高度金属栅极具有第一高度的第一区和第二高度的第二区，所述第二高度比第一高度更高；和到所述一个或多个晶体管中的一个晶体管的源极/漏极区的至少一个触点；以及所述一个或多个晶体管中的一个晶体管具有被第一高度的第一区覆盖并且不被第二高度的第二区覆盖的沟道区。
根据一个实施例，半导体器件的至少一个触点具有比双高度金属栅极的第一高度更高的高度。
附图说明
从优选实施例的以下详细描述结合附图，将更全面地理解和领会本发明，附图中：
图1是根据本发明的实施例的半导体器件的俯视图的示意图示；
图2(a)、2(b)-图10(a)、10(b)是根据本发明的一个实施例的形成具有自对准栅极触点的半导体器件的方法的截面图的示意图示；
图11(a)、11(b)-图16(a)、16(b)是根据本发明的另一实施例的形成具有自对准栅极触点的半导体器件的方法的截面图的示意图示；
图17(a)、17(b)-图20(a)、20(b)是根据本发明的又一实施例的形成具有自对准栅极触点的半导体器件的方法的截面图的示意图示；
图21(a)、21(b)-图22(a)、22(b)是根据本发明的还又一实施例的形成具有自对准栅极触点的半导体器件的方法的截面图的示意图示；
应当意识到，为了简单和清楚地说明，附图中的要素不必要按比例绘制。例如，为了清楚，一些要素的尺寸可以相对于其它要素的尺寸而夸大。
具体实施方式
在以下的详细描述中，阐述了许多具体的细节以提供对本发明的各种实施例的透彻理解。然而，应当理解，本发明的实施例可以没有这些具体细节来实践。
为了不掩盖本发明的本质和/或实施例的表达，在以下的详细描述中，为了表达和/或为了说明，本领域公知的一些处理步骤和/或操作可能组合在一起，并且在一些实例中可能不会详细描述。在其它实例中，本领域公知的一些处理步骤和/或操作可能根本不会描述。此外，可能不会详细描述一些周知的器件处理技术，并且在一些实例中，可能提及其它公开文章、专利和/或公开专利申请用于参考，以便不掩盖本发明的本质和/或实施例的描述。应当理解，以下描述可能更聚焦于本发明的各种实施例的显著特征和要素。
图1是根据本发明的实施例的半导体器件10的俯视图的示意图示。为了不失一般性地提供本发明的各种实施例的描述，在图1中作为非限制性示例示出的半导体器件10包括诸如CMOS晶体管的多个互连的晶体管，其可以通过例如替换金属栅极工艺或其它传统工艺来制造。更具体地，半导体器件10可以包括一个或多个金属栅极11-13，其放置在靠近诸如有源源极/漏极区的有源区21-24的一个或多个沟道区的上面。金属栅极11-13可以形成为被例如介质材料的间隔件31-33在其各自侧壁处围绕。间隔件31-33一般用于在栅极下面的沟道区和有源源极/漏极区21-24之间设置一段距离。有源源极/漏极区21-24可以通过直接在有源源极/漏极区21-24的上面形成的一个或多个有源触点41-44来接入或接触。
根据本发明的一个实施例，半导体器件10还可以包括直接在有源触点41-44和/或金属栅极11-13的上面形成并与有源触点41-44和/或金属栅极11-13相接触的一个或多个通孔51-55。例如，至少通孔55可以形成为与金属栅极12在其一部分处相接触，这一部分可以是位于如图1中示出的有源区21/22和23/24之间的一部分，或可以是部分位于有源区21和22之间或有源区23和24之间的沟道区的上面的一部分。尽管在图1的俯视图中不能清楚地看见，但是当与不和通孔55直接接触的金属栅极12的其余部分比较时，形成通孔55处的金属栅极12的该部分可以具有升高的高度。换言之，金属栅极12的其余部分可以具有比形成通孔55处的金属栅极12的部分更低的高度。金属栅极12的部分降低的高度帮助减小栅极12和围绕金属栅极12的有源触点41-44之间的寄生电容。与此同时，具有相对高的高度的金属栅极12的部分帮助在其上面形成通孔55，同时实现了避免通孔55到在源极/漏极区21-24的上面并靠近金属栅极12的有源触点41-44的电短路。
图2(a)、2(b)-图10(a)、10(b)是根据本发明的一个实施例的形成半导体器件的方法的截面图的示意图示。具体地，看作形成图1中示出的半导体器件10的示意示例，可以分别从图1中示出的虚线指示的位置A-A’和位置B-B’处获取图2(a)-10(a)和图2(b)-10(b)的截面图。此处，还应当注意，图2(a)-图10(a)仅用于示出金属栅极12和有源触点43和44的形成。换言之，下文中为了清楚，故意省略了形成金属栅极11和13的图示。
本发明的实施例提供了自对准栅极触点结构及其形成方法。现在参考图2(a)和图2(b)。根据一个实施例，从提供衬底101开始本方法，衬底101典型地为诸如掺杂或不掺杂硅或硅锗衬底的半导体衬底，但是也可以使用其它类型的半导体材料而且在此处也充分考虑了这些材料。方法还可以包括在衬底101内形成一个或多个隔离区102，诸如浅沟槽隔离(STI)区。隔离区102可以用于限定适合于形成晶体管的有源区(诸如晶体管的源极、漏极和沟道区)的一个或多个区域。如此形成的晶体管可以彼此靠近，但是至少在衬底101内被隔离区或STI区102彼此间隔开。
在一个实施例中，本发明的方法包括在衬底101的上面形成电介质层，并且电介质层优选为高介电常数电介质层103。如以下更详细的描述，高介电常数电介质层103可以形成在衬底101内的沟道区与要在其上面形成的金属栅极之间的地方。高介电常数电介质层103可以通过任何现有或未来开发的工艺来形成，诸如化学气相沉积(CVD)工艺或氧化工艺。如图2(a)和2(b)中示出的，可以在高介电常数电介质层103的上面沉积适合于形成金属栅极的材料层，其在下文中称为金属层104。适合于金属层104的材料可以包括金属元素或金属合金，诸如钨(W)、TiN、TaN、TiC、TaC、WN、Co或其组合并且可以包括其它金属合金。金属层104可以形成为具有至少30nm的充足厚度，优选为50nm和200nm之间，以成为金属栅极并能够形成到其顶面的触点而不会导致到周围有源触点的电短路，如以下更详细的描述。
图3(a)和3(b)是根据本发明的一个实施例的形成半导体器件的方法的截面图的示意图示，其接着以上图2(a)和2(b)中示出的步骤。具体地，方法可以包括在需要形成到金属栅极的通孔触点的金属层104的上面形成刻蚀掩模或掩模图案121。可供选择地，可以将刻蚀掩模形成为覆盖除了在附近可能形成到源极/漏极触点(CA触点)的区域的金属层104，将刻蚀掩模形成为覆盖在附近可能形成到源极/漏极触点(CA触点)的区域的金属层104会引起CA触点与金属层104短路的风险。刻蚀掩模121可以是硬掩模，但是如果合适的话，也可以使用其它类型的掩模。硬掩模121可以由氧化物、氮化物或其它介质材料制成。例如，硬掩模121可以由二氧化硅制成，例如，只要使用的材料可以能够提供相对于之后形成为围绕硬掩模121的材料的所需刻蚀选择性，如参考图5(a)和图5(b)以下更详细描述的。在另一实施例中，刻蚀掩模121可以是通过光刻胶掩模图案化的非晶碳(a-C)掩模。
可以使用CVD工艺沉积硬掩模121并之后通过标准光刻图案化工艺来将其图案化，图案化诸如通过首先在硬掩膜层的上面形成的光刻胶层(诸如通过旋涂工艺)中产生掩模图案并且随后通过例如干法刻蚀工艺(包括反应离子刻蚀(RIE)工艺)将掩模图案转移到其下面的硬掩模层。在一个实施例中，硬掩模121优选地形成在直接在STI 102之一的上面的金属层104的一部分上。在另一实施例中，硬掩模121优选地在部分在STI区102中任意两个之间限定的有源区的上面的金属层104的一部分上。形成硬掩模121的位置限定的一个地方，该地方可以形成到最终形成为金属栅极的金属层104的触点。例如，硬掩模121可以在优选地不在任何源极/漏极触点附近的金属层104的一部分的上面形成，但并不是必须的，并且金属层的该部分可以是在晶体管之一的沟道区或在两个邻近晶体管之间的STI之上的区的上面。
图4(a)和4(b)是根据本发明的一个实施例的形成半导体器件的方法的截面图的示意图示，其接着以上图3(a)和图3(b)中示出的步骤。具体地，方法包括在未设计有到金属层104的直接接触的区域中将金属层104的一部分的高度凹进为较低高度，并且该区域不被硬掩模121覆盖。可以例如通过应用诸如RIE工艺的干法刻蚀来实现将不被硬掩模121覆盖的区域中的金属层104凹进。部分凹进金属层104的工艺可以产生低高度的第一高度区域104a和高高度的第二高度区域104b的双高度金属栅极层，其中第二高高度区域104b通过硬掩模121来限定并且直接在其下面。
当形成为双高度金属栅极的第一部分时，金属栅极层的第一低高度区域104a将会导致与诸如源极/漏极触点的邻近导电触点的减小的寄生电容。当形成为双高度金属栅极的第二部分时，金属栅极层的第二高高度区域104b可能提供对其顶部的接入以形成到双高度金属栅极的触点。第二高度区域104b可以形成为具有充足高度以避免引起晶体管的栅极和源极/漏极触点之间的电短路。为了实现以上描述，使用将金属层104凹进为第一高度区域104a的刻蚀工艺可以是定时的，以便可以获得区域104a的预定高度。在另一实施例中，栅极金属层104可以制成为包括每层具有不同刻蚀特性的多层金属，以使得可以由在沉积工艺中使用来形成多层金属层104的材料的刻蚀特性来限定第一区域或区104a的高度。
图5(a)和5(b)是根据本发明的一个实施例的形成半导体器件的方法的截面图的示意图示，其接着以上图4(a)和4(b)中示出的步骤。具体地，根据一个实施例，本发明的方法包括在金属栅极层104的上面直接应用诸如电介质层的绝缘层131以覆盖凹进的第一高度区域104a。可以通过任何目前已知或未来开发的工艺来沉积电介质层131，并且可以将其沉积为具有高于金属栅极层104的第二高度区域104b和第二高度区域104b的上面的硬掩模121的高度。取决于用于硬掩模121的材料的刻蚀选择性，可以选择由提供充足或至少足够与硬掩模121的刻蚀选择性有差异的材料制成电介质层131。例如，当硬掩模121由氧化物材料制成时，电介质层131例如可以由可以提供足够的刻蚀选择性以执行之后的器件处理的氮化物来制成。然而，本发明的实施例不限于此方面并且也可以使用用于硬掩模121和电介质层131的材料的其它组合，并且在此处充分考虑了这些组合。
在将电介质层131沉积为高于硬掩模121的高度后(硬掩模121变为嵌于电介质层131内)，可以应用CMP(化学机械抛光)工艺以将电介质层131向下抛光为暴露硬掩模121，可能使用硬掩模121作为刻蚀停止终止点。因此，CMP工艺可以产生顶面132，其与电介质层131的顶面以及硬掩模层121的顶面共面。
图6(a)和6(b)是根据本发明的一个实施例的形成半导体器件的方法的截面图的示意图示，其接着以上图5(a)和5(b)中示出的步骤。具体地，本发明的方法的一个实施例可以包括将金属栅极层区域104a和104b图案化为具有第一高度104c和第二高度104d的双高度金属栅极，其在下文中统称为金属栅极105。图案化工艺典型地可以包括通过应用光刻图案化工艺形成诸如光刻胶掩模的掩模，并且随后将掩模的图案转移到下面的电介质层131、金属栅极层104a和金属栅极层104b以将它们分别变换成电介质层131a、双高度金属栅极105的第一高度区域104c和第二高度区域104d。在一个实施例中，图案化工艺可以同时将高介电常数电介质层103形成为直接在金属栅极105下面的栅极电介质层103a。
图7(a)和7(b)是根据本发明的一个实施例的形成半导体器件的方法的截面图的示意图示，其接着以上图6(a)和6(b)中示出的步骤。具体地，在形成第一高度104c和第二高度104d的金属栅极之后，本发明的实施例接着形成靠近金属栅极104c的源极和漏极。在此过程中，本发明的一个实施例可以包括形成围绕金属栅极105和金属栅极105的上面的电介质层131a的侧壁的间隔件141和142的方法。间隔件141和142可以例如通过以下方法来形成：沉积覆盖电介质层131a和衬底101的优选的共形电介质层并且随后应用定向刻蚀工艺以移除多数的沉积的电介质层，仅剩余靠近电介质层131a和金属栅极105的电介质层的部分。侧壁间隔件141和142与栅极保持适当的间隔，之后通过例如本领域公知的离子注入工艺在衬底101内形成晶体管的源极和漏极。
图8(a)和8(b)是根据本发明的一个实施例的形成半导体器件的方法的截面图的示意图示，其接着以上图7(a)和7(b)中示出的步骤。在形成衬底101内的源极和漏极之后，可以在衬底101之上、源极和漏极区的上面形成层间介质(ILD)层151/152。例如，可以将ILD层151/152形成为填充两个邻近的不同晶体管的金属栅极之间的任何豁口。可以通过任何目前已知或未来开发的技术或工艺(诸如CVD沉积工艺)来将ILD层151/152形成为具有高于电介质层131a的顶面的高度。随后通过CMP工艺将ILD层151/152凹进或向下抛光为与电介质层131a的顶面共面。根据本发明的一个实施例，ILD层151/152的材料可以选择为具有与制成侧壁间隔件141/142的材料充分不同的刻蚀选择性。这种刻蚀选择性的差异可以有助于之后的形成到S/D区的自对准触点的工艺。
图9(a)和9(b)是根据本发明的一个实施例的形成半导体器件的方法的截面图的示意图示，其接着以上图8(a)和8(b)中示出的步骤。例如，本发明的一个实施例包括形成通过ILD层151/152到达在其下面的晶体管的源极和/或漏极的一个或多个触点以及形成到第二高度区域104d处的金属栅极105的触点的方法。更具体地，在形成以上触点的工艺中，首先在ILD层151/152内可以产生诸如通孔161、162和163的一个或多个通孔。为了形成通孔161、162和163，可以使用光刻胶层来产生ILD层151/152的上面的通孔161、162和163的掩模图案。随后例如通过定向刻蚀工艺将光刻胶掩模图案转移到ILD层151/152和硬掩模121中，硬掩模121被电介质层131a围绕并且可以具有与ILD层151/152类似的刻蚀选择性。
在一个实施例中，通孔161和162可以形成为独立通孔，并且在另一实施例中，其可以形成为自对准到间隔件141。更具体地，通孔161和162的光刻胶掩模图案可以制成为轻微地与下面间隔件141重叠。由于间隔件141的材料具有与ILD层151/152的材料不同的刻蚀选择性，可以应用选择性刻蚀工艺来产生通孔161和162，以使得它们变得自对准到间隔件141。刻蚀工艺可能不会影响或至少不会显著地影响间隔件141。
在形成通孔163中，通孔163的光刻胶掩模图案可以制成为轻微地比下面的硬掩膜层121更大并与硬掩模层重叠。根据本发明的一个实施例，之后可以应用选择性刻蚀工艺，利用硬掩模121和周围电介质层131a之间的刻蚀选择性的差异来完全地移除硬掩模121并且暴露下面的第二高高度区域的金属栅极105或区104d。由于通孔163基本上采取硬掩膜层121的形状，通孔163被制成为自对准到下面的金属栅极105的第二高度区104d。
图10(a)和10(b)是根据本发明的一个实施例的形成半导体器件的方法的截面图的示意图示，其接着以上图9(a)和9(b)中示出的步骤。形成通孔161、162和163之后，可以通过用合适的导电材料(诸如，Cu、W或Al，因为它们可能适合于任何具体应用)填充通孔161、162和163来形成通孔触点171、172和173。选择的材料可以与工艺以及周围介质材料相容以提供低电阻。如图10(a)和10(b)中清楚地示出的，由于通孔触点171和172形成在不靠近或至少不紧邻金属栅极105的第二高度区域104d的区域中，与传统源极/漏极触点相比，大大降低了在第二高度区域104d处源极/漏极触点171和172与金属栅极105短路的风险。与此同时，由源极/漏极触点171和172与金属栅极105形成的寄生电容也由于其间减少的重叠区域而减小。
图11(a)、11(b)-16(a)、16(b)是根据本发明的另一实施例的形成半导体器件的方法的截面图的示意图示。具体地，当与图2(a)、2(b)-图10(a)、10(b)中示意性示出的实施例比较时，当前实施例可以开始于在替换金属栅极(RMG)工艺中形成包括源极、漏极和栅极的晶体管。更具体地，本发明的方法的一个实施例可以包括提供衬底201，衬底201典型地为诸如掺杂或不掺杂硅或硅锗(SiGe)衬底的半导体衬底，但是也可以使用其它半导体材料并且在此处充分考虑了这些其它材料。方法还包括在衬底201内形成一个或多个隔离区202，诸如浅沟槽隔离(STI)区。STI或STI区202可以用于限定适合于形成一个或多个晶体管的有源区(诸如适合于形成晶体管的源极、漏极和沟道区)的一个或多个区域。如此形成的晶体管可以彼此相邻但被STI 202彼此间隔开。
在一个实施例中，本发明的方法可以包括在衬底201的上面形成一个或多个场效应晶体管。更具体地，方法包括例如通过替换金属栅极(RMG)工艺将一个或多个场效应晶体管形成为具有经过高介电常数电介质层203、在衬底201中的沟道区的上面的金属栅极块204，如图11(a)和11(b)中示意性示出的。更具体地，高介电常数电介质层203可以形成为在金属栅极块204的底面和侧壁处都围绕金属栅极块204。金属栅极块204可以形成为具有足以避免当随后形成到晶体管的源极/漏极的自对准触点时可能的短路的足够的高度。
本发明的实施例还可以包括将一个或多个场效应晶体管形成为具有靠近金属栅极块204形成的侧壁间隔件205。侧壁间隔件205可以用高介电常数电介质层203做衬里，高介电常数电介质层203在下文中有时可以称为衬垫。包括金属栅极块204、衬垫203和侧壁间隔件205的替换金属栅极结构可以嵌在层间介质(ILD)层206中，如图11(a)和图11(b)中示意性示出的。
图12(a)和12(b)是根据本发明的一个实施例的形成半导体器件的方法的截面图的示意图示，其接着以上图11(a)和11(b)中示出的步骤。更具体地，本发明的一个实施例可以包括在金属栅极块204的上面形成金属栅极掩模，优选为硬掩模，并且将金属栅极块204凹进成为双高度金属栅极204c。金属栅极204c可以具有低高度的第一高度区域204a和高高度的第二高度区域204b。金属栅极掩模(未示出)包括其下面的金属栅极块204的部分以成为第二高度区域204b，同时金属栅极块204的其余部分被刻蚀为第一高度区域204a。第二高度区域204b可以优选地形成在STI区202之上，优选为在与金属栅极接触的区域中或在不是源极/漏极触点区附近的区域中。然而，本发明的实施例不限于此方面并且第二高度区域204b可以形成在沿着金属栅极块204的任何部分中。
简单地参考图21(a)、21(b)-图22(a)、22(b)，其是根据本发明的还又一实施例的形成具有自对准栅极触点的半导体器件的方法的截面图的示意图示。在将金属栅极块204凹进以变成双高度金属栅极204c中，诸如非晶碳硬掩模的硬掩模207可以形成为覆盖不期望凹进金属栅极块204的区域，或形成为暴露可能形成源极/漏极触点(CA触点)的区域，在此附近可能引起短路到金属栅极块204的风险。在部分地凹进如由非晶碳硬掩模207限定的金属栅极块204的一部分之后，可以使用诸如氮化硅的绝缘材料211a将凹进区域填充到高于硬掩模207的顶面。可以通过应用CMP抛光工艺来移除高于硬掩模207的绝缘材料211a，以产生如图22(a)和22(b)示出的平坦顶面。在图22(a)和22(b)清楚地看到，利用硬掩模207的额外厚度，在金属栅极块204的区204c的上面的绝缘材料211a可以变为帽层，其比不存在硬掩模207时以其它方式形成的更厚。
现在返回参考图13(a)和图13(b)，其是根据本发明的一个实施例的形成半导体器件的方法的截面图的示意图示，其接着以上图12(a)和12(b)中示出的步骤。在凹进刻蚀金属栅极块204形成第一高度区域204a和第二高度区域204b的金属栅极204c之后，本发明的一个实施例包括用绝缘层211(诸如，例如氮化硅的介质材料层211)填充第一高度区域204a之上的凹进区域。例如，氮化硅电介质层211可以沉积到凹进以及其它区域的上面(诸如，侧壁间隔件205和ILD层206的上面)。可以一直执行沉积直至凹进被氮化物介质材料填充满。在氮化物介质沉积之后，可以应用化学机械抛光(CMP)工艺来移除可能在金属栅极204c的第二高度区域204b的顶层之上的任何多余氮化物材料。
图14(a)和14(b)是根据本发明的一个实施例的形成半导体器件的方法的截面图的示意图示，其接着以上图13(a)和13(b)中示出的步骤。在金属栅极204c变得被氮化物材料的电介质层211覆盖以使得金属栅极204c嵌在电介质层211内之后，可以在ILD层206内产生例如通孔221和222的一个或多个通孔，以到达诸如一个或多个场效应晶体管的源极和漏极区的有源区。可以通过策略性应用ILD层206和侧壁间隔件205的介质材料之间(诸如，氧化物和氮化物之间)的刻蚀选择性的差异来将通孔221和222产生为独立的或自对准到靠近金属栅极204c的间隔件205。这可以是由氮化物制成侧壁间隔件205并由氧化物制成ILD层206时的情况，反之亦然。
图15(a)和15(b)是根据本发明的一个实施例的形成半导体器件的方法的截面图的示意图示，其接着以上图14(a)和14(b)中示出的步骤。在产生通孔221和222之后，随后可以用诸如金属或金属合金的导电材料填充通孔221和222，以形成通孔触点231和232。取决于通孔221和222的形成，可以使通孔触点231和232自对准到直接相邻间隔件205的金属栅极204c，如图15(a)和15(b)中示出的。可供选择地，可以使通孔触点231和232为独立的。在任何实例中，由于作为源极/漏极触点的通孔触点231和232在不直接相邻金属栅极204c的第二高区域204b的区域中制成，所以大大减小了源极/漏极触点231和232短路到金属栅极204的风险。与此同时，由于减少了源极/漏极触点231和232与金属栅极204c之间的重叠，也减小由其引起的可能的寄生电容。
图16(a)和16(b)是根据本发明的一个实施例的形成半导体器件的方法的截面图的示意图示，其接着以上图15(a)和15(b)中示出的步骤。在形成源极/漏极通孔触点231和232之后，可以在ILD层206的上面形成其它后端制程(BEOL)触点结构以提供到下面的一个或多个场效应晶体管的连接性。例如，可以首先在ILD层206的上面形成新ILD层241，并且诸如通孔触点251和252的一个或多个额外的通孔触点可以在ILD层241内形成为穿过ILD层241以接触下面的源极/漏极通孔触点231、232和金属栅极204c中的至少一个。根据一个实施例，在形成接触下面的金属栅极204c的通孔触点252中，用于将金属栅极块204转换为具有第一高度区域204a和第二高度区域204b的金属栅极204c的掩模图案可以由于其本质相同的图案而再利用。这帮助确保或缓解对通孔触点252与下面的金属栅极204c的第二高度区域204b的对准的需求。
图17(a)和17(b)是根据本发明的又一实施例的形成半导体器件的方法的截面图的示意图示，其接着以上图13(a)和13(b)中示出的步骤。图14(a)、14(b)-图16(a)、16(b)中示出在填充金属栅极块204转换为金属栅极204c期间制成的凹进后直接开始形成源极/漏极通孔触点231和232，与其中示出的实施例相比，当前的实施例将形成源极/漏极通孔触点与形成到金属栅极204c的通孔触点结合。更具体地，方法包括在已经用介质材料211填充了金属栅极204c的第一高度区域204a之上的凹进之后，通过例如在ILD层206的上面沉积来形成新ILD层261。之后本发明的实施例在ILD层261内产生穿过ILD层206的通孔271和272，以暴露下面的衬底201中的源极和/或漏极区，如图18(a)和18(b)中示意性示出的。可以通过应用任何目前已知或未来开发的刻蚀工艺来产生通孔271和272，诸如通过应用定向刻蚀工艺在适当材料的掩模层(诸如光刻胶掩模)的帮助下(其限定通孔271和272的适当形状/尺寸)来产生通孔271和272。
可供选择地，如图19(a)和19(b)中示意性示出的，可以将通孔281、282和283产生为暴露ILD层261下面的源极/漏极区以及金属栅极204c。一旦形成了通孔271、272或者281、282和283，可以沉积、电镀诸如Cu、W或Al的导电材料来填充通孔以形成到源极、漏极和/或栅极的通孔触点291、292和/或293，如图20(a)和20(b)中示意性示出的。
虽然本文已经示出和描述了本发明的某些特征，但是本领域技术人员将想到多种修改、替代、改变和等效。因此，应当理解，所附权利要求意在覆盖落入本发明的精神内的所有这种修改和改变。

Claims (12)

1.一种制作双高度金属栅极结构的方法，所述方法包括：
在相应的一个或多个晶体管在衬底中的一个或多个沟道区之上沉积金属层，所述金属层具有第一区和第二区；
形成在所述金属层的所述第二区之上的双高度栅极图案的第一掩模，并且刻蚀不被所述第一掩模覆盖的所述第一区中的所述金属层以降低所述金属层的所述第一区的高度；
在已降低高度的所述第一区之上形成绝缘层，所述绝缘层形成为具有与所述金属层的所述第二区共面的顶面；
在所述绝缘层和所述金属层的所述第二区的上形成电介质层；
移除所述电介质层的直接位于所述金属层的所述第二区上的一部分以产生通孔，其中所述移除包括：形成在所述电介质层的顶部上的所述双高度栅极图案的第二掩模，所述第二掩模垂直地位于所述金属层的所述第一区之上，并且其中所述电介质层的所述一部分由所述双高度栅极图案限定；以及
形成到所述一个或多个晶体管的源极/漏极区的至少一个触点以及在所述通孔内的至少一个栅极触点。
2.根据权利要求1所述的方法，其中形成所述至少一个触点包括：形成到所述一个或多个晶体管中的一个晶体管的所述源极/漏极区的所述至少一个触点，所述一个或多个晶体管中的所述一个晶体管具有被已降低高度的所述第一区覆盖并且不被所述金属层的所述第二区覆盖的沟道区。
3.根据权利要求1所述的方法，其中降低所述第一区的高度还包括：保持所述金属层的所述第二区的高度，所述金属层的所述第二区在所述衬底中的浅沟槽隔离STI区的顶部上。
4.根据权利要求1所述的方法，还包括：在已降低高度的所述第一区之上形成所述绝缘层之后，将所述金属层图案化为用于所述一个或多个晶体管的双高度金属栅极。
5.一种制作双高度金属栅极结构的方法，所述方法包括：
在一个或多个晶体管在衬底中的一个或多个沟道区之上沉积金属层，所述金属层具有第一高度；
形成在所述金属层之上的双高度栅极图案的第一掩模，并且刻蚀不被所述第一掩模覆盖的一部分中的所述金属层，以将所述金属层的所述一部分的所述第一高度降低为第二高度，同时保持所述金属层的其余部分在所述第一高度；
在具有所述第二高度的所述金属层的所述一部分之上形成第一电介质层；
在所述第一电介质层和所述金属层的所述其余部分上形成第二电介质层；
移除所述第二电介质层的位于所述金属层的所述其余部分上的一部分以产生通孔，其中移除所述第二电介质层的所述一部分以产生通孔包括：形成在所述第二电介质层的顶部上的所述双高度栅极图案的第二掩模，所述第二掩模垂直地位于所述金属层的所述一部分之上，并且其中所述第二电介质层的所述一部分由所述双高度栅极图案限定；以及
形成到所述一个或多个晶体管的源极/漏极区的至少一个触点以及直接在所述金属层的所述其余部分上的至少一个栅极触点，所述至少一个栅极触点位于所述通孔内。
6.根据权利要求5所述的方法，其中降低所述金属层的所述一部分的所述第一高度包括：将所述第一掩模形成为硬掩模。
7.根据权利要求6所述的方法，其中形成所述第一电介质层包括：
将所述第一电介质层的材料选择为具有与所述硬掩模充分不同的刻蚀选择性；
将所述第一电介质层沉积到高于所述硬掩模的高度；以及
应用化学机械抛光CMP工艺以产生所述第一电介质层和所述硬掩模的共面表面。
8.根据权利要求6所述的方法，所述方法还包括：
在所述第一电介质层和所述硬掩模的顶部上沉积所述第二电介质层；
将所述双高度栅极图案应用于在所述第二电介质层的顶部上形成所述第二掩模作为光刻胶掩模；
移除被所述光刻胶掩模暴露的所述第二电介质层的所述一部分并且移除在其下面的所述硬掩模以产生通孔；以及
用导电材料填充所述通孔以形成栅极触点。
9.根据权利要求5所述的方法，其中形成所述至少一个触点包括：形成到所述一个或多个晶体管中的一个晶体管的所述源极/漏极区的所述至少一个触点，所述一个或多个晶体管中的所述一个晶体管具有被所述第二高度的所述金属层的所述一部分覆盖并且不被所述金属层的所述其余部分覆盖的沟道区。
10.根据权利要求5所述的方法，其中所述金属层的所述其余部分在所述衬底中的浅沟槽隔离STI区的顶部上。
11.根据权利要求5所述的方法，还包括：在第二高度的所述金属层的所述一部分之上形成所述电介质层之后，将所述金属层图案化为双高度金属栅极，所述双高度金属栅极用作所述一个或多个晶体管的栅极。
12.根据权利要求5所述的方法，还包括：在沉积所述金属层之前：
移除伪金属栅极以暴露所述一个或多个晶体管的所述一个或多个沟道区以产生栅极开口；以及
在所述栅极开口内沉积所述金属层。
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9153483B2 (en) * 2013-10-30 2015-10-06 Taiwan Semiconductor Manufacturing Company, Ltd. Method of semiconductor integrated circuit fabrication
US9443848B1 (en) * 2015-09-24 2016-09-13 International Business Machines Corporation Methods for contact formation for 10 nanometers and beyond with minimal mask counts
US10515896B2 (en) * 2017-08-31 2019-12-24 Taiwan Semiconductor Manufacturing Co., Ltd. Interconnect structure for semiconductor device and methods of fabrication thereof
US11139385B2 (en) * 2018-05-17 2021-10-05 International Business Machines Corporation Interface-less contacts to source/drain regions and gate electrode over active portion of device
US20200020688A1 (en) * 2018-07-13 2020-01-16 Qualcomm Incorporated Integrated circuits employing varied gate topography between an active gate region(s) and a field gate region(s) in a gate(s) for reduced gate layout parasitic capacitance, and related methods
US11031395B2 (en) 2018-07-13 2021-06-08 Taiwan Semiconductor Manufacturing Co., Ltd. Method of forming high performance MOSFETs having varying channel structures
US11587782B2 (en) * 2018-11-30 2023-02-21 Taiwan Semiconductor Manufacturing Company Limited Semiconductor arrangement and method for making
EP3817038A1 (en) * 2019-10-29 2021-05-05 Imec VZW A method for producing self-aligned gate and source/drain via connections for contacting a fet transistor
KR20210096400A (ko) 2020-01-28 2021-08-05 삼성전자주식회사 반도체 장치
US11901427B2 (en) * 2021-04-15 2024-02-13 Qualcomm Incorporated Gate contact isolation in a semiconductor
KR20230111903A (ko) * 2022-01-19 2023-07-26 삼성전자주식회사 반도체 장치 및 이의 제조 방법

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5175119A (en) * 1990-03-19 1992-12-29 Fujitsu Limited Method of producing insulated-gate field effect transistor
CN1149198A (zh) * 1995-10-24 1997-05-07 台湾茂矽电子股份有限公司 具有倒t型栅极mos晶体管的低度掺杂漏极的制造方法及其结构
US5994550A (en) * 1998-12-30 1999-11-30 Mobil Oil Corporation Pyridine/picoline production process
US6674139B2 (en) * 2001-07-20 2004-01-06 International Business Machines Corporation Inverse T-gate structure using damascene processing
US7253066B2 (en) * 2004-02-24 2007-08-07 International Business Machines Corporation MOSFET with decoupled halo before extension

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR960009995B1 (ko) 1992-07-31 1996-07-25 삼성전자 주식회사 반도체 장치의 제조 방법 및 그 구조
KR100470990B1 (ko) 1997-10-07 2005-07-04 삼성전자주식회사 메모리셀영역과주변로직영역트랜지스터의게이트적층형태가상이한반도체장치의제조방법
US6074915A (en) 1998-08-17 2000-06-13 Taiwan Semiconductor Manufacturing Company Method of making embedded flash memory with salicide and sac structure
TWI277199B (en) 2001-06-28 2007-03-21 Toshiba Corp Semiconductor device and manufacturing method therefor
US7005744B2 (en) * 2003-09-22 2006-02-28 International Business Machines Corporation Conductor line stack having a top portion of a second layer that is smaller than the bottom portion
US7160771B2 (en) 2003-11-28 2007-01-09 International Business Machines Corporation Forming gate oxides having multiple thicknesses
CN100561753C (zh) 2006-01-11 2009-11-18 中芯国际集成电路制造(上海)有限公司 堆叠栅-源一侧电子注入闪存储器及其制造方法
US8436404B2 (en) * 2009-12-30 2013-05-07 Intel Corporation Self-aligned contacts
US8367508B2 (en) * 2010-04-09 2013-02-05 International Business Machines Corporation Self-aligned contacts for field effect transistor devices

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5175119A (en) * 1990-03-19 1992-12-29 Fujitsu Limited Method of producing insulated-gate field effect transistor
CN1149198A (zh) * 1995-10-24 1997-05-07 台湾茂矽电子股份有限公司 具有倒t型栅极mos晶体管的低度掺杂漏极的制造方法及其结构
US5994550A (en) * 1998-12-30 1999-11-30 Mobil Oil Corporation Pyridine/picoline production process
US6674139B2 (en) * 2001-07-20 2004-01-06 International Business Machines Corporation Inverse T-gate structure using damascene processing
US7253066B2 (en) * 2004-02-24 2007-08-07 International Business Machines Corporation MOSFET with decoupled halo before extension

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