CN104465518B - 栅极制作方法 - Google Patents

栅极制作方法 Download PDF

Info

Publication number
CN104465518B
CN104465518B CN201310439144.2A CN201310439144A CN104465518B CN 104465518 B CN104465518 B CN 104465518B CN 201310439144 A CN201310439144 A CN 201310439144A CN 104465518 B CN104465518 B CN 104465518B
Authority
CN
China
Prior art keywords
layer
gate dielectric
grid
dielectric layer
scope
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201310439144.2A
Other languages
English (en)
Other versions
CN104465518A (zh
Inventor
何永根
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Manufacturing International Shanghai Corp
Original Assignee
Semiconductor Manufacturing International Shanghai Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Manufacturing International Shanghai Corp filed Critical Semiconductor Manufacturing International Shanghai Corp
Priority to CN201310439144.2A priority Critical patent/CN104465518B/zh
Publication of CN104465518A publication Critical patent/CN104465518A/zh
Application granted granted Critical
Publication of CN104465518B publication Critical patent/CN104465518B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823857—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

一种栅极制作方法，其特征在于，包括提供衬底；在所述衬底表面形成栅介质层；对所述栅介质层表面进行还原气体焙烤；对所述栅介质层表面进行吹扫；在所述栅介质层上形成牺牲层；去除所述牺牲层；在去除所述牺牲层后的栅介质层表面上形成栅极层；图形化所述栅极层以形成栅极。本发明的技术方案具有以下优点：在对栅介质层的表面进行还原气体焙烤和吹扫处理后，在所述栅介质层的表面形成一层牺牲层，并去除所述牺牲层，使得栅介质层的表面的杂质得到去除，减小了后续步骤中在所述栅介质层表面形成栅极层时产生凸起缺陷的几率。

Description

栅极制作方法
技术领域
本发明涉及半导体制造技术，具体涉及一种栅极制作方法。
背景技术
随着集成电路制造技术的不断革新，集成电路中的各种元件的尺寸不断缩小，同时功能化密度不断增大。在按比例缩小的原则下不断发展的集成电路制造技术提高了生产效率，降低了制造成本；同时，也带来了高功耗的问题。通过应用具有低功耗特点的半导体器件，例如，互补金属氧化物半导体（Complementary Metal Oxide Semiconductor,CMOS）器件具有较低的功耗。
在半导体器件上形成栅极层的过程当中，在栅极层上容易产生凸起缺陷（BumpDefect）。
如图1和图2所示为现有的半导体器件形成栅极的方法，这种方法先是在半导体器件的衬底1上形成半导体材料层4（如图1所示），这种方法形成的半导体材料层4上很容易产生凸起缺陷3，进而致使最后形成的栅极5上也带有所述凸起缺陷3（如图2所示）。
由于半导体器件特征尺寸变小，所述凸起缺陷对半导体器件的影响将更为明显，尤其会影响到半导体器件的成品良率；此时，对于栅极层的要求也相应的变高。
在此同时，对半导体器件所采用的晶圆之间厚度的统一性控制、晶圆的厚度、尺寸的控制以及形成栅极层的温度等条件控制要求也变得越来越严格。
发明内容
本发明解决的问题是提供一种栅极制作方法，以减少所形成的栅极层上的凸起缺陷，包括以下步骤：
提供衬底；
在所述衬底表面形成栅介质层；
在所述栅介质层上形成牺牲层；
去除所述牺牲层；
在去除所述牺牲层后的栅介质层表面上形成栅极层；
图形化所述栅极层以形成栅极。
可选的，形成栅介质层的步骤包括，采用高介电常数材料制成所述栅介质层。
可选的，在所述栅介质层上形成牺牲层之前，还包括：对所述栅介质层表面进行还原气体焙烤、对所述栅介质层表面进行吹扫中的一项或者多项。
可选的，还原气体焙烤的步骤包括，采用氢气或者氘气对所述栅介质层的表面进行焙烤。
可选的，焙烤温度在400～800摄氏度的范围，焙烤压强在0.1～700托的范围。
可选的，对栅介质层的表面进行吹扫的步骤包括，采用氯化氢气体或者二氯乙烷气体中的一种或多种对栅介质层的表面进行吹扫。
可选的，吹扫时的温度在400～800摄氏度的范围，压强在0.1～700托的范围。
可选的，形成牺牲层的步骤包括，所述牺牲层为非晶硅牺牲层或者多晶硅牺牲层。
可选的，形成牺牲层的步骤包括，采用硅烷气体或者乙硅烷气体或者二氯硅烷气体形成所述牺牲层。
可选的，形成牺牲层的步骤包括，采用低压化学气相沉积的方法形成所述牺牲层。
可选的，采用低压化学气相沉积的步骤包括，低压化学气相沉积时的沉积温度在450～750摄氏度的范围，沉积压力在0.1～300托的范围。
可选的，形成牺牲层的步骤包括，所述牺牲层的厚度在50～300埃的范围。
可选的，去除所述牺牲层的步骤包括，采用湿法刻蚀去除所述牺牲层。
可选的，采用四甲基氢氧化铵溶液去除所述牺牲层，所述四甲基氢氧化铵溶液的浓度为2.37%，蚀刻温度在60～70摄氏度的范围，蚀刻时间在10～60秒。
可选的，采用氢氧化铵去除所述牺牲层，蚀刻温度在60～70摄氏度的范围，蚀刻时间在10～60秒的范围。
可选的，采用氯化氢去除所述牺牲层，蚀刻温度在450～750摄氏度的范围，蚀刻压强在0.1～300托的范围。
可选的，所述栅极层形成在晶圆上，形成栅极层的步骤包括：在腔体中设置单个晶圆，在所述单个晶圆上形成栅极层；或者，在腔体或者炉管中设置多个晶圆，在所述多个晶圆上同时形成栅极层。
可选的，形成栅极层的步骤包括，采用硅烷气体或者乙硅烷气体或者二氯硅烷气体形成所述栅极层。
可选的，形成栅极层的步骤包括，采用低压化学气相沉积的方法形成所述牺牲层，沉积时的温度在450～750摄氏度的范围，沉积压强在0.1～300托的范围。
可选的，所述栅极层为非晶硅栅极层或者多晶硅栅极层。
与现有技术相比，本发明的技术方案具有以下优点：
在所述栅介质层的表面形成一层牺牲层，并去除所述牺牲层，使得栅介质层的表面的杂质得到去除，减小了后续步骤中在所述栅介质层表面形成栅极层时产生凸起缺陷的几率。
进一步，采用氢气或者氘气对所述栅介质层表面进行焙烤，可以去除所述栅介质层表面的碳、氧等杂质。
进一步，采用氯化氢气体或者二氯乙烷气体对所述栅介质层表面进行吹扫，可以去除所述栅介质层表面的金属杂质。
进一步，对栅介质层的表面进行还原气体焙烤和吹扫处理，从而进一步去除所述栅介质层表面的残余杂质。
进一步，湿法刻蚀对于所述牺牲层的选择性好，采用湿法刻蚀去除所述牺牲层可快速完全地去除所述牺牲层，且对于牺牲层下方的栅介质层的损伤小。
附图说明
图1至图2是现有技术制作栅极的示意图；
图3是本发明栅极制作方法一实施例的流程示意图；
图4至图10是本发明栅极制作方法一实施例形成栅极的示意图。
具体实施方式
现有的制作栅极的方法易在栅极层上形成凸起缺陷，进而影响最后形成的半导体器件的性能。
经分析，在形成所述栅极层的过程中，在形成栅极层的生长表面上，所述凸起缺陷多形成在残留有杂质的部位，原因在于这些残留的杂质容易使沉积物的晶粒成核速率加快而产生堆积，进而产生所述凸起缺陷。
进一步的，所述凸起缺陷将带入之后的栅极层的图形化步骤当中，使得最终形成的栅极也带有所述的凸起缺陷，严重影响了整个半导体器件的性能。
为了解决上述技术问题，本发明提供一种栅极制作方法。
如图3所示为本发明栅极制作方法一实施例的流程图：
步骤S1，提供衬底；
步骤S2，在所述衬底表面形成栅介质层；
步骤S3，对所述栅介质层表面进行还原气体焙烤；
步骤S4，对所述栅介质层表面进行吹扫；
步骤S5，在所述栅介质层上形成牺牲层；
步骤S6，去除所述牺牲层；
步骤S7，在去除所述牺牲层后的栅介质层表面上形成栅极层；
步骤S8，图形化所述栅极层以形成栅极。
通过上述还原气体焙烤步骤和吹扫步骤，可以较为彻底的去除残留在所述栅介质层表面的杂质，通过所述以及形成所述牺牲层的步骤，可以进一步吸附残留在所述栅介质层表面的杂质，通过去除所述牺牲层可以将杂质连同所述牺牲层一通去除，为后续步骤的所述栅极层的生长提供条件，进而减小在后续步骤中形成栅极层时产生所述凸起缺陷的几率。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
参见图4，执行步骤S1，提供衬底100。
在本实施例中，所述衬底100采用硅衬底，但是，所述衬底100还可以采用其它半导体材料，对此本发明不做任何限制。
在本实施例中，还包括以下分步骤：
在所述衬底100经过浅槽隔离技术(Shallow Trench Isolation,STI)加工，形成浅槽隔离区域，所述隔离区域内填充有隔离介质材料101，以形成浅槽隔离结构。
需要说明的是，所述分步骤仅用于为本实施例中形成半导体器件提供条件，本发明对所述分步骤不做限制，还可以是不经过浅槽隔离直接进行后续的步骤。
继续参照图4，执行步骤S2，在所述衬底表面形成栅介质材料；
对所述栅介质材料图形化后，去除覆盖在所述隔离介质材料101上方的部分栅介质材料，进而得到如图4中所示的，仅覆盖所述衬底100表面的栅介质层110。
在本实施例中，所述栅介质层110采用具有高介电常数的氧化物材料氮化钛（TiN）。但是，所述栅介质层110还可以采用其它高介电常数的氧化物材料，本发明对此不做限制。
同时，本发明对是否采用具有高介电常数的材料形成所述栅介质层110不做限制。
如图5所示，步骤S3，对所述栅介质层110的表面进行还原气体130焙烤。还原气体130与所述栅介质层110表面残留的杂质反应，以去这些杂质，为后续步骤中栅极层的生长提供一个较为干净的表面。
所述杂质通常来自于形成衬底之前的工艺设备（如蚀刻机台、清洗机台等），或者来自于周围环境，所述杂质主要包括：
碳、氧离子等杂质；
所述栅介质层110表面由于氧化所产生的自然氧化层（native oxide）；
痕量金属离子（trace metal）以及金属氧化物等杂质。
在本实施例中，所述还原气体130为氢气，采用氢气130焙烤所述栅介质层110的好处在于，所述氢气具有较强的还原性以及良好的载气性能（Carrier Gas），采用氢气作为还原气体，能够比较完全的去除所述栅介质层110表面上述杂质。
但是，所述还原气体130并不仅限于氢气，还可以是如氘气（D2）等还原性较强的气体。
在本实施例中，焙烤时的温度保持在400～800摄氏度的范围内，焙烤压强保持在0.1～700托的范围内，温度过低或者是压强过小将导致还原程度不足，而温度过高或者压强过大则可能会影响到衬底100以及栅介质层110本身的特性。
参照图6，执行步骤S4，对所述栅介质层110的表面进行吹扫，以进一步去除附着在所述栅介质层110表面的杂质；这些杂质主要是一些痕量金属离子杂质，这些痕量金属离子杂质与吹扫气体140反应，转变为金属化合物并被所述吹扫气体140带走，为后续步骤形成栅极层提供一个较为干净的生长表面。
在本实施例中，采用氯化氢气体(HCL)对栅介质层的表面进行吹扫，以较为快速彻底的去除所述痕量金属离子。所述痕量金属离子杂质与氯化氢气体反应，例如，钠离子与氯化氢气体反应生成氯化钠，并被所述氯化氢气体带走。
但是，本发明对吹扫用的气体种类不做限制，所述吹扫用的气体还可以是其它能够与所述痕量金属离子反应的气体如二氯乙烯气体（DCE，Si2-H2Cl2）。
在本实施例中，在吹扫过程中保持温度在400～800摄氏度的范围内，同时保持压强在在0.1～700托的范围内，以便于较为完全地去除残留在所述栅介质层110表面的痕量金属离子（trace metal）。
特别需要说明的是，所述对所述栅介质层表面进行还原气体焙烤的步骤S3以及所述对所述栅介质层表面进行吹扫的步骤S4的顺序可以相互调换，也就是说，可以是本实施例的先进行步骤S3，再进行步骤S4，也可以是先进行步骤S4，在进行步骤S3。由于这两个步骤的目的均为去除所述栅介质层110表面上的杂质，调换两个步骤S3和S4的顺序不会影响后续栅极层的形成。
如图7所示，执行步骤S5，在所述栅介质层上形成牺牲层150，所述牺牲层150用于对残留在所述栅介质层110上的杂质进行吸附。
在本实施例中，采用硅烷（SiH4）气体形成所述牺牲层150，此外，在本发明的其它实施例中，还可以采用乙硅烷（Si2H6）或者二氯硅烷（H2Cl2Si，DCS）气体形成所述牺牲层150。
在本实施例中，形成的牺牲层150为多晶硅（poly-Si）牺牲层，但是本发明对此不作限制，所述牺牲层150还可以是如非晶硅（a-Si）牺牲层等其它半导体材料的牺牲层。
由于之前对所述栅介质层110表面进行还原气体焙烤的步骤（步骤S3）以及对栅介质层110表面进行吹扫的步骤（步骤S4）已经对所述栅介质层110表面的杂质进行了清除，但是仍然有可能有少数的杂质残留在所述栅介质层110表面，所述牺牲层150在形成时，这些少数的杂质会进入到所述牺牲层150中并对所述牺牲层150的形成产生影响，使所述牺牲层150的成核速率加快，进而产生堆积，因此，在牺牲层150的表面可能形成如图7所示的凸起缺陷50。
参考图8所示，执行步骤S6，去除所述牺牲层150（包括牺牲层150上形成的凸起缺陷50），以将牺牲层150吸附的杂质去除，使得所述栅介质层110的表面上没有残留杂质。
在本实施例中，通过湿法蚀刻去除所述牺牲层150，湿法刻蚀具有较好的选择性，能够快速去除整层牺牲层150，且对于下方的栅介质层110的损伤很小。
但是，本发明对于去除所述牺牲层150的方法不做限制，还可以采用其他方法（如干法蚀刻）等去除所述牺牲层150。
在本实施例中，湿法蚀刻的蚀刻剂采用四甲基氢氧化铵溶液（TMAH），所述四甲基氢氧化铵溶液的浓度为2.37%，蚀刻时的温度保持在60～70摄氏度的范围，蚀刻时间在10～60秒。
采用四甲基氢氧化铵溶液的好处在于，四甲基氢氧化铵溶液具有强碱性，且蚀刻过程较为稳定，且能够快速有效的去除所述牺牲层150。
但是，本发明对蚀刻剂和蚀刻温度和蚀刻时间不做限制，在本发明的其它实施例中，可以采用但不限于以下方法：
采用氢氧化铵（NH4OH）去除所述牺牲层150，蚀刻时的温度保持在60～70摄氏度的范围，蚀刻时间在10～60秒的范围。
采用氯化氢（HCL）去除所述牺牲层，蚀刻时的温度保持在450～750摄氏度的范围，蚀刻压强保持在0.1～300托的范围。
如图9所示，执行步骤S5，在去除所述牺牲层150后的栅介质层110表面上形成栅极层120。
在本实施例中，形成栅极层120的步骤可以在设置有单片晶圆的腔体内进行。但是，在其它实施例中也可以通过批量工具如炉管（furnace）等，同时设置多个晶圆并在这些晶圆上上形成所述栅极层120，本发明对此不作限制。
在本实施例中，采用硅烷（SiH4）气体形成所述栅极层120，此外，在本发明的其它实施例中，还可以采用乙硅烷（Si2H6）或者二氯硅烷（H2Cl2Si，DCS）气体形成所述栅极层120，本发明对此不作限制。
在本实施例中，形成的所述栅极层120为多晶硅（Poly-Si），但是，本发明对此不做限制，形成的所述栅极层120还可以是如非晶硅（a-Si）等其它半导体材料的其它栅极层。
继续参考参考图9，在本实施例中，采用低压化学气相沉积（Low PressureChemical Vapor Deposition,LPCVD）的方法形成所述栅极层120，采用LPCVD的好处在于能够在较低的气压下形成的具有良好的阶梯覆盖性能和电学特性的栅极层120。
但是，本发明对于形成所述栅极层的沉积方法不做限制，所述栅极层120还可以是由常压化学气相淀积（Atmospheric,Pressure Chemical Vapor Deposition,APCVD）等其它沉积方法形成。
在本实施例中，沉积时的温度保持在450～750摄氏度的范围内，沉积压强保持在0.1～300托的范围内，在所述温度和压强范围内进行沉积有利于形成分布均匀的栅极层120。
由于在之前的步骤中对所述栅介质层110表面进行了还原气体焙烤和吹扫的预处理，并形成牺牲层150吸附残留在栅介质层150上的杂质，在去除所述牺牲层150后，栅介质层110的表面残留杂质得到清除，进而使沉积形成的栅极层120上发生晶粒堆积的几率减小，栅极层120上带有所述凸起缺陷50的几率将大幅度降低。
参见图10所示，执行步骤S6，图形化所述栅极层120以形成栅极121。
但是本发明对此不做任何限制，还可以采用其他图形化方法形成所述栅极121。
另外需要说明的是，以上步骤可以在同一腔室内进行，也可以分别在不同腔室进行，本发明对此不做限制。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (18)

1.一种栅极制作方法，其特征在于，包括以下步骤：
提供衬底；
在所述衬底表面形成栅介质层；
对所述栅介质层表面进行还原气体焙烤、对所述栅介质层表面进行吹扫中的一项或者多项，以去除残留在所述栅介质层表面的杂质；
采用硅烷气体或者乙硅烷气体或者二氯硅烷气体在所述栅介质层上形成牺牲层，以吸附残留在所述栅介质层表面的杂质；
去除所述牺牲层，将杂质连同所述牺牲层一同去除；
在去除所述牺牲层后的栅介质层表面上形成栅极层；
图形化所述栅极层以形成栅极。
2.如权利要求1所述的方法，其特征在于，形成栅介质层的步骤包括，采用高介电常数材料制成所述栅介质层。
3.如权利要求1所述的方法，其特征在于，还原气体焙烤的步骤包括，采用氢气或者氘气对所述栅介质层的表面进行焙烤。
4.如权利要求3所述的方法，其特征在于，焙烤温度在400～800摄氏度的范围，焙烤压强在0.1～700托的范围。
5.如权利要求1所述的方法，其特征在于，对栅介质层的表面进行吹扫的步骤包括，采用氯化氢气体或者二氯乙烷气体中的一种或多种对栅介质层的表面进行吹扫。
6.如权利要求5所述的方法，其特征在于，吹扫时的温度在400～800摄氏度的范围，压强在0.1～700托的范围。
7.如权利要求1所述的方法，其特征在于，形成牺牲层的步骤包括，所述牺牲层为非晶硅牺牲层或者多晶硅牺牲层。
8.如权利要求1或7任一项所述的方法，其特征在于，形成牺牲层的步骤包括，采用低压化学气相沉积的方法形成所述牺牲层。
9.如权利要求8所述的方法，其特征在于，采用低压化学气相沉积的步骤包括，低压化学气相沉积时的沉积温度在450～750摄氏度的范围，沉积压力在0.1～300托的范围。
10.如权利要求1述的方法，其特征在于，形成牺牲层的步骤包括，所述牺牲层的厚度在50～300埃的范围。
11.如权利要求1所述的方法，其特征在于，去除所述牺牲层的步骤包括，采用湿法刻蚀去除所述牺牲层。
12.如权利要求11所述的方法，其特征在于，采用四甲基氢氧化铵溶液去除所述牺牲层，所述四甲基氢氧化铵溶液的浓度为2.37％，蚀刻温度在60～70摄氏度的范围，蚀刻时间在10～60秒。
13.如权利要求11所述的方法，其特征在于，采用氢氧化铵去除所述牺牲层，蚀刻温度在60～70摄氏度的范围，蚀刻时间在10～60秒的范围。
14.如权利要求11所述的方法，其特征在于，采用氯化氢去除所述牺牲层，蚀刻温度在450～750摄氏度的范围，蚀刻压强在0.1～300托的范围。
15.如权利要求1所述的方法，其特征在于，所述栅极层形成在晶圆上，形成栅极层的步骤包括：在腔体中设置单个晶圆，在所述单个晶圆上形成栅极层；或者，在腔体或者炉管中设置多个晶圆，在所述多个晶圆上同时形成栅极层。
16.如权利要求1所述的方法，其特征在于，形成栅极层的步骤包括，采用硅烷气体或者乙硅烷气体或者二氯硅烷气体形成所述栅极层。
17.如权利要求1所述的方法，其特征在于，形成栅极层的步骤包括，采用低压化学气相沉积的方法形成所述牺牲层，沉积时的温度在450～750摄氏度的范围，沉积压强在0.1～300托的范围。
18.如权利要求1或17任一项所述的方法，其特征在于，所述栅极层为非晶硅栅极层或者多晶硅栅极层。
CN201310439144.2A 2013-09-24 2013-09-24 栅极制作方法 Active CN104465518B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201310439144.2A CN104465518B (zh) 2013-09-24 2013-09-24 栅极制作方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201310439144.2A CN104465518B (zh) 2013-09-24 2013-09-24 栅极制作方法

Publications (2)

Publication Number Publication Date
CN104465518A CN104465518A (zh) 2015-03-25
CN104465518B true CN104465518B (zh) 2017-09-22

Family

ID=52911355

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201310439144.2A Active CN104465518B (zh) 2013-09-24 2013-09-24 栅极制作方法

Country Status (1)

Country Link
CN (1) CN104465518B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106444365B (zh) * 2015-08-12 2020-03-10 中芯国际集成电路制造(上海)有限公司 晶圆刻蚀的控制方法及晶圆制造方法
CN115157680B (zh) * 2022-06-24 2023-09-12 芯体素(杭州)科技发展有限公司 基于3d打印的光栅制备方法及3d打印设备

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6709911B1 (en) * 2003-01-07 2004-03-23 Intel Corporation Method for making a semiconductor device having a high-k gate dielectric
CN101027761A (zh) * 2004-07-28 2007-08-29 英特尔公司 使半导体结构平坦化以形成替代金属栅
CN102334194A (zh) * 2009-03-10 2012-01-25 杭州赛昂电力有限公司 在冶金级Si衬底上基于外延晶体硅薄膜的太阳能异质结电池设计

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1719165A1 (en) * 2004-02-25 2006-11-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6709911B1 (en) * 2003-01-07 2004-03-23 Intel Corporation Method for making a semiconductor device having a high-k gate dielectric
CN101027761A (zh) * 2004-07-28 2007-08-29 英特尔公司 使半导体结构平坦化以形成替代金属栅
CN102334194A (zh) * 2009-03-10 2012-01-25 杭州赛昂电力有限公司 在冶金级Si衬底上基于外延晶体硅薄膜的太阳能异质结电池设计

Also Published As

Publication number Publication date
CN104465518A (zh) 2015-03-25

Similar Documents

Publication Publication Date Title
WO2019013891A9 (en) Cyclic conformal deposition/anneal/etch for si gapfill
KR20120108337A (ko) 반도체 소자의 제조방법
CN105118898A (zh) 一种硅片表面钝化方法及基于其的n型双面电池的制作方法
JP7190875B2 (ja) ポリシリコン膜の形成方法及び成膜装置
CN102087955B (zh) 改善等离子体工艺中反应腔室内部颗粒状况的方法
KR101321424B1 (ko) 반도체 소자의 표면 처리 및 박막 성장 방법, 그리고 이를 구현하는 표면 처리 및 박막 성장 장치
CN105529249A (zh) 一种多晶硅制备方法
US20160126337A1 (en) Substrate processing apparatus, semiconductor device manufacturing method, and substrate processing method
CN104465518B (zh) 栅极制作方法
JP2006073997A (ja) 成膜方法、成膜装置及び記憶媒体
JP2003347229A5 (zh)
US11557476B2 (en) Film forming method and film forming apparatus
CN104465346B (zh) 形成栅极的方法
CN103928294A (zh) 选择性外延生长锗硅的晶片预处理方法
TWI817290B (zh) 基板處理方法、半導體裝置之製造方法、基板處理系統及程式
CN104425241A (zh) 一种自然氧化层的去除方法
JPWO2011078240A1 (ja) ドープエピタキシャル膜の選択成長方法及びドープエピタキシャル膜の選択成長装置
CN109904070A (zh) 一种大直径晶圆的衬底边缘处理方法
JP2005039153A (ja) 基板処理装置および半導体デバイスの製造方法
KR102372135B1 (ko) 실리콘막 또는 게르마늄막 또는 실리콘 게르마늄막을 성막하는 방법 및 장치
TW202130845A (zh) 磊晶晶圓之製造方法及磊晶晶圓
CN109300781A (zh) Ono膜层的制造方法
KR101462563B1 (ko) 실리콘불화물 막을 이용한 결정질 실리콘 웨이퍼 식각방법 및 식각장치, 이를 이용한 태양전지 제조방법 및 제조장치
CN105702724A (zh) 半导体器件及其形成方法
CN109962006A (zh) SiC晶圆在线加工方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant