CN104425266A - 薄膜晶体管及使用该薄膜晶体管之显示阵列基板的制造方法 - Google Patents
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Abstract
本发明提供一种薄膜晶体管的制造方法，该制造方法包括：于一基板上形成栅极及覆盖该栅极的栅极绝缘层；在该栅极绝缘层上对应栅极处形成沟道层，且于该沟道层上涂布蚀刻阻挡层；对该蚀刻阻挡层进行高温硬烤处理；于该蚀刻阻挡层上涂布光阻层；图案化该光阻层，显影出二穿导孔；以该图案化光阻层做屏蔽蚀刻该蚀刻阻挡层至该沟道层以形成二接触孔；移除剩余的光阻层；及于该二接触孔处形成源极与漏极。
Description
技术领域
本发明涉及一种薄膜晶体管及使用该薄膜晶体管之显示阵列基板的制造方法。
背景技术
利用金属氧化物半导体(Metal Oxide Semiconductor)形成沟道的薄膜晶体管(Thin Film Transistor，TFT)已被逐渐广泛应用于显示领域作为开关组件使用。在薄膜晶体管制程中由于金属氧化物半导体对后段制程，如用来形成薄膜晶体管之源、漏极之湿蚀刻(Wet-Etching)制程反应敏感，故会在金属氧化物半导体层上形成一蚀刻阻挡层借以保护该金属氧化物半导体层之特性。然而，由于蚀刻阻挡层必须满足一定的厚度需求，如大于1微米，在用黄光曝光形成接触孔时受厚度之影响使得源极与漏极之间的通道宽度通常维持在10微米左右，无法降低到一更小范围内，不仅导致薄膜晶体管本身的特性，如频率特性受到影响，而且也无法满足高分辨率(High Resolution HD)等面板的要求。
发明内容
有鉴于此，有必要提供一种具有较小通道长度的薄膜晶体管的制造方法。
更进一步地，提供一种具有该薄膜晶体管之显示阵列基板的制造方法。
一种薄膜晶体管的制造方法，该制造方法包括：
于一基板上形成栅极及覆盖该栅极的栅极绝缘层；
在该栅极绝缘层上对应栅极处形成沟道层，且于该沟道层上涂布蚀刻阻挡层；
对该蚀刻阻挡层进行高温硬烤处理；
于该蚀刻阻挡层上涂布光阻；
图案化该光阻，显影出二穿导孔；
以该图案化光阻做屏蔽蚀刻该蚀刻阻挡层至该沟道层以形成二接触孔；
移除该图案化光阻；及
于该二接触孔处形成源极与漏极。
一种显示阵列基板的制造方法，该制造方法包括：
提供一基板，并于该基板上形成薄膜晶体管，其中该薄膜晶体管的制造方法为前述薄膜晶体管制造方法。
相较于先前技术，本发明的薄膜晶体管及使用该薄膜晶体管阵列基板的制造方法将蚀刻阻挡层作高温硬烤处理，且利用较短通道设计之光阻进行曝光显影出穿导孔，进一步利用干蚀刻技术对蚀刻阻挡层进行蚀刻以获得具有较短距离之接触孔以减小薄膜晶体管之源、漏极间之沟道宽度，达到提高TFT性能及满足面板的高分辨率之需求。
附图说明
图1是本发明第一实施方式的显示阵列基板一画素区域的局部平面结构示意图。
图2是图1所示显示阵列基板沿II-II线的剖面结构示意图。
图3至图8描述了图2所示的薄膜晶体管各制作步骤之结构示意图。
图9是图2所示的薄膜晶体管制造流程示意图。
图10是本发明第二实施方式的薄膜晶体管之剖面结构示意图。
图11至图17描述了图10所示的薄膜晶体管各制作步骤之结构示意图。
图18是图10所示的薄膜晶体管制造流程示意图。
主要元件符号说明
| 显示阵列基板 | 10 |
| 薄膜晶体管 | 100、200 |
| 栅极线 | 11 |
| 数据线 | 12 |
| 栅极 | 110、210 |
| 源极 | 120、220 |
| 漏极 | 130、230 |
| 基板 | 101、201 |
| 沟道层 | 103、203 |
| 栅极绝缘层 | 105、205 |
| 蚀刻阻挡层 | 107、207 |
| 有机阻挡层 | 207a |
| 硬遮罩层 | 207b |
| 光阻 | 109、209 |
| 光罩 | 14、24 |
| 透光部份 | 140、240 |
| 不透光部份 | 141、241 |
| 穿导孔 | H1、H2、H21、H22 |
| 接触孔 | O1、O2、O21、O22 |
| 步骤 | S301~S315、S401~S417 |
如下具体实施方式将结合上述附图进一步说明本发明。
具体实施方式
请参阅图1，图1是本发明一实施方式显示阵列基板的一画素区域之局部的平面结构示意图。该显示阵列基板10包括复数条相互平行的栅极线11、复数条相互平行且与该些栅极线绝缘相交的数据线12。每一栅极线11与一数据线12交叉处设置一薄膜晶体管(thin-film transistor, TFT)100，该薄膜晶体管100包括与栅极线11相连的栅极110用于外部栅极驱动器(未示出)输出的栅极讯号，与数据线12相连的源极120用于接收外部数据驱动器(未示出)输出的数据讯号及与该源极120间隔设置的漏极130。
当栅极线11输出的栅极讯号电压高于薄膜晶体管100的阈值电压时，形成在薄膜晶体管100内部的沟道层103(如图2所示)的电特性从绝缘体变为导体，使得施加到源极120的数据讯号通过沟道层103施加至漏极130上。
请一并参阅图2，图2是图1所示的显示阵列基板10沿II-II线的剖面结构示意图。该薄膜晶体管100还包括栅极绝缘层105及蚀刻阻挡层107。其中，该栅极110设置于基板101上，该源极120与该漏极130同层设置，该沟道层103连接该源极120与该漏极130。该沟道层103对应栅极110设置，该栅极绝缘层105设置于该栅极110与该沟道层103之间，该蚀刻阻挡层107设置于该沟道层103的表面用于间隔该源极120与该漏极130。
请一并参阅图3-图9，其中图3-图8为图2所示的薄膜晶体管100各制作步骤之结构示意图。图9为图2所示薄膜晶体管100的制造流程图。
步骤S301，请参阅图3，提供一基板101，在基板101上形成栅极110及覆盖该栅极110的栅极绝缘层105。在基板101上沉积第一金属层，图案化该第一金属层形成栅极110，然后沉积一栅极绝缘层105，使该栅极绝缘层105覆盖该栅极110。其中，该图案化的第一金属层以形成该栅极110的方法可为微影黄光蚀刻法。基板101可为玻璃基板或者石英基板，该第一金属层可为金属材料或金属合金，如钼(Mo)、铝(Al)、铬(Cr)、铜(Cu)、钕(Nd)等。该栅极绝缘层105为可以包括氮化硅(SiNx)或氧化硅(SiOx)。在本实施方式中，可利用溅射法、真空蒸镀法、脉冲激光沉积法、离子电镀法、有机金属气相生长法、等离子体CVD等沉积方法形成栅极绝缘层105。
步骤S303，请继续参阅图3，在栅极绝缘层105上对应栅极110处形成沟道层103，再形成一蚀刻阻挡层107以覆盖整个沟道层103。其中，该沟道层103材料为金属氧化物半导体，如氧化铟镓锌(IGZO)、氧化锌(ZnO)、氧化铟(InO)、氧化镓(GaO)或其混合物。具体地，在本实施方式中，可利用溅射法、真空蒸镀法、脉冲激光沉积法、离子电镀法、有机金属气相生长法、等离子体CVD等沉积方法在该栅极绝缘层105上形成一金属氧化物半导体层，在图案化金属氧化物半导体层从而对应该栅极105处形成沟道层103。该蚀刻阻挡层107的材料为透明有机材料，在本实施例中，该蚀刻阻挡层107可为具有光敏特性的有机材料也可为不具有光敏特性的有机材料，其中，该蚀刻阻挡层107之光敏特性弱于光阻(Photoresistor)材料的光敏特性。该蚀刻阻挡层107用于保护该沟道层103避免后续制程对其造成的损害，其厚度一般大于1微米。
步骤S305，对形成有该蚀刻阻挡层107之基板101进行高温硬烤(Hard-baking)处理。高温硬烤使该蚀刻阻挡层107之表面更加平坦化并使之固化，能有效增强该蚀刻阻挡层107与该沟道层103之间附着性。在本实施方式中，高温硬烤的温度根据蚀刻阻挡层107之材料特性决定，一般高温硬烤的温度于100℃~400℃范围内。经高温硬烤后的蚀刻阻挡层材料将其内部的残余的有机溶剂挥发，从而使得该蚀刻阻挡层107固化，并加强与沟道层103之间的附着性。
步骤S307，请参阅图4，于该蚀刻阻挡层107上涂布光阻层109。
步骤S309，请参阅图5，利用黄光制程图案化该光阻层109从而在该图案化的光阻层109上定义出穿导孔H1、H2。具体地，利用光罩(Mask)14为屏蔽对光阻层109进行黄光曝光以显影出贯穿该光阻层109的穿导孔H1、H2，该穿导孔H1、H2为贯穿该光阻层109厚度的通孔，且二者之间的距离基本等于本发明所预期的窄沟道宽度，如：3-5微米。具体地，该光罩14包括二透光部分140与不透光部分141，二透光部分140对应的光阻层109部分经紫外光照射曝光，再经显影后形成该穿导孔H1、H2。该光罩14之不透光部分140之间的距离界定了该穿导孔H1、H2之间的距离。
步骤S311，请参阅图6，以该图案化光阻层109作屏蔽采用干蚀刻(Dry-etching)的方式蚀刻该蚀刻阻挡层107，从而形成沿厚度方向贯穿该蚀刻阻挡层107并与该穿导孔H1、H2分别贯通之接触孔O1、O2。因此，该接触孔O1、O2之间的距离也基本等于本发明所预期的较窄沟道宽度，如：3-5微米。在本实施方式中，可利用电浆蚀刻(Plasma Etching)、反应离子蚀刻(Reactive Ion Etching，RIE)、等离子蚀刻等干蚀刻方法将蚀刻阻挡层107蚀刻至沟道层103。
步骤S313，请参阅图7，移除剩余的光阻层109。
步骤S315，请参阅图8，在该蚀刻阻挡层107上形成源极120与漏极130，该源极120与漏极130分别填充该接触孔O1、O2与该沟道层103相接触。具体地，于该蚀刻阻挡层107之表面沉积一第二金属层，并利用一道光罩蚀刻制程图案化该第二金属层，从而在该沟道层103相对两侧形成源极120与漏极130，并填充该二接触孔O1、O2。该第二金属层为金属材料或金属合金，如钼(Mo)、铝(Al)、铬(Cr)、铜(Cu)、钕(Nd)等。对第二金属层进行蚀刻的方法为湿蚀刻(Wet-Etching)方法。
当该薄膜晶体管100应用于液晶面板时，在后续制程中，在该薄膜晶体管100上可形成平坦化层、画素电极等习知结构，在此不再赘述。
请参阅图10，图10为本发明薄膜晶体管第二实施方式结构示意图。
该薄膜晶体管200的栅极210设置在基板201上，沟道层203对应栅极210设置，栅极绝缘层210设置在栅极210与沟道层203之间。在本实施例中，该沟道层203由金属氧化物半导体结构构成，其材料包括：氧化铟镓锌(IGZO)、氧化锌(ZnO)、氧化铟(InO)、氧化镓(GaO)或其混合物。该薄膜晶体管200进一步包括覆盖整个沟道层203与门极绝缘层210表面的蚀刻阻挡层207，该蚀刻阻挡层207为具有一定固化硬度之透明绝缘结构，用于保护该沟道层203避免后续制程对其造成损坏，并提供一平坦表面。在本实施例中，该蚀刻阻挡层207为一层迭结构，包括一有机阻挡层207a及与该有机阻挡层207a层迭设置之硬遮罩层207b。该有机阻挡层207a为经固化处理之透明有机材料层，该透明有机材料层可为具有光敏特性的有机材料也可为不具有光敏特性的有机材料，其中，该有机阻挡层207a之光敏特性弱于光阻(Photoresistor)材料的光敏特性。该硬遮罩层207b设置在该有机阻挡层207a背离基板201的表面上，用于增强该有机阻挡层207a之硬度。在本实施例中，该硬遮罩层207b之厚度小于该有机阻挡层207a的厚度，其材料可选自氮化硅(SiNx)、氧化硅(SiOx)、氟化硅(SiFx)、氮氧化硅(SiNxOy)等无机材料。二接触孔O21、O22沿厚度方向贯穿该蚀刻阻挡层207，从而曝露出部分沟道层203，该二接触孔O21、O22之间的间隔距离对应定义该薄膜晶体管200之沟道宽度L2。在本实施例中，该二接触孔O21、O22之间的间隔距离基本等于本发明所预期的窄沟道宽度，即小于10微米，优选为3-5微米。相应地，该薄膜晶体管200之沟道宽度L2小于10微米，优选为3-5微米。
进一步地，该薄膜晶体管200的源极220与漏极230分设于沟道层203相对的两侧并经经由二接触孔O21、O22与该沟道层203相接触。在本发明中，该蚀刻阻挡层207还同时充当了薄膜晶体管200之钝化层及平坦化层，用于间隔该源/漏极220、230与该沟道层230，并提供平坦表面。
请参阅图11-18图，其中图11-17为图10所示的薄膜晶体管200之各步骤制作过程示意图，图18为图10所示薄膜晶体管200的制造流程图。
步骤S401，请参阅图11，提供一基板201，在基板201上形成栅极210及覆盖该栅极210的栅极绝缘层205。在基板201上沉积第一金属层，图案化该第一金属层形成栅极210，然后沉积一栅极绝缘层205，使该栅极绝缘层205覆盖该栅极210。其中，该图案化的第一金属层以形成该栅极210的方法可为微影黄光蚀刻法。基板201可为玻璃基板或者石英基板，该第一金属层可为金属材料或金属合金，如钼(Mo)、铝(Al)、铬(Cr)、铜(Cu)、钕(Nd)等。该栅极绝缘层205为可以包括氮化硅(SiNx)或氧化硅(SiOx)。在本实施方式中，可利用溅射法、真空蒸镀法、脉冲激光沉积法、离子电镀法、有机金属气相生长法、等离子体CVD等沉积方法形成栅极绝缘层205。
步骤S403，请继续参阅图11，在栅极绝缘层205上对应栅极210处形成沟道层203，并于该沟道层203上涂布有机阻挡层207a以覆盖整个沟道层203。该沟道层203材料为金属氧化物半导体，如氧化铟镓锌(IGZO)、氧化锌(ZnO)、氧化铟(InO)、氧化镓(GaO)或其混合物。具体地，在本实施方式中，可利用溅射法、真空蒸镀法、脉冲激光沉积法、离子电镀法、有机金属气相生长法、等离子体CVD等沉积方法在该栅极绝缘层205上形成一金属氧化物半导体层，在图案化金属氧化物半导体层从而对应该栅极205处形成沟道层203。该有机阻挡层207a的材料为透明有机材料，在本实施例中，该有机阻挡层207a可为具有光敏特性的有机材料也可为不具有光敏特性的有机材料，其中，该有机阻挡层207a之光敏特性弱于光阻(Photoresistor)材料的光敏特性。该有机阻挡层207a用于保护该沟道层103避免后续制程对其造成的损害，其厚度一般大于1微米。
步骤S405，对形成有该有机阻挡层207a之基板201进行高温硬烤(Hard-baking)处理。高温硬烤使该有机阻挡层207a之表面更加平坦化并使之固化，并能有效增强该蚀刻阻挡层207与该沟道层203之间附着性。在本实施方式中，高温硬烤的温度根据有机阻挡层207a之材料特性决定，一般高温硬烤的温度于100℃~400℃范围内。经高温硬烤后的蚀刻阻挡层材料将其内部的残余的有机溶剂挥发，从而使得该有机阻挡层207a固化，并加强与沟道层203之间的附着性。
步骤S407，请参阅图12，于该有机阻挡层207a上形成硬遮罩层207b，该硬遮罩层207b与该有机阻挡层207a层迭设置共同构成一蚀刻阻挡层207。在本实施方式中，该硬遮罩层207b设置在该有机阻挡层207a背离基板201的表面上，用于增强该有机阻挡层207a之硬度。在本实施例中，该硬遮罩层207b之厚度小于该有机阻挡层207a的厚度，其材料可选自氮化硅(SiNx)、氧化硅(SiOx)、氟化硅(SiFx)、氮氧化硅(SiNxOy)等无机材料。在本实施方式中，可利用化学气相沉积(CVD)、物理气相沉积(PVD)、蒸镀、溅镀等方法沉积形成该硬遮罩层207b。该硬遮罩层207b材料为氮化硅(SiNx)、氧化硅(SiOx)、氟化硅(SiFx)等材料。
步骤S409，请参阅图13，于该蚀刻阻挡层207上涂布光阻层209。
步骤S411，请参阅图14，利用黄光制程图案化该光阻层209从而在该图案化的光阻层209上定义出穿导孔H21、H22。具体地，利用光罩(Mask)24为屏蔽对光阻层209进行黄光曝光以显影出贯穿该光阻层209的穿导孔H21、H22，该穿导孔H21、H22为贯穿该光阻层209厚度的通孔，且二者之间的距离基本等于本发明所预期的较窄沟道宽度，即小于10微米，优选为3-5微米。具体地，该光罩24包括二透光部分240与不透光部分241，二透光部分240对应的光阻层209部分经紫外光照射曝光，再经显影后形成该穿导孔H21、H22。该光罩24之不透光部分240之间的距离界定了该穿导孔H21、H22之间的距离。
步骤S413，请参阅图15，以该图案化光阻层209作屏蔽采用干蚀刻(Dry-etching)的方式该硬遮罩层207b与该有机阻挡层207，从而形成沿厚度方向贯穿该硬遮罩层207b及该有机阻挡层207的接触孔O21、O22。因此，该接触孔O21、O22之间的距离也基本等于本发明所预期的较窄沟道宽度L2，即小于10微米，优选为3-5微米。在本实施方式中，可利用电浆蚀刻(Plasma Etching)、反应离子蚀刻(Reactive Ion Etching，RIE)、等离子蚀刻等干蚀刻方法将蚀刻阻挡层207蚀刻至沟道层203。
步骤S415，请参阅图16，移除剩余的光阻层209。
步骤S417，请参阅图17，在该硬遮罩层207b上形成源极220与漏极230，该源极220与漏极230分别填充该接触孔O21、O22与该沟道层203相接触。具体地，于该蚀刻阻挡层207之表面沉积一第二金属层，并利用一道光罩蚀刻制程图案化该第二金属层，从而在该沟道层203相对两侧形成源极220与漏极230，并填充该二接触孔O21、O22。该第二金属层为金属材料或金属合金，如钼(Mo)、铝(Al)、铬(Cr)、铜(Cu)、钕(Nd)等。对第二金属层进行蚀刻的方法为湿蚀刻(Wet-Etching)方法。
当该薄膜晶体管200应用于液晶面板时，在后续制程中，在该薄膜晶体管200上可形成平坦化层、画素电极等习知结构，在此不再赘述。
本发明的薄膜晶体管及使用该薄膜晶体管阵列基板的制造方法将蚀刻阻挡层作高温硬烤处理，且利用一道黄光蚀刻制程对光阻进行曝光显影出相距距离与预期晶体管沟道宽度近似之穿导孔，再进一步利用干蚀刻技术对蚀刻阻挡层进行蚀刻以获得具有较窄沟道宽度之薄膜晶体管，以改善薄膜晶体管之特性，并满足面板高分辨率之需求。
以上实施例仅用以说明本发明的技术方案而非限制，尽管参照较佳实施例对本发明进行了详细说明，本领域的普通技术人员应当理解，可以对本发明的技术方案进行修改或等同替换，而不脱离本发明技术方案的精神和范围。
Claims (13)
1.一种薄膜晶体管的制造方法，该制造方法包括：
于一基板上形成栅极及覆盖该栅极的栅极绝缘层；
在该栅极绝缘层上对应栅极处形成沟道层，且于该沟道层上形成覆盖该沟道层之蚀刻阻挡层；
对形成有该蚀刻阻挡层之基板进行高温硬烤处理；
于该蚀刻阻挡层上形成光阻层；
图案化该光阻层从而在该图案化的光阻层上定义出二贯穿该光阻层之穿导孔；
以该图案化光阻做屏蔽干蚀刻该蚀刻阻挡层，以形成沿厚度方向贯穿该蚀刻阻挡层并曝露出该沟道层之二接触孔；
移除剩余的光阻层；及
在该蚀刻阻挡层上形成源极与漏极，该源极与漏极经由该接触孔与该沟道层相接触。
2.根据权利要求1所述的薄膜晶体管制造方法，其特征在于，该蚀刻阻挡层为一透明有机材料层。
3.根据权利要求2所述的薄膜晶体管制造方法，其特征在于，该透明有机材料层具有光敏特性，且该透明有机材料之光敏特性弱于该光阻层之光敏特性。
4.根据权利要求1所述的薄膜晶体管制造方法，其特征在于，高温硬烤的温度根据该蚀刻阻挡层材料于100℃~400℃范围内设定。
5.根据权利要求1所述的薄膜晶体管制造方法，其特征在于，该二穿导孔之间的距离小于10微米。
6.根据权利要求1所述的薄膜晶体管制造方法，其特征在于，该二穿导孔之间的距离在3-5微米之间。
7.根据权利要求1所述的薄膜晶体管制造方法，其特征在于，图案化该光阻层的步骤进一步包括：提供一光罩，该光罩包括二透光部分与不透光部分，其特征在于，二透光部分之间距用于界定该穿导孔之间的间距；以该光罩为屏蔽曝光、显影该光阻层，从而在该光阻层上定义该二穿导孔。
8.根据权利要求1所述的薄膜晶体管制造方法，其特征在于，以该图案化光阻层做屏蔽干蚀刻该蚀刻阻挡层之方法选自电浆蚀刻、反应离子蚀刻或等离子蚀刻法。
9.根据权利要求1所述的薄膜晶体管制造方法，其特征在于，该蚀刻阻挡层包括层迭设置之有机阻挡层与一硬遮罩层，该有机阻挡层为经固化处理之透明有机材料层，该硬遮罩层形成在该有机阻挡层背离该沟道层的表面上，用于增强该有机阻挡层之硬度。
10.根据权利要求9所述的薄膜晶体管制造方法，其特征在于，该有机阻挡层为具有光敏特性的有机材料，且该有机阻挡层之光敏特性弱于该光阻层的光敏特性。
11.根据权利要求10所述的薄膜晶体管制造方法，其特征在于，该硬遮罩层之厚度小于该有机阻挡层的厚度。
12.根据权利要求10所述的薄膜晶体管制造方法，其特征在于，该硬庶罩层材料为氮氧化硅、氮化硅、氧化硅或氟化硅。
13.一种显示阵列基板的制造方法，该制造方法包括：
提供一基板，并于该基板上形成多个薄膜晶体管，其中该薄膜晶体管的制造方法为请求项1-12项任意一项所述的制造方法。
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106298950A (zh) * | 2015-04-14 | 2017-01-04 | 鸿富锦精密工业（深圳）有限公司 | 薄膜晶体管及其制造方法 |
| CN110854171A (zh) * | 2019-11-21 | 2020-02-28 | 京东方科技集团股份有限公司 | 一种显示基板及其制备方法、显示装置 |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5348897A (en) * | 1992-12-01 | 1994-09-20 | Paradigm Technology, Inc. | Transistor fabrication methods using overlapping masks |
| US20100032664A1 (en) * | 2008-08-06 | 2010-02-11 | Samsung Electronics Co., Ltd. | Thin film transistor substrate and a fabricating method thereof |
| CN102651401A (zh) * | 2011-12-31 | 2012-08-29 | 京东方科技集团股份有限公司 | 一种薄膜晶体管、阵列基板及其制造方法和显示器件 |
| CN102903674A (zh) * | 2011-07-26 | 2013-01-30 | 奇美电子股份有限公司 | 显示面板及其制作方法 |
| WO2013061574A1 (ja) * | 2011-10-28 | 2013-05-02 | パナソニック株式会社 | 薄膜半導体装置 |
| US20130140562A1 (en) * | 2010-04-19 | 2013-06-06 | Samsung Display Co., Ltd. | Display substrate and method of manufacturing the same |
| US20130168667A1 (en) * | 2011-12-30 | 2013-07-04 | Hon Hai Precision Industry Co., Ltd. | Thin film transistor |
-
2013
- 2013-08-23 CN CN201310371920.XA patent/CN104425266A/zh active Pending
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5348897A (en) * | 1992-12-01 | 1994-09-20 | Paradigm Technology, Inc. | Transistor fabrication methods using overlapping masks |
| US20100032664A1 (en) * | 2008-08-06 | 2010-02-11 | Samsung Electronics Co., Ltd. | Thin film transistor substrate and a fabricating method thereof |
| US20130140562A1 (en) * | 2010-04-19 | 2013-06-06 | Samsung Display Co., Ltd. | Display substrate and method of manufacturing the same |
| CN102903674A (zh) * | 2011-07-26 | 2013-01-30 | 奇美电子股份有限公司 | 显示面板及其制作方法 |
| WO2013061574A1 (ja) * | 2011-10-28 | 2013-05-02 | パナソニック株式会社 | 薄膜半導体装置 |
| US20130168667A1 (en) * | 2011-12-30 | 2013-07-04 | Hon Hai Precision Industry Co., Ltd. | Thin film transistor |
| CN102651401A (zh) * | 2011-12-31 | 2012-08-29 | 京东方科技集团股份有限公司 | 一种薄膜晶体管、阵列基板及其制造方法和显示器件 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106298950A (zh) * | 2015-04-14 | 2017-01-04 | 鸿富锦精密工业（深圳）有限公司 | 薄膜晶体管及其制造方法 |
| CN106298950B (zh) * | 2015-04-14 | 2019-06-18 | 鸿富锦精密工业（深圳）有限公司 | 薄膜晶体管及其制造方法 |
| CN110854171A (zh) * | 2019-11-21 | 2020-02-28 | 京东方科技集团股份有限公司 | 一种显示基板及其制备方法、显示装置 |
| CN110854171B (zh) * | 2019-11-21 | 2022-09-13 | 京东方科技集团股份有限公司 | 一种显示基板及其制备方法、显示装置 |
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